KR100458884B1

KR100458884B1 - 퓨즈 회로

Info

Publication number: KR100458884B1
Application number: KR10-2001-0085949A
Authority: KR
Inventors: 기무라도루; 고야나기마사루
Original assignee: 가부시끼가이샤 도시바
Priority date: 2000-12-27
Filing date: 2001-12-27
Publication date: 2004-12-03
Also published as: JP2002203901A; US6657531B2; KR20020053769A; EP1221699A2; EP1221699B1; TW521392B; DE60129292D1; EP1221699A3; US20020080004A1; DE60129292T2; CN1362741A

Abstract

퓨즈 회로는 하나의 단부가 공통 접속된 전기 퓨즈 소자(Q1, Q1-1, Q1-2, …, Q1-n), 전압 발생부(14, 19, 18) 및 판독부(Q2, 20, 17)를 구비하고 있다. 상기 전압 발생부는 상기 전기 퓨즈 소자의 하나의 단부의 공통 노드(32)에, 상기 전기 퓨즈 소자를 파괴하기 위한 프로그램 전압(PROG) 및 상기 전기 퓨즈 소자의 파괴/비파괴 상태를 판독하기 위한 리드 전압을 선택적으로 인가하도록 구성되어 있다. 상기 판독부는, 상기 전압 발생부로부터 상기 공통 노드에 리드 전압이 인가되었을 때에, 상기 전기 퓨즈 소자의 다른 단부로부터, 상기 전기 퓨즈 소자의 파괴/비파괴 상태를 판독하도록 구성되어 있다.

Description

퓨즈 회로{FUSE CIRCUIT}

본 발명은 퓨즈 소자에 캐패시터를 사용한 퓨즈 회로에 관한 것이고, 더 자세히 설명하면 퓨즈 소자의 파괴/비파괴 상태를 판독할 때에 안정된 동작을 얻기 위한 퓨즈 회로에 관한 것이다.

퓨즈 소자는 완성된 반도체 장치의 회로 구성을 변경하는 하나의 수단으로서 널리 이용되고 있다. 종래의 퓨즈 소자는 메탈 또는 폴리실리콘 등의 재료로 형성되며, 레이저 장치를 이용하여 용단(blowout)하는 것이 일반적인 수법이었다. 그러나, 레이저광을 조사하여 퓨즈 소자를 용단하기 위해서는 퓨즈 소자가 노출되어 있는 상태이어야하며, 예를 들면 패키지에 밀봉한 후에는 용단할 수 없다.

이 문제를 개선한 것이 전기 퓨즈 소자이다. 전기 퓨즈 소자는, 퓨즈 소자에 캐패시터 혹은 고저항의 폴리실리콘층 등을 이용하여, 입력 핀으로부터 직접적으로 또는 칩 내부의 제어 회로로부터 고전압을 인가 혹은 큰 전류를 흘려 퓨즈 소자를 파괴하도록 한 것이다.

또, 협의로는 고저항의 폴리실리콘층 등과 같이 통상은 도통 상태에서 파괴시에는 비도통 상태가 되는 퓨즈 소자를 전기 퓨즈(electrical fuse), 캐패시터와 같이 통상은 비도통 상태이고 파괴 시에 도통 상태로 되는 퓨즈 소자를 안티퓨즈(anti fuse)라고 하는 경우도 있지만, 여기서는 광의로 이들을 전기 퓨즈 소자라고 청하기로 한다.

그러나, 종래의 시스템에서의 퓨즈 회로는 파괴/비파괴 상태의 안정된 판독 동작을 얻기 위한 충분한 리드 전류를 확보하는 것이 어렵다. 그 이유는, 퓨즈 소자인 캐패시터가 파괴되었을 때에 파괴/비파괴 상태를 판단하기 위해 흘리는 리드 전류가 콤마 수 ㎂로부터 수 ㎂로 작고 또한 변동이 크기 때문이다.

따라서, 본 발명의 목적은 전기 퓨즈 소자의 파괴/비파괴 상태의 안정된 판독 동작을 얻을 수 있는 퓨즈 회로를 제공하는 것에 있다.

도 1은 본 발명의 제1 실시예에 따른 퓨즈 회로에 대하여 설명하기 위한 것으로, 전기 퓨즈 소자에 캐패시터를 사용한 전기 퓨즈 시스템의 회로 구성예를 나타내는 회로도.

도 2는, 도 1에 나타낸 회로에서의 전기 퓨즈 소자(캐패시터)의 구성 예에 대하여 설명하기 위한 단면도.

도 3은 본 발명의 제2 실시예에 따른 퓨즈 회로에 대하여 설명하기 위한 것으로, 전기 퓨즈 소자에 캐패시터를 사용한 전기 퓨즈 시스템의 회로 구성예를 나타내는 회로도.

도 4a는, 도 3에 나타낸 회로에서의 퓨즈 판정 회로의 구체적인 구성 예에 대하여 설명하기 위한 것으로 논리 회로도.

도 4b는, 도 3에 나타낸 회로에서의 퓨즈 판정 회로의 구체적인 구성 예에 대하여 설명하기 위한 것으로, 도 4a의 구체적인 회로 구성예를 나타내는 회로도.

도 5는 본 발명의 제2 실시예에 따른 퓨즈 회로의 변형예에 대하여 설명하기 위한 것으로, 퓨즈 소자에 캐패시터를 사용한 전기 퓨즈 시스템의 회로 구성예를 나타내는 회로도.

도 6은 도 3 내지 도 5에 나타낸 회로에서의 리드 동작 시(프로그램 후)의타이밍차트.

도 7은, 도 3 내지 도 5에 나타낸 회로에서의 리드 동작 시(프로그램전)의 타이밍차트.

<도면의 주요 부분에 대한 부호의 설명>

11 : 퓨즈 어드레스 디코더

12 : 퓨즈 세트

14 : 전원 변환 회로

15 : 검증 출력 회로

본 발명의 하나의 측면에 따른 퓨즈 회로는, 하나의 단부가 공통 접속된 전기 퓨즈 소자와, 상기 전기 퓨즈 소자의 하나의 단부의 공통 노드에, 상기 전기 퓨즈 소자를 파괴하기 위한 프로그램 전압, 및 상기 전기 퓨즈 소자의 파괴/비파괴 상태를 판독하기 위한 리드 전압을 선택적으로 인가하도록 구성된 전압 발생부와,상기 전압 발생부로부터 상기 공통 노드에 리드 전압이 인가되었을 때에, 상기 전기 퓨즈 소자의 다른 단부로부터, 상기 전기 퓨즈 소자의 파괴/비파괴 상태를 판독하도록 구성된 판독부를 구비하고 있다.

상기된 바와 같은 구성에 따르면, 전기 퓨즈 소자를 프로그램(전기 퓨즈 소자를 파괴)할 때의 전류 방향과 리드(전기 퓨즈 소자의 파괴/비파괴 상태의 판독)할 때의 전류 방향을 동일하게 할 수 있으므로, 안정된 리드 동작을 얻기 위한 충분한 리드 전류를 확보할 수 있고, 전기 퓨즈 소자의 파괴/비파괴 상태의 안정된 판독 동작을 얻을 수 있다. 또한, 전기 퓨즈 소자의 파괴 시 및 판독 시에 내압이 높은 공통 노드측으로부터 전압을 인가하므로, 전기 퓨즈 소자의 신뢰성을 향상시킬 수 있고, 또한 회로적, 패턴 면적적으로도 작게 할 수 있다.

본 발명의 다른 측면에 따른 퓨즈 회로는 전기 퓨즈 소자의 선택적인 파괴와, 상기 전기 퓨즈 소자의 파괴/비파괴 상태의 선택적인 판독을 행하는 퓨즈 회로로서, 전기 퓨즈 소자를 파괴하는 퓨즈 소자 파괴부와, 상기 전기 퓨즈 소자의 파괴/비파괴 상태를 판독하는 판독부와, 상기 전기 퓨즈 소자의 파괴 상태를 확인하는 파괴 확인부를 구비하고, 상기 퓨즈 소자 파괴부에서의 전기 퓨즈 소자를 파괴하기 위한 전류 방향, 상기 판독부에서의 전기 퓨즈 소자의 파괴/비파괴 상태의 판독하기 위한 전류 방향, 및 상기 파괴 확인부에서의 전기 퓨즈 소자의 파괴 상태를 확인하기 위한 전류 방향은 동일하다.

상기된 바와 같은 구성에 따르면, 전기 퓨즈 소자를 프로그램할 때의 전류 방향, 리드할 때의 전류 방향, 및 상기 파괴 확인부에서의 전기 퓨즈 소자의 파괴상태를 확인하기 위한 전류 방향을 동일하게 하므로, 안정된 리드 동작을 얻기 위한 충분한 리드 전류를 확보할 수 있고, 전기 퓨즈 소자의 파괴/비파괴 상태의 안정된 판독 동작을 얻을 수 있다.

본 발명의 또 다른 측면에 따른 퓨즈 회로는 전기 퓨즈 소자의 선택적인 파괴와, 상기 전기 퓨즈 소자의 파괴/비파괴 상태의 선택적인 판독을 행하는 퓨즈 회로로서, 전기 퓨즈 소자의 하나의 단부에, 상기 전기 퓨즈 소자를 파괴하기 위한 프로그램 전압을 인가하여 선택적으로 파괴하도록 구성된 프로그램 전압 발생부와, 상기 전기 퓨즈 소자의 파괴/비파괴 상태를 판독하기 위한 리드 전압을 선택적으로 인가하도록 구성된 리드 전압 발생부와, 상기 전기 퓨즈 소자의 다른 단부에 접속되고, 상기 리드 전압 발생부로부터 상기 전기 퓨즈 소자의 하나의 단부에 리드 전압이 인가되었을 때에, 상기 전기 퓨즈 소자의 파괴/비파괴 상태를 판독하도록 구성된 판독부를 구비하고 있다.

상기된 바와 같은 구성에 따르면, 전기 퓨즈 소자의 파괴/비파괴 상태를 판독하기 위한 전용의 리드 전압 발생부를 설치했으므로, 안정된 리드 동작을 얻기 위한 충분한 리드 전류를 확보할 수 있고, 전기 퓨즈 시스템의 동작의 안정화를 도모할 수 있다.

[제1 실시예]

도 1은 본 발명의 제1 실시예에 따른 퓨즈 회로에 대하여 설명하기 위한 것으로, 퓨즈 소자에 캐패시터를 사용한 전기 퓨즈 시스템의 회로 구성예를 나타내고 있다. 이 전기 퓨즈 시스템은 퓨즈 어드레스 디코더(11), 퓨즈 세트(12), 프로그램/리드 제어 회로(18), 전원 변환 회로(14), 검증 출력 회로(15) 및 리드용 전원 회로(19) 등을 구비하고 있다.

상기 퓨즈 어드레스 디코더(11)에는 퓨즈 어드레스가 공급되고, 이 퓨즈 어드레스 디코더(11)로부터 출력되는 퓨즈 선택 신호 ADDn이 퓨즈 세트(12)에 공급된다. 퓨즈 세트(12)는 전기 퓨즈 소자로서의 캐패시터 Q1, NMOS(N 채널형 MOS) 트랜지스터 Q2, Q3, Q4, 퓨즈 판정 회로(20) 및 퓨즈 래치 회로(17) 등을 포함하여 구성되어 있다. 이 퓨즈 세트(12)는 필요로 하는 퓨즈 소자의 수(n개)만큼 설치되는 것이지만, 도 1에서는 하나를 대표적으로 나타내고 있다. 또한, n개 설치할 때는 캐패시터 Q1의 한쪽 전극이 공통 접속되며, 이 공통 노드에 전원 변환 회로(14) 및 리드용 전원 회로(19)가 접속된다.

상기 NMOS 트랜지스터 Q3의 전류 통로의 하나의 단부는 상기 검증 출력 회로(15)에 접속되고, 전류 통로의 다른 단부는 NMOS 트랜지스터 Q2, Q4의 전류 통로의 하나의 단부에 접속되며, 게이트에는 상기 퓨즈 어드레스 디코더(11)로부터 출력되는 퓨즈 선택 신호 ADDn이 공급된다. 상기 NMOS 트랜지스터 Q2의 게이트에는 퓨즈 판정 회로 절단 신호 bAFCLOSE가 공급된다. 또한, 상기 NMOS 트랜지스터 Q4의 게이트에는 전원 Vcc가 접속되고, 전류 통로의 다른 단부가 캐패시터 Q1의 한쪽 전극에 접속되어 있다.

상기 퓨즈 판정 회로(20)는 인버터(41), NOR 게이트(42) 및 NAND 게이트(43)로 구성되어 있다. 상기 인버터(41)에는 상기 퓨즈 판정 회로 절단 신호 bAFCLOSE가 공급되고, 이 출력 신호가 NOR 게이트(42)의 한쪽 입력단으로 공급된다. 상기NOR 게이트(42)의 다른 입력단에는, NAND 게이트(43)로부터 출력되는 신호 AFUSEn이 공급된다. 한편, 상기 NAND 게이트(43)의 한쪽 입력단에는 상기 프리차지 신호 AFPRCH와 역상인 신호 bAFPRCH가 공급되고, 다른 입력단에는 상기 NOR 게이트(42)로부터 출력되는 신호 bAFUSEn이 공급되어 있다. 그리고, 이 NAND 게이트(43)로부터 출력되는 신호 AFUSEn이 퓨즈 래치 회로(17)로 공급된다.

상기 퓨즈 래치 회로(17)는 전원 Vcc와 접지점 Vss 사이에 전류 통로가 직렬 접속된 PMOS(P 채널형 MOS) 트랜지스터 Q7, NMOS 트랜지스터 Q8, Q9와, 인버터(23, 24, 25)로 구성되어 있다. 상기 PMOS 트랜지스터 Q7의 게이트에는 프리차지 신호 AFPRCH와 역상인 신호 bAFPRCH가 공급된다. 상기 NMOS 트랜지스터 Q8의 게이트에는 퓨즈 래치 신호 AFLATCH가 공급된다. 상기 NMOS 트랜지스터 Q9의 게이트에는 상기 퓨즈 판정 회로(16)의 출력 신호 AFUSEn이 공급된다. 상기 PMOS 트랜지스터 Q7과 NMOS 트랜지스터 Q8의 전류 통로의 접속점에는 인버터(23)의 입력단 및 인버터(24)의 출력단이 접속된다. 상기 인버터(23)의 출력단 및 상기 인버터(24)의 입력단은 각각 인버터(25)의 입력단에 접속된다. 그리고, 이 인버터(25)의 출력단으로부터 신호 FSOUTn이 출력되도록 되어 있다.

한편, 상기 프로그램/리드 제어 회로(18)에는 프로그램 제어 신호와 리드 제어 신호가 공급되고, 신호 PULSE와 신호 bPULSE가 각각 전원 변환 회로 제어 신호로서 상기 전원 변환 회로(14)로 공급된다. 또한, 이 프로그램/리드 제어 회로(18)로부터 출력되는 신호 VERIFYcnt는 검증 출력 회로(15)로 공급된다.

상기 전원 변환 회로(14)는 전원 VBP와 접지점 Vss 사이의 전압으로 동작하고, 스트레스 신호 PROG를 전기 퓨즈 소자로서의 캐패시터 Q1의 다른 전극에 인가한다.

또한, 상기 검증 출력 회로(15)는 인버터(30)와 NMOS 트랜지스터 Q5, Q6으로 구성되어 있다. 상기 각 NMOS 트랜지스터 Q5, Q6의 전류 통로의 하나의 단부는 접속되어 있고, NMOS 트랜지스터 Q6의 전류 통로의 다른 단부는 접지점 Vss에 접속되어 있다. 상기 프로그램/리드 제어 회로(18)로부터 출력되는 신호 VERIFYcnt는 NMOS 트랜지스터 Q6의 게이트로 공급됨과 함께, 인버터(30)에서 반전되어 NMOS 트랜지스터 Q5의 게이트에 공급된다. 그리고, 이 NMOS 트랜지스터 Q5의 전류 통로의 다른 단부로부터 검증 출력을 얻도록 되어 있다.

또한, 상기 리드용 전원 회로(19)는 PMOS 트랜지스터 Q20과 NMOS 트랜지스터 Q21로 구성되어 있다. 상기 PMOS 트랜지스터 Q20의 전류 통로의 하나의 단부는 전원 Vcc에 접속되고, 게이트에는 리드 제어 신호가 공급된다. 상기 NMOS 트랜지스터 Q21의 전류 통로의 하나의 단부는 상기 PMOS 트랜지스터 Q20의 전류 통로의 다른 단부에 접속되며, 전류 통로의 다른 단부는 상기 캐패시터 Q1의 다른 전극에 접속되고, 게이트에는 전원 Vcc가 접속되어 있다.

도 2는 상기 도 1에 나타낸 회로에서의 캐패시터 Q1의 구성 예에 대하여 설명하기 위한 것으로, 트렌치형의 메모리 셀과 마찬가지의 구조인 트렌치 캐패시터 Q1-1, Q1-2, …, Q1-n의 단면도이다.

도 2에 도시된 바와 같이, 반도체 기판(실리콘 기판 : 31)의 깊은 위치에는 매설 웰(buried well) 영역으로 이루어지는 매립 플레이트(32)가 형성됨과 함께,표면 영역에 STI 구조의 소자 분리 영역(33)이 형성되어 있다. 상기 실리콘 기판(31)의 소자 영역에는 딥 트렌치(34-1, 34-2, …, 34-n)가 표면 영역으로부터 상기 매립 플레이트(32)를 관통하는 깊이까지 형성되어 있다. 이들 딥 트렌치(34-1, 34-2, …, 34-n)의 내벽에는 각각 캐패시터 절연막(35-1, 35-2,…, 35-n)이 형성되고, 매립 전극(36-1, 36-2, …, 36-n)으로 매립되어 있다. 상기 딥 트렌치(34-1, 34-2, …, 34-n)의 개구부 근방의 기판(31)의 표면 영역에는 n형 확산층(37-1, 37-2, …, 37-n)이 형성되어 있다. 또한, 상기 기판(31) 위에는 층간 절연막(38)이 형성되고, 이 층간 절연막(38) 위에 메탈 배선(40-1, 40-2, …, 40-n)이 형성되어 있다. 상기 n형 확산층(37-1, 37-2, …, 37-n) 위의 층간 절연막(38)에는 컨택트 플러그(39-1, 39-2, …, 39-n)가 형성되고, 상기 매립 전극(36-1, 36-2, …, 36-n)이 상기 n형 확산층(37-1, 37-2, …, 37-n) 및 컨택트 플러그(39-1, 39-2, …, 39-n)를 통해 상기 메탈 배선(40-1, 40-2, …, 40-n)과 전기적으로 접속된다.

상기 매립 플레이트(32)는 퓨즈 소자로서의 각 캐패시터 Q1-1, Q1-2,…, Q1-n의 한쪽 전극에, 캐패시터 절연막(35-1, 35-2, …, 35-n)은 캐패시터 절연막에, 매립 전극(36-1, 36-2, …, 36-n)은 다른 전극에 각각 대응한다. 즉, 상기 매립 플레이트(32)는 여러개의 캐패시터 Q1-1, Q1-2, …, Q1-n에서 공용되고 있다. 또한, 상기 메탈 배선(40-1, 40-2, …, 40-n)은 상기 캐패시터 Q1-1, Q1-2, …, Q1-n의 다른 전극에 접속된 배선에 각각 대응한다.

이어서, 상기된 바와 같은 구성에 있어서 동작을 설명한다.

프로그램(퓨즈 소자의 파괴) 동작은, 프로그램하고 싶은 퓨즈 소자 Q1(Q1-1, Q1-2, …, Q1-n)의 어드레스를 퓨즈 어드레스 디코더(11)에 입력하여 퓨즈 선택 신호 ADDn을 "H" 레벨로 하여, 트랜지스터 Q3을 온함으로써, 프로그램을 행하고 싶은 전기 퓨즈 소자를 선택한다. 동시에, 퓨즈 판정 회로 절단 신호 bAFCLOSE를 "L" 레벨로 하여, 트랜지스터 Q2를 오프시키고, 퓨즈 판정 회로(20)를 퓨즈 소자 Q1로부터 전기적으로 분리한다.

이어서, 프로그램 제어 신호를 프로그램/리드 제어 회로(18)로 공급하고, 이 회로(18)에 의해 트랜지스터 Q6을 온시키고, VBP로부터 Vss에 전류 패스를 확보함과 함께, 전원 변환 회로 제어 신호 PULSE, bPULSE에 의해 스트레스 신호 PROG를 VBP 전위로 하여 퓨즈 소자 Q1에 스트레스를 인가한다. 이 때, 리드 제어 신호를 "H" 레벨로 하여 트랜지스터 Q20을 오프시킴으로써, 리드용 전원 회로(19)가 동작하지 않도록 해 둔다.

또한, 검증(파괴 확인) 동작은 상기 프로그램 동작과 마찬가지로, 검증하고 싶은 퓨즈 소자 Q1의 어드레스를 퓨즈 어드레스 디코더(11)에 입력하여 선택한다. 이어서, 프로그램 제어 신호를 입력하지만, 프로그램 동작과 상이한 것은 리드 제어 신호로 스트레스 신호 PROG가 부유되도록 전원 변환 회로 제어 신호 PULSE, bPULSE를 전원 변환 회로(14)에 입력하고, 동시에 리드용 전원 회로(19)를 동작시켜 스트레스 신호 PROG를 "H" 레벨(이 경우 Vcc-VthN)로 충전한다. 여기서, 리드 제어 신호로 트랜지스터 Q5를 온시키는 회로 구성으로 해 두고, 리드용 전원 회로(19)의 전원 Vcc와 검증 출력 사이에 전류 패스를 확보한다. 이 때, 퓨즈 소자 Q1이 파괴되어 있으면 트랜지스터 Q5를 통해 전원 Vcc와 검증 출력 사이에 DC적인 전류 패스가 발생하기 때문에, 예를 들면 외부 패드 등을 이용하여 전류의 모니터가 가능해진다.

한편, 리드(퓨즈 소자의 파괴/비파괴 상태의 판독) 동작은 리드 개시의 타이밍으로 퓨즈 판정 회로(20)로 제공하는 프리차지 신호 bAFPRCH로서 "L" 레벨의 펄스를 제공하고, 신호 AFUSEn을 "H" 레벨로 충전하고, 신호 bAFUSEn을 "L" 레벨로 하여 래치한다. 이 때, 퓨즈 선택 신호 ADDn은 "L" 레벨, 퓨즈 판정 회로 절단 신호 bAFCLOSE는 "H" 레벨로 해 둔다. 또한, 동시에 신호 bAFPRCH가 "L" 레벨이고 또한 퓨즈 래치 신호 AFLATCH도 "L" 레벨이기 때문에, 신호 FINT도 "H" 레벨로 충전되어 래치된다. 신호 AFUSEn과 신호 FINT가 각각 "H" 레벨로 래치되면, 신호 bAFPRCH는 "H" 레벨이 된다. 리드 동작에서는 검증 동작과 마찬가지로 리드 제어 신호에 의해 스트레스 신호 PROG를 "H" 레벨(이 경우 Vcc-VthN)로 충전하는 구성으로 해두므로, 퓨즈 소자 Q1이 파괴 상태일 때에는 신호 bAFUSEn은 신호 PROG에 도통하여 "H" 레벨(이 경우 Vcc-VthN)이 되고, 퓨즈 판정 회로(20)의 상태를 반전시켜 신호 AFUSEn을 "L" 레벨로 한다. 또한, 퓨즈 소자 Q1이 비파괴 상태일 때에는 신호 bAFUSEn은 "L" 레벨, 신호 AFUSEn은 "H" 레벨을 유지한다. 이 신호 AFUSEn의 상태가 확정된 후에, 신호 AFLATCH로서 "H" 레벨의 펄스 신호를 제공하면, 퓨즈 소자 Q1이 파괴되어 있을 때에는 신호 FINTn이 "H" 레벨의 상태를 유지하여 출력 신호 FSOUTn은 "H" 레벨이 되지만, 비파괴시에는 신호 FINTn은 "L" 레벨로 반전하고, 출력 신호 FSOUTn은 "L" 레벨이 된다.

상기된 바와 같은 회로 구성에 의해, 리드 동작 시 및 검증 동작 시에 퓨즈 소자 Q1을 흐르는 전류 방향을 프로그램 동작 시와 동일하게 할 수 있으므로, 안정된 리드 동작을 얻기 위한 충분한 리드 전류를 확보할 수 있고, 전기 퓨즈 시스템 동작의 안정화를 도모할 수 있다. 또한, 퓨즈 소자의 파괴 시 및 판독 시에 퓨즈 소자 Q1의 내압이 높은 측, 즉 매립 플레이트(매설 웰 : 32)로부터 전압을 인가하므로, 전기 퓨즈 소자의 신뢰성을 향상시킬 수 있고, 또한 회로적, 패턴 면적면에서 작게 할 수 있다.

왜냐하면, 일반적으로 반도체 기판 위에 복수의 캐패시터 소자를 형성하는 경우, 반도체 기판 위에 형성된 웰 영역을 공통 전위로 하여 캐패시터 소자를 형성한다. 웰 영역에는 반도체 기판에의 확산(정션 누설) 등을 방지하기 위해, 저농도의 n형 혹은 p형의 불순물을 도핑한다. 이에 대하여, 절연막을 통한 다른 전극측은 저항 성분을 저감시키기 위해 고농도의 n형 혹은 p형의 불순물을 도핑한다. 이와 같이, 반도체층에서 불순물 농도가 상이할 때, 불순물 농도가 낮은 웰 영역으로부터 전압을 인가하는 것이 절연막을 통한 다른 전극측으로부터 전압을 인가하는 것보다 내압이 높아진다.

또한, 프로그램할 때는 한쪽 전극에 고전압을 인가하고, 다른 전극을 접지점 Vss에 접속하여 퓨즈 소자의 파괴를 행하지만, 웰 영역의 절연막을 통한 다른 전극측으로부터 고전압을 인가하기 위해서는 고전압 노드를 선택적으로 하거나, 각 퓨즈 소자의 웰 영역을 각각 분리하여 접지점 Vss를 선택적으로 할 필요가 있으며, 어떤 경우도 회로적, 패턴 면적면에서 페널티가 크다. 이것에 대하여, 복수의 퓨즈 소자의 공유 웰 영역으로부터 고전압을 인가하면, 회로적, 패턴 면적면에서 작아도 된다.

[제2 실시예]

도 3 내지 도 5는 각각 본 발명의 제2 실시예에 따른 퓨즈 회로에 대하여 설명하기 위한 것으로, 퓨즈 소자에 캐패시터를 사용한 전기 퓨즈 시스템의 회로 구성예를 나타내고 있다. 도 7 및 도 8은 각각 상기 도 3 내지 도 5에 나타낸 회로에서의 리드 동작 시의 타이밍차트이다.

도 3 및 도 5에서 상기 도 1과 동일한 구성부에는 동일한 부호를 붙여 그 상세한 설명은 생략한다.

도 3에 나타내는 회로가 도 1에 나타낸 회로와 상이한 것은, 퓨즈 판정 회로의 제어 회로(50) 및 리드용 VBP 회로(80)가 부가되어 있는 점, 상기 퓨즈 판정 회로의 제어 회로(50)를 설치함에 따라, 퓨즈 판정 회로(20')의 논리 구성을 바꾼 점, 리드용 전원 회로(19')의 구성을 바꾼 점, 프로그램 제어 회로(18')의 구체적인 논리 구성을 나타낸 점등이다.

즉, 퓨즈 판정 회로의 제어 회로(50)는 인버터(51∼54)와 NAND 게이트(55∼57)를 포함하여 구성되어 있다. 프로그램 인에이블 신호 PROGen은 인버터(51)의 입력단 및 NAND 게이트(55)의 한쪽 입력단에 공급된다. 상기 인버터(51)로부터 출력되는 프로그램 인에이블 신호 PROGen의 반전 신호 bPROGen은 퓨즈 판정 회로(20')로 공급된다. 또한, 프로그램 제어 회로 선택 신호 BLOCKsel은 상기 인버터(52)를 통해 상기 NAND 게이트(55)의 다른 입력단으로 공급된다.이 NAND 게이트(55)의 출력 신호는 NAND 게이트(56) 한쪽의 입력단으로 공급된다. 상기 NAND 게이트(56)의 다른 입력단에는 리드 제어 신호 AFSETOK가 공급되어 있고, 그 출력 신호는 NAND 게이트(57)의 한쪽 입력단에 공급된다. 상기 NAND 게이트(57)의 다른 입력단에는 퓨즈 회로를 일시적이거나 항구적으로 정지하기 위한 퓨즈 회로 정지 신호 bAFKILL이 공급되고, 그 출력 신호는 인버터(53)의 입력단으로 공급된다. 상기 인버터(53)는 퓨즈 판정 회로 절단 신호 bAFCLOSE를 상기 트랜지스터 Q2의 게이트에 공급함과 함께, 이 신호를 인버터(54)로 공급한다. 상기 인버터(54)의 출력 신호 AFCLOSE가 퓨즈 판정 회로(20')로 공급된다.

또한, 퓨즈 판정 회로(20')는 OR 게이트(60)와 NAND 게이트(61, 62)를 포함하여 구성되어 있다. 상기 OR 게이트(60) 한쪽의 입력단에는 상기 인버터(54)로부터 출력되는 신호 AFCLOSE가 공급되고, 다른 입력단에는 상기 NAND 게이트(62)로부터 출력되는 신호 AFUSEn이 공급된다. 이 OR 게이트(60)의 출력 신호는 상기 NAND 게이트(61)의 한쪽 입력단에 공급되어 있고, 이 NAND 게이트(61)의 다른 입력단에는 상기 인버터(51)로부터 출력되는 신호 bPROGen이 공급된다. 상기 NAND 게이트(61)로부터 출력되는 신호 bAFUSE는 트랜지스터 Q2의 전류 통로의 하나의 단부 및 NAND 게이트(62) 한쪽의 입력단에 공급된다. 상기 NAND 게이트(62)의 다른 입력단에는 프리차지 신호 AFPRCH와 역상인 신호 bAFPRCH가 공급되도록 이루어져 있다. 이 신호 bAFPRCH는 신호 bAFKILL과 신호 bAFSET가 공급되는 NAND 게이트(63)와 이 NAND 게이트(63)의 출력 신호를 반전하는 인버터(64)에 의해 생성된다.

프로그램 제어 회로(18')는 NAND 게이트(70∼74)와 인버터(75∼78)를 포함하여 구성되어 있다. 리드 제어 신호 AFSETOK와 검증 제어 신호 AFVERI의 반전 신호 bAFVERI는 NAND 게이트(70)에 공급되고, 이 NAND 게이트(70)의 출력 신호가 인버터(75)를 통해 NAND 게이트(73)의 한쪽 입력단에 공급된다. 프로그램 인에이블 신호 PROGen과 프로그램 제어 회로 선택 신호 BLOCKsel은 NAND 게이트(71)에 공급되고, 이 NAND 게이트(71)의 출력 신호가 인버터(76)를 통해 NAND 게이트(72)의 한쪽 입력단 및 NAND 게이트(74)의 제1 입력단으로 공급된다. 프로그램 펄스 제어 신호 PULSEcnt는 상기 NAND 게이트(72)의 다른 입력단에 공급됨과 함께 인버터(78)를 통해 NAND 게이트(74)의 제2 입력단으로 공급된다. 검증 제어 신호 AFVERI는 상기 NAND 게이트(74)의 제3 입력단에 공급됨과 함께, 인버터(79)에 공급되어 반전 신호 bAFVERI가 생성된다.

그리고, 상기 NAND 게이트(73)로부터 출력되는 신호 PULSE와, 이 신호를 인버터(77)에서 반전한 신호 bPULSE가 각각 전원 변환 회로 제어 신호로서 전원 변환 회로(14)에 공급된다. 또한, 상기 NAND 게이트(74)의 출력 신호가 검증 출력 회로(15)로 공급되도록 되어 있다.

리드용 VBP 회로(80)는 전류 통로의 하나의 단부가 전원 Vcc에 접속되고, 전류 통로의 다른 단부가 전원 변환 회로(14)의 VBP 노드에 접속되고, 게이트에 전원 발생 회로 제어 신호 AFNGT가 공급되는 NMOS 트랜지스터 Q30으로 구성되어 있다.

또한, 리드용 전원 회로(19')는 PMOS 트랜지스터 Q31, NMOS 트랜지스터 Q32, NAND 게이트(81) 및 인버터(82)를 포함하여 구성되어 있다. NAND 게이트(81)에는검증 제어 신호 AFVERI의 반전 신호 bAFVERI와 리드 제어 신호 AFSETOK가 공급되고, 그 출력 신호가 인버터(82)를 통해 PMOS 트랜지스터 Q31의 게이트에 공급된다. 이 PMOS 트랜지스터 Q31의 전류 통로의 하나의 단부는 전원 Vcc에 접속되고, 전류 통로의 다른 단부는 NMOS 트랜지스터 Q32의 전류 통로의 하나의 단부에 접속되어 있다. 상기 MOS 트랜지스터 Q32의 전류 통로의 다른 단부는 퓨즈 소자로서의 캐패시터 Q1의 다른 전극에 접속되고, 게이트에는 전원 발생 회로 제어 신호 AFNGT가 공급된다.

도 4a 및 도 4b는 상기 도 3에 나타낸 퓨즈 판정 회로(20')에 대하여 자세히 설명하기 위한 것으로, 도 4a는 논리 회로도, 도 4b는 그 상세한 회로 구성을 나타내는 회로도이다. 도 4b에 도시된 바와 같이, 이 회로는 NMOS 트랜지스터 Q41, Q43∼Q48, Q50, Q51과 PMOS 트랜지스터 Q42, Q45, Q46, Q49, Q52를 포함하여 구성되어 있다. PMOS 트랜지스터 Q41의 전류 통로의 하나의 단부와 게이트는 전원 Vcc에 접속되어 있다. 이 PMOS 트랜지스터 Q41의 전류 통로의 다른 단부와 접지점 Vss 사이에는 PMOS 트랜지스터 Q42 및 NMOS 트랜지스터 Q43, Q44의 전류 통로가 직렬로 접속되어 있다. 또한, 상기 PMOS 트랜지스터 Q41의 전류 통로의 다른 단부에는 PMOS 트랜지스터 Q45의 전류 통로의 하나의 단부가 접속되어 있다. 이 PMOS 트랜지스터 Q45의 전류 통로의 다른 단부에는 PMOS 트랜지스터 Q46의 전류 통로의 하나의 단부가 접속되고, 전류 통로의 다른 단부는 상기 PMOS 트랜지스터 Q42와 NMOS 트랜지스터 Q43의 전류 통로의 접속점에 접속된다. 상기 NMOS 트랜지스터 Q43, Q44의 전류 통로의 접속점에는 NMOS 트랜지스터 Q47의 전류 통로의 하나의 단부가접속되고, 그 전류 통로의 다른 단부는 접지점 Vss에 접속되어 있다. 상기 PMOS 트랜지스터 Q42와 NMOS 트랜지스터 Q43의 게이트에는 프로그램 인에이블 신호 PROGen의 반전 신호 bPROGen이 공급되고, 상기 PMOS 트랜지스터 Q45와 NMOS 트랜지스터 Q47의 게이트에는 퓨즈 판정 회로 절단 신호 bAFCLOSE가 공급된다. 그리고, 상기 PMOS 트랜지스터 Q42, Q46과 NMOS 트랜지스터 Q43의 전류 통로의 접속점으로부터 신호 bAFUSEn을 출력하도록 되어 있다.

또한, PMOS 트랜지스터 Q48의 전류 통로의 하나의 단부와 게이트는 전원 Vcc에 접속되어 있다. 이 PMOS 트랜지스터 Q48의 전류 통로의 다른 단부와 접지점 Vss 사이에는 PMOS 트랜지스터 Q49 및 NMOS 트랜지스터 Q50, Q51의 전류 통로가 직렬 접속되어 있다. 상기 PMOS 트랜지스터 Q48의 전류 통로의 다른 단부에는 PMOS 트랜지스터 Q52의 전류 통로의 하나의 단부가 접속되고, 이 PMOS 트랜지스터 Q52의 전류 통로의 다른 단부는 상기 PMOS 트랜지스터 Q49와 NMOS 트랜지스터 Q50의 전류 통로의 접속점에 접속된다. 상기 PMOS 트랜지스터 Q49와 NMOS 트랜지스터 Q50의 게이트에는 상기 신호 bAFUSEn이 공급되고, 상기 PMOS 트랜지스터 Q52와 NMOS 트랜지스터 Q51의 게이트에는 프리차지 신호 AFPRCH와 역상인 신호 bAFPRCH가 공급된다. 그리고, 상기 PMOS 트랜지스터 Q49, Q52와 NMOS 트랜지스터 Q50의 전류 통로의 접속점으로부터 신호 AFUSEn을 출력함과 함께, 상기 NMOS 트랜지스터 Q44와 상기 PMOS 트랜지스터 Q46의 게이트에 공급하도록 되어 있다.

상술된 도 4b의 퓨즈 판정 회로(20')의 상세한 회로 예에서 NMOS 트랜지스터 Q41, Q48을 설치하고, 전원 전압으로서 이들 NMOS 트랜지스터의 임계치를 감산한전위(Vcc-VthN)를 이용하고 있는 것은 다음과 같은 이유에 따른 것이다. 즉, 리드 동작에서 퓨즈 소자 Q1이 파괴 상태일 때에는 신호 bAFUSEn을 "H" 레벨로 충전하지만, 이 때의 "H" 레벨 상태는 게이트에 전원 전압 Vcc가 인가되어 있는 NMOS 트랜지스터 Q4에 의해 Vcc-VthN의 전위까지밖에 상승하지 않는다. 이 때문에, 퓨즈 판정 회로(20')의 전원 전압을 Vcc로 하면, 신호 bAFPRCH를 "L" 레벨(Vss)로부터 "H" 레벨(Vcc)로 하여 신호 bAFUSEn의 "H" 레벨(Vcc-VthN)에 의해 퓨즈 판정 회로(20')를 반전시킬 때의 초기 상태에서는 2 입력 NAND 논리는 PMOS 트랜지스터, NMOS 트랜지스터 함께 온 상태가 되고, 신호 AFUSEn을 "L" 레벨(Vss)로 하는 것이 지연되어, 에러 데이터를 래치할 가능성이 있기 때문이다.

도 5는, 상기 도 4a 및 도 4b에 나타낸 회로의 변형예를 나타내고 있다. 이 회로는, 퓨즈 래치 회로(17)를 대신하여 인버터(98, 99)를 이용하는 것으로, 이 회로 변경에 따라 퓨즈 판정 회로의 제어 회로(50')의 논리 구성의 일부를 바꾸고 있다. 다른 기본적인 구성은 도 4a 및 도 4b에 나타낸 회로와 마찬가지로 실질적으로 유사한 동작을 행한다.

즉, 퓨즈 판정 회로의 제어 회로(50')는 인버터(91∼94)와 NAND 게이트(95∼97)로 구성되어 있다. 프로그램 인에이블 신호 PROGen은 인버터(91)의 입력단 및 NAND 게이트(95)의 한쪽 입력단에 공급된다. 상기 인버터(91)로부터 출력되는 프로그램 인에이블 신호 PROGen의 반전 신호 bPROGen은 퓨즈 판정 회로(20')에 공급된다. 또한, 프로그램 제어 회로 선택 신호 BLOCKsel은 상기 NAND 게이트(95)의 다른 입력단으로 공급된다. 이 NAND 게이트(95)의 출력 신호는NAND 게이트(96)의 한쪽 입력단으로 공급된다. 상기 NAND 게이트(96)의 다른 입력단에는 퓨즈 회로를 일시적이거나 항구적으로 정지시키기 위한 퓨즈 회로 정지 신호 bAFKILL이 공급된다. 이 퓨즈 회로 정지 신호 bAFKILL은, NAND 게이트(97)의 제1 입력단에 공급되고, 제2 입력단에는 리드 제어 신호 AFSETOK가 공급된다. 상기 NAND 게이트(96)의 출력 신호 AFCLOSE는 퓨즈 판정 회로(20')로 공급됨과 함께, 인버터(92)를 통해 상기 NAND 게이트(97)의 제3 입력단에 공급된다. 이 NAND 게이트(97)의 출력 신호는 인버터(94)를 통해 퓨즈 판정 회로 절단 신호 bAFCLOSE로서 NMOS 트랜지스터 Q2의 게이트로 공급된다.

이어서, 상기된 바와 같은 구성의 전기 퓨즈 시스템의 동작을 설명한다.

우선, 프로그램(퓨즈 소자 파괴) 동작에서는 프로그램 인에이블 신호 PROGen을 "H" 레벨로 하여 전기 퓨즈 시스템을 동작 가능하게 한다. 이 때, 상기 프로그램 인에이블 신호 PROGen의 반전 신호 bPROGen이 "L" 레벨이 되므로, 신호 bAFUSEn은 "H" 레벨로 충전된다. 동시에, 퓨즈 판정 회로 절단 신호 bAFCLOSE는 "L" 레벨로부터 "H" 레벨이 되기 때문에 트랜지스터 Q2는 온이 되어, 퓨즈 판정 회로(20')와 퓨즈 소자 Q1을 전기적으로 접속한다. 이에 따라, 모든 퓨즈 세트(12) 내의 트랜지스터 Q4의 양단은 Vcc-VthN으로 충전된다. 여기서, 모든 퓨즈 세트(12) 내의 트랜지스터 Q4의 양단을 Vcc-VthN으로 충전하는 것은 스트레스 신호 PROG가 모든 퓨즈 세트(12)에 공통으로 접속되어 있으므로 프로그램 동작 중에 비선택된 퓨즈 소자 Q3에 인가되는 스트레스(전위차)를 완화시키고, 신뢰성이나 특성을 향상시키기 위해서이다.

이어서, 프로그램하고 싶은 퓨즈 소자 Q1(Q1-1, Q1-2, …, Q1-n)의 어드레스를 퓨즈 어드레스 디코더(11)에 입력하여 퓨즈 선택 신호 ADDn을 "H" 레벨로 하고, 트랜지스터 Q3을 온시킴으로써 프로그램을 행하고 싶은 여러개의 퓨즈 세트(12) 중에서 원하는 퓨즈 세트를 선택한다. 동시에, 칩 위에 복수 세트로 존재하는 퓨즈 세트를 선택하는 퓨즈 세트 선택 어드레스에 의해 신호 BLOCKsel을 "H" 레벨로 한다. 신호 BLOCKsel이 "H" 레벨이 됨으로써 신호 bAFCLOSE는 "L" 레벨이 되고, 트랜지스터 Q2를 오프하여, 선택된 퓨즈 세트 내의 퓨즈 판정 회로(20')를 퓨즈 소자 Q1로부터 절단한다.

이어서, 프로그램 펄스 제어 신호 PULSEcnt를 "H" 레벨로 하여, 트랜지스터 Q6을 온시키고, VBP로부터 접지점 Vss에 전류 패스를 확보함과 함께, 전원 변환 회로 제어 신호 PULSE와 bPULSE를 각각 "H" 레벨과 "L" 레벨로 하고, 스트레스 신호 PROG를 VBP 전위로 하여, 퓨즈 소자 Q1에 스트레스를 인가한다. 이 때, 검증 제어 신호 AFVERI와 리드 제어 신호 AFSETOK는 모두 "L" 레벨, 검증 제어 신호 AFVERI의 반전 신호 bAFVERI는 "H" 레벨이기 때문에, 리드용 전원 회로(19')는 동작하지 않는다. 또, 이 때, 전원 발생 회로 제어 신호 AFNGT는 Vcc 레벨로 해 둔다. 이에 따라, VBP를 Vcc 이상으로 승압해도 리드용 전원 회로(19')에서는 PMOS 트랜지스터에 Vcc 이상의 고전압이 인가되지 않으므로, 신뢰성 특성의 문제가 없어지고, 리드용 VBP 회로(80)에서는 NMOS 트랜지스터가 차단되기 때문에 VBP와 Vcc가 도통하지 않는다.

또한, 검증(파괴 확인) 동작은 다음과 같이 행한다. 우선, 상기 프로그램동작과 마찬가지로 검증하고 싶은 퓨즈 소자 Q1의 어드레스를 퓨즈 어드레스 디코더(11)에 입력하여 선택한다. 여기서, 프로그램 동작과 상이한 것은 VBP의 전위를 부유 혹은 스트레스 신호 PROG와 동일한 전위로 하는 것, 및 신호 AFNGT를 Vcc+VthN 이상의 전위로 하는 것이다. 이것을 리드용의 전원으로서 사용한다. 이어서, 프로그램 제어 회로(18')에 신호 PROGen과 신호 BLOCKsel을 "H" 레벨, 신호 PULSEcnt를 "L" 레벨, 검증 제어 신호 AFVERI를 "H" 레벨로 하여 입력하고, 신호 PROG와 검증 출력 사이에 전류 패스를 확보한다. 또한, 신호 AFVERI가 "H" 레벨이고 신호 PULSE, bPULSE는 각각 "H" 레벨, "L" 레벨이 되어 전원 변환 회로(14)의 출력은 부유하게 되지만, 리드용 전원 회로(19')에 의해 신호 PROG는 Vcc 레벨로 충전된다. 여기서 퓨즈 소자 Q1이 파괴되어 있으면 트랜지스터 Q5를 통해 Vcc와 검증 출력 사이에 DC적인 전류 패스가 발생되기 때문에, 예를 들면 외부 패드 등으로 전류 모니터가 가능해진다.

또, 리드용 VBP 회로(80)는 VBP가 부유 상태인 경우에 신호 PROG와 동일한 전위를 발생시키는 회로로서, VBP의 전위가 신호 PROG보다도 낮아지면 전원 변환 회로(14) 내의 PMOS 트랜지스터에서 발생하는 PN 접합의 순방향 전류를 방지하는 것이다. 또한, 신호 AFNGT를 Vcc+VthN 이상의 전위로 하는 것은, 파괴 후의 퓨즈 소자 Q1의 양단에 가하는 전위차를 크게 하여, 보다 큰 리드 전류를 확보하기 위해서이다.

이어서, 도 6 및 도 7의 타이밍차트에 의해 리드(퓨즈 소자의 파괴/비파괴 상태의 판독) 동작을 설명한다. 도 6은 프로그램 후, 도 7은 프로그램전의 타이밍차트이다. 우선, 검증 동작과 마찬가지로 VBP의 전위를 부유 혹은 신호 PROG와 동일한 전위로 하고, 아울러 신호 AFNGT를 Vcc+VthN 이상의 전위로 하여, 이것을 리드용 전원으로서 사용한다. 또한 프로그램 제어 회로(18')에 입력되는 각 신호 PROGen, BLOCKsel, PULSEcnt, AFVERI 및 ADDn은 모두 "L" 레벨로 해 둔다. 리드 개시는 리드 제어 신호에 동기하여 퓨즈 판정 회로(20')의 세트 신호 bAFSET를 "L" 레벨하여, 퓨즈 판정 회로(20')의 프리차지 신호 bAFPRCH를 "L" 레벨로 한다. 이에 따라, 신호 AFUSEn을 "H" 레벨로 충전하고, 신호 bAFUSEn을 "L" 레벨로 하여 래치하고, 아울러 신호 bAFPRCH가 "L" 레벨이고 또한 퓨즈 래치 신호 AFLATCH도 "L" 레벨이기 때문에, 신호 FINT도 "H" 레벨로 충전되어 래치된다. 또한, 리드 완료 신호 AFSETOK를 "L" 레벨로 함으로써, 리드용 전원 회로(19')에 의해 신호 PROG를 Vcc 전위로 충전하여 퓨즈 소자 Q1에 전위를 인가하고, 신호 bAFCLOSE를 "H" 레벨로 하여 퓨즈 소자 Q1과 퓨즈 판정 회로(20')의 전송 게이트인 트랜지스터 Q2를 온하여 프로그램 시와 동일한 방향으로 전류를 흘린다.

여기서, 신호 bAFPRCH를 "L" 레벨의 기간에 신호 bAFCLOSE를 "H" 레벨로 하는 것은 신호 AFSETOK가 "L" 레벨로 리드용 전원 회로(19')는 신호 PROG를 Vcc 전위로 충전하지만, 프로그램되어 있지 않은 퓨즈 세트에서는 퓨즈 소자 Q1에 의해 신호 PROG와 트랜지스터 Q4가 용량 결합하고 있기 때문에, 신호 PROG를 Vcc 전위로 충전할 때에 트랜지스터 Q4의 양단의 전위가 부유하므로, 신호 bAFPRCH는 "H" 레벨의 상태에서는 퓨즈 판정 회로(20')의 상태가 반전할 가능성이 있기 때문에 퓨즈 판정 회로(20')에 의해 접지점 Vss로 풀업되기 때문이다(도6 및 도 7의 ①의기간).

신호 bAFUSEn의 "L" 레벨 래치와 신호 FINT의 "H" 레벨 래치가 확정된 후에, 신호 bAFSET를 "H" 레벨로 함으로써, 신호 bAFPRCH를 "H" 레벨로 하여 신호 AFUSEn, bAFUSEn의 세트를 종료하고, 퓨즈 판정 회로(20')에서 신호 bAFUSEn의 레벨을 검지하여 신호 AFUSEn을 확정한다. 이 때, 퓨즈 소자 Q1이 파괴 상태일 때에는 신호 bAFUSEn은 신호 PROG에 도통하여 "H" 레벨(이 경우 Vcc)이 되며, 퓨즈 판정 회로(20')의 상태를 반전시켜 신호 AFUSEn을 "L" 레벨로 한다. 또한, 퓨즈 소자 Q1이 비파괴 상태일 때에는 신호 bAFUSEn은 "L" 레벨, 신호 AFUSEn은 "H" 레벨을 유지한다(도 6 및 도 7의 ②).

이어서, 퓨즈 판정 회로(20')에서 퓨즈 소자 Q1의 파괴/비파괴 상태를 판정하고, 신호 AFUSEn, bAFUSEn의 레벨을 확정한 후 신호 AFLATCH를 "H" 레벨로 하여, 신호 AFUSEn이 "H" 레벨(파괴 상태)이면 신호 FINT를 "L" 레벨로 풀업 래치하고, 신호 AFUSEn이 "L" 레벨(비파괴 상태)이면 신호 FINT를 "H" 레벨인 상태에서 래치하여, 각각의 상태를 퓨즈 래치 회로(17)로부터 출력한다(도 6 및 도 7의 ③의 기간).

상술된 바와 같은 일련의 동작이 종료된 후 신호 AFSETOK를 "H" 레벨로 하여 신호 PROG를 Vss 레벨로 하고, 트랜지스터 Q2를 오프하여 리드 동작을 종료한다(도 6 및 도 7의 ④의 기간).

리드 개시 신호는 종래예와 같이 전원 전압 Vcc의 상승에 동기하여 발생해도 무방하지만, 전원 전압 Vcc가 정격 전위까지 상승하여 충분히 안정되고나서 리드개시 신호를 출력하는 구성으로 함으로써, 파괴 후의 퓨즈 소자 Q1의 리드 전류를 보다 크게 확보할 수 있게 된다. 예를 들면, 일반적으로 반도체 장치는 전원 전압 Vcc의 투입 직후에 각 내부 전원 발생 회로를 구동하여 각 내부 전원을 동작시킨다. 그 후, 각 내부 전원이 소정의 전위가 된 것을 내부 회로에서 검지하여 통상 동작의 개시를 가능하게 하는 신호를 출력하고, 이 신호를 받아 각 내부 회로는 동작 가능해지도록 설정하고 있다. 즉, 이 상태에서는 전원 전압 Vcc는 충분히 정격 전위까지 상승하고 또한 안정적이기 때문에, 이 각 내부 회로의 동작 가능 신호에 동기하여 상기 리드 개시 신호를 출력한다.

또한, 예를 들면 램버스 DRAM과 같이 일련의 통상 동작을 개시할 때마다 내부 신호를 초기 상태로 리세트하는 신호를 발생시키는 디바이스에서는 그 리세트 신호에 동기하여 리드 개시 신호를 발생시킴으로써, 보다 안정된 상태의 전원 전압으로 리드 동작을 행할 수 있다. 또한, 일련의 통상 동작을 개시할 때마다 퓨즈 회로의 세트를 행하므로, 만약 통상 동작 중에 노이즈 등의 영향으로 퓨즈 회로가 오동작을 일으켰다고 해도 다시 세트할 수 있으므로, 퓨즈 회로의 동작 신뢰성이 향상된다.

또한, 도 3에 나타낸 실시예에서는 퓨즈 소자 Q1의 파괴/비파괴 상태를 검지하는 퓨즈 세트(12)를 퓨즈 판정 회로(20')와 퓨즈 래치 회로(17)로 구성했지만, 퓨즈 판정 회로의 제어 회로(50')를 도 6에 나타내는 변형예와 같은 구성으로 함으로써 퓨즈 래치 회로(17)를 배치할 필요가 없어져, 회로 구성을 간단하게 할 수 있다.

또, 도 5에서는 인버터(98, 99)를 설치했지만, 한쪽만 설치해도 무방하다.

또한, 상술된 제1, 제2 실시예에서는 퓨즈 소자로서 트렌치 캐패시터를 사용했지만, 예를 들면 스택 구조나 MOS 구조 등의 다른 구조의 캐패시터에 대해서도 동일한 효과를 얻을 수 있다. 또한, 소위 안티퓨즈는 아닌 전기 퓨즈를 이용해도 출력 FSOUTn의 극성이 반대가 될 뿐으로 실제 사용시에 아무 문제도 없다.

이상 상술된 바와 같이, 본 발명의 하나의 측면에 따르면, 리드 동작 시 및 검증 동작 시에 안정 동작을 확보함과 함께, 전기 퓨즈 소자의 신뢰성을 향상시킬 수 있는 퓨즈 회로를 얻을 수 있다.

따라서, 본 발명에 따르면, 전기 퓨즈 소자를 프로그램(전기 퓨즈 소자를 파괴)할 때의 전류 방향과 리드(전기 퓨즈 소자의 파괴/비파괴 상태의 판독)할 때의 전류 방향을 동일하게 할 수 있으므로, 안정된 리드 동작을 얻기 위한 충분한 리드 전류를 확보할 수 있어, 전기 퓨즈 소자의 파괴/비파괴 상태의 안정된 판독 동작을 얻을 수 있다. 또한, 전기 퓨즈 소자의 파괴 시 및 판독 시에 내압이 높은 공통 노드측으로부터 전압을 인가하므로, 전기 퓨즈 소자의 신뢰성을 향상할 수 있고, 또한 회로적, 패턴 면적적으로도 작게 할 수 있다.

Claims

하나의 단부가 공통 접속된 전기 퓨즈 소자,

상기 전기 퓨즈 소자의 하나의 단부의 공통 노드에, 상기 전기 퓨즈 소자를 파괴하기 위한 프로그램 전압, 및 상기 전기 퓨즈 소자의 파괴/비파괴 상태를 판독하기 위한 리드 전압을 선택적으로 인가하도록 구성된 전압 발생부, 및

상기 전압 발생부로부터 상기 공통 노드에 리드 전압이 인가되었을 때에, 상기 전기 퓨즈 소자의 다른 단부로부터, 상기 전기 퓨즈 소자의 파괴/비파괴 상태를 판독하도록 구성된 판독부

를 포함하는 퓨즈 회로.
제1항에 있어서,

상기 전기 퓨즈 소자는 각각 캐패시터이고, 각각의 상기 캐패시터의 한쪽 전극은 반도체 기판 내의 웰 영역에서 형성되고 또한 상기 각 캐패시터에서 공용되며,

적어도 하나의 상기 캐패시터를 절연 파괴하여 프로그램할 때에 상기 전압 발생부로부터 상기 웰 영역에 프로그램 전압이 인가되고,

적어도 상기 캐패시터의 파괴/비파괴 상태를 판독할 때에, 상기 전압 발생부로부터 상기 웰 영역에 상기 리드 전압이 인가되는 퓨즈 회로.
제1항에 있어서,

상기 전기 퓨즈 소자는 각각 트렌치 캐패시터이고, 각각의 상기 트렌치 캐패시터는, 반도체 기판 내의 웰 영역에서 형성되고 또한 각 트렌치 캐패시터에서 공용되는 제1 전극과, 상기 반도체 기판에 상기 웰 영역을 관통하여 설치된 트렌치의 내벽에 각각 형성된 캐패시터 절연막과, 상기 트렌치 내에 매립된 도전층을 포함하는 제2 전극을 포함하여 구성되며,

적어도 하나의 상기 트렌치 캐패시터를 절연 파괴하여 프로그램할 때에 상기 전압 발생부로부터 상기 제1 전극에 프로그램 전압이 인가되고,

적어도 상기 트렌치 캐패시터의 파괴/비파괴 상태를 판독할 때에, 상기 전압 발생부로부터 상기 제1 전극에 상기 리드 전압이 인가되는 퓨즈 회로.
제1항에 있어서,

상기 전압 발생부는 상기 전기 퓨즈 소자에 리드 전류를 흘리는 전류 공급 회로를 포함하고,

상기 판독부는, 상기 전기 퓨즈 소자를 통해 흐르는 리드 전류의 대소(大小)를 검지하여 전기 퓨즈 소자의 파괴/비파괴 상태를 판단하는 판정 회로를 포함하고,

상기 전류 공급 회로와 상기 판정 회로는 적어도 상기 전기 퓨즈 소자의 파괴/비파괴 상태를 판독할 때에 활성화되는 퓨즈 회로.
제4항에 있어서,

상기 전류 공급 회로는 정전압을 발생시키는 정전압 발생기를 포함하고, 상기 전기 퓨즈 소자에 정전압을 인가함으로써 정전류를 흘리는 퓨즈 회로.
제4항에 있어서,

상기 전류 공급 회로는 NMOS 트랜지스터의 전류 통로를 통해 전류를 공급하고, 상기 NMOS 트랜지스터의 게이트 전위는 전원 전압과 실질적으로 동일한 전위인 퓨즈 회로.
제4항에 있어서,

상기 전류 공급 회로는 NMOS 트랜지스터의 전류 통로를 통해 전류를 공급하고, 적어도 상기 전기 퓨즈 소자의 파괴/비파괴 상태의 판독 시에는 상기 NMOS 트랜지스터의 게이트 전위를, 전원 전압에 상기 NMOS 트랜지스터의 임계치 전압을 더한 값보다 높은 전압으로 하고, 또한 적어도 상기 전기 퓨즈 소자의 파괴시에는 전원 전압 또는 접지 전위로 하는 퓨즈 회로.
제4항에 있어서,

상기 판정 회로는, 상기 전기 퓨즈 소자를 흐르는 리드 전류를 검지하고, 초기 상태로부터 반전하여 상태를 유지하는 상태 유지부와, 리드 개시 신호에 동기하여 상기 상태 유지부의 초기 상태를 확정하는 초기 설정부를 포함하고, 상기 전기퓨즈 소자의 파괴/비파괴 상태를 판단하는 퓨즈 회로.
제4항에 있어서,

상기 판정 회로는, 상기 전기 퓨즈 소자를 흐르는 리드 전류를 검지하고, 초기 상태로부터 반전하여 상태를 유지하는 상태 유지부와, 상기 전기 퓨즈 소자를 전기적으로 분리 또는 접속하는 제1 분리 접속부를 포함하고, 적어도 상기 전기 퓨즈 소자의 파괴/비파괴 상태를 판독할 때에, 상기 제1 분리 접속부에 의해 상기 상태 유지부와 상기 전기 퓨즈 소자를 전기적으로 접속하는 퓨즈 회로.
제4항에 있어서,

상기 판정 회로의 전원 전압은, 상기 전기 퓨즈 소자가 파괴되어 있을 때에 상기 전기 퓨즈 소자를 통해 상기 판정 회로에 인가되는 전압과 실질적으로 동일한 전압으로서, 적어도 NMOS 트랜지스터의 임계치 전압 미만의 전위차인 퓨즈 회로.
제8항에 있어서,

상기 리드 개시 신호는 전원 전압 및 내부 전원 전위가 소정의 전위가 되고, 통상 동작이 개시 가능해짐에 따라 출력되는 신호에 동기하여 발생되는 퓨즈 회로.
제8항에 있어서,

상기 리드 개시 신호는 전원 전압 투입 후에 일련의 통상 동작마다 통상 동작 개시 전에 출력하는 내부 신호를 초기 상태로 하는 신호에 동기하여 발생되고, 상기 판독부에 의한 상기 전기 퓨즈 소자의 파괴/비파괴 상태의 판독 동작은 일련의 통상 동작마다 통상 동작이 개시되기 전에 행해지는 퓨즈 회로.
제1항에 있어서,

상기 전압 발생부는, 상기 전기 퓨즈 소자에 고전압 혹은 큰 전류의 스트레스를 인가하는 스트레스 인가 회로와, 상기 전기 퓨즈 소자를 고정 전위로 설정하는 전위 고정 회로를 포함하고, 상기 스트레스 인가 회로와 상기 전위 고정 회로는 적어도 상기 전기 퓨즈 소자를 파괴할 때에 활성화되는 퓨즈 회로.
제13항에 있어서,

상기 스트레스 인가 회로는 고전압 혹은 큰 전류를 발생시키는 스트레스 발생기와, 상기 전기 퓨즈 소자에 상기 스트레스 발생기에서 발생한 고전압, 큰 전류 및 접지 전위 중 어느 하나를 선택적으로 인가하거나, 혹은 부유 상태로 하는 상태 설정 회로를 포함하고,

상기 전기 퓨즈 소자의 파괴 시에는 상기 상태 설정 회로에 의해 전기 퓨즈 소자에 상기 스트레스 발생기에서 발생한 고전압 및 큰 전류 중 적어도 하나를 인가하고, 상기 전기 퓨즈 소자의 파괴/비파괴 상태의 판독 시에는 부유 상태로 하고, 통상 동작 시에는 접지 전위로 하는 퓨즈 회로.
제14항에 있어서,

상기 스트레스 발생기는 일정한 전위를 발생하는 전위 발생기를 포함하고, 적어도 상기 전기 퓨즈 소자의 파괴/비파괴 상태의 판독 시에는, 상기 전류 공급 회로가 발생하는 전위와 실질적으로 동일한 전위나, PN 접합의 순방향 바이어스의 임계치 전압미만의 전위차의 전위를 발생시키는 퓨즈 회로.
제14항에 있어서,

상기 판독부는 상기 전기 퓨즈 소자에 있어서의 상기 스트레스 인가 회로와 반대측의 단자에 일정한 전위를 인가하는 정전위 인가 회로와, 상기 정전위 인가 회로와 상기 전기 퓨즈 소자를 전기적으로 분리하거나 접속하는 제2 분리 접속부를 포함하고,

상기 전기 퓨즈 소자의 파괴 전에, 상기 전기 퓨즈 소자의 상기 스트레스 인가 회로와 반대측의 단자를 일정 전위로 충전한 후, 상기 전기 퓨즈 소자의 파괴를 행하는 퓨즈 회로.
전기 퓨즈 소자의 선택적인 파괴와, 상기 전기 퓨즈 소자의 파괴/비파괴 상태의 선택적인 판독을 행하는 퓨즈 회로에 있어서,

전기 퓨즈 소자를 파괴하는 퓨즈 소자 파괴부,

상기 전기 퓨즈 소자의 파괴/비파괴 상태를 판독하는 판독부, 및

상기 전기 퓨즈 소자의 파괴 상태를 확인하는 파괴 확인부

를 포함하며,

상기 퓨즈 소자 파괴부에 있어서의 전기 퓨즈 소자를 파괴하기 위한 전류 방향, 상기 판독부에 있어서의 전기 퓨즈 소자의 파괴/비파괴 상태를 판독하기 위한 전류 방향, 및 상기 파괴 확인부에 있어서의 전기 퓨즈 소자의 파괴 상태를 확인하기 위한 전류 방향은 동일한 퓨즈 회로.
제17항에 있어서,

상기 퓨즈 소자 파괴부에 의한 상기 전기 퓨즈의 파괴 시, 상기 판독부에 의한 상기 전기 퓨즈 소자의 파괴/비파괴 상태의 판독 시, 및 상기 파괴 확인부에 의한 상기 전기 퓨즈 소자의 파괴 상태의 확인 시에 상기 전기 퓨즈 소자의 내압이 높은 측에서부터 전압이 인가되는 퓨즈 회로.
제17항에 있어서,

상기 전기 퓨즈 소자는 캐패시터이고, 상기 캐패시터의 한쪽 전극은 반도체 기판 내의 웰 영역에서 형성되고,

상기 웰 영역은 복수개의 캐패시터에서 공용되며,

상기 캐패시터를 절연 파괴하여 프로그램할 때에, 상기 퓨즈 소자 파괴부로부터 상기 웰 영역에 프로그램 전압이 인가되고,

적어도 상기 캐패시터의 파괴/비파괴 상태를 판독할 때에 상기 판독부로부터 상기 웰 영역에 상기 리드 전압이 인가되는 퓨즈 회로.
제17항에 있어서,

상기 전기 퓨즈 소자는 트렌치 캐패시터이고, 상기 트렌치 캐패시터는 반도체 기판 내의 웰 영역에서 형성된 제1 전극과, 상기 반도체 기판에 상기 웰 영역을 관통하여 설치된 트렌치의 내벽에 형성된 캐패시터 절연막과, 상기 트렌치에 매립된 도전층으로 형성된 제2 전극을 포함하고,

상기 웰 영역은 복수개의 트렌치 캐패시터에서 공용되며,

상기 트렌치 캐패시터를 절연 파괴하여 프로그램할 때에, 상기 퓨즈 소자 파괴부로부터 상기 제1 전극에 프로그램 전압이 인가되고, 또한 상기 트렌치 캐패시터의 파괴/비파괴 상태의 판독 시에 상기 판독부로부터 상기 제1 전극에 상기 리드 전압이 인가되는 퓨즈 회로.
제17항에 있어서,

상기 파괴 확인부는, 상기 전기 퓨즈 소자에 전류를 흘리는 제1 전류 공급 회로와, 상기 전기 퓨즈 소자를 고정 전위로 설정하는 전위 고정 회로를 포함하고,

상기 제1 전류 공급 회로와 상기 전위 고정 회로는 적어도 전기 퓨즈 소자의 파괴/비파괴 상태를 확인할 때에 활성화되는 퓨즈 회로.
제17항에 있어서,

상기 판독부는, 상기 전기 퓨즈 소자에 전류를 흘리는 제2 전류 공급 회로와, 전기 퓨즈 소자를 통해 흐르는 전류의 대소를 검지하여 전기 퓨즈 소자의 파괴/비파괴 상태를 판단하는 판정 회로를 포함하고, 상기 제2 전류 공급 회로와 상기 판정 회로는 적어도 전기 퓨즈 소자의 파괴/비파괴 상태를 판독할 때에 활성화되는 퓨즈 회로.
제22항에 있어서,

상기 제2 전류 공급 회로는 정전압을 발생하는 정전압 발생기를 포함하고, 전기 퓨즈 소자에 정전압을 인가함으로써 정전류를 공급하는 퓨즈 회로.
제23항에 있어서,

상기 제2 전류 공급 회로는 NMOS 트랜지스터의 전류 통로를 통해 전류를 공급하고, 상기 NMOS 트랜지스터의 게이트 전위는 전원 전압과 실질적으로 동일한 전위인 퓨즈 회로.
제22항에 있어서,

상기 제2 전류 공급 회로는 NMOS 트랜지스터의 전류 통로를 통해 전류를 공급하고, 적어도 전기 퓨즈 소자의 파괴/비파괴 상태의 판독 시와 전기 퓨즈 소자의 파괴 상태의 확인 시에는, 상기 NMOS 트랜지스터의 게이트 전위를, 전원 전압에 상기 NMOS 트랜지스터의 임계치 전압을 더한 값보다 높은 전압으로 하고, 또한 적어도 전기 퓨즈 소자의 파괴 시에는 전원 전압 또는 접지 전위로 하는 퓨즈 회로.
제17항에 있어서,

상기 판정 회로는 전기 퓨즈 소자가 파괴되어 있을 때의 전류를 검지하여 초기 상태로부터 반전하여 상태를 유지하는 상태 유지부와, 리드 개시 신호에 동기하여 상기 상태 유지부의 초기 상태를 확정하는 초기 설정부를 포함하고, 상기 전기 퓨즈 소자의 파괴/비파괴 상태를 판단하는 퓨즈 회로.
제17항에 있어서,

상기 판정 회로는, 상기 전기 퓨즈 소자가 파괴되어 있을 때의 전류를 검지하여 초기 상태로부터 반전하여 상태를 유지하는 상태 유지부와, 전기 퓨즈 소자를 전기적으로 분리하거나 접속하는 제1 분리 접속부를 포함하고, 적어도 전기 퓨즈 소자의 파괴/비파괴 상태를 판독할 때에, 상기 제1 분리 접속부에 의해 상기 상태 유지부와 전기 퓨즈 소자를 전기적으로 접속하는 퓨즈 회로.
제17항에 있어서,

상기 판정 회로의 전원 전압은, 전기 퓨즈 소자가 파괴되어 있을 때에 전기 퓨즈 소자를 통해 상기 상태 유지부에 인가되는 전압과 실질적으로 동일한 전압이고, 적어도 NMOS 트랜지스터의 임계치 전압 미만의 전위차인 퓨즈 회로.
제26항에 있어서,

상기 리드 개시 신호는 전원 전압 및 내부 전원 전위가 소정의 전위가 되고, 통상 동작이 개시 가능해짐에 따라 출력되는 신호에 동기하여 발생하는 퓨즈 회로.
제26항에 있어서,

상기 리드 개시 신호는 전원 전압 투입 후에 일련의 통상 동작마다 통상 동작 개시전에 출력하는 내부 신호를 초기 상태로 하는 신호에 동기하여 발생되고, 상기 판독부에 의한 판독 동작은 일련의 통상 동작마다 통상 동작이 개시되기 전에 행해지는 퓨즈 회로.
제17항에 있어서,

상기 퓨즈 소자 파괴부는 전기 퓨즈 소자를 통해 전기 퓨즈 소자에 고전압 혹은 큰 전류의 스트레스를 인가하는 스트레스 인가 회로와, 상기 전기 퓨즈 소자를 고정 전위로 설정하는 전위 고정 회로를 포함하고, 상기 스트레스 인가 회로와 상기 전위 고정 회로는, 적어도 전기 퓨즈 소자의 파괴를 행할 때에 활성화되는 퓨즈 회로.
제31항에 있어서,

상기 스트레스 인가 회로는 고전압 혹은 큰 전류를 발생시키는 스트레스 발생기와, 상기 전기 퓨즈 소자에 스트레스 발생기에서 발생한 고전압 혹은 큰 전류, 또는 접지 전위를 선택적으로 인가하거나 부유 상태로 하는 상태 설정부를 포함하고, 상기 상태 설정부에 의해 상기 전기 퓨즈 소자의 파괴 시에는 전기 퓨즈 소자에 상기 스트레스 발생기에서 발생한 고전압 혹은 큰 전류를 인가하고, 상기 전기 퓨즈 소자의 파괴/비파괴 상태의 판독 시 및 전기 퓨즈 소자의 파괴 상태의 확인 시에는 부유 상태로 하고, 통상 동작 시에는 접지 전위로 하는 퓨즈 회로.
제32항에 있어서,

상기 스트레스 발생기는 일정한 전위를 발생하는 전위 발생기를 포함하고, 적어도 상기 전기 퓨즈 소자의 파괴/비파괴 상태의 판독 시 및 상기 전기 퓨즈 소자의 파괴 상태의 확인 시에는, 상기 전류 공급 회로가 발생하는 전위와 실질적으로 동일한 전위나, PN 접합의 순방향 바이어스의 임계치 전압 미만의 전위차를 발생하는 퓨즈 회로.
제32항에 있어서,

상기 퓨즈 소자 파괴부는 상기 전기 퓨즈 소자의 상기 스트레스 인가부와 반대측의 단자에 일정한 전위를 인가하는 정전위 인가 회로와, 상기 정전위 인가 회로와 상기 전기 퓨즈 소자를 전기적으로 분리 또는 접속하는 제2 분리 접속부를 포함하고,

상기 전기 퓨즈 소자의 파괴 전에, 상기 전기 퓨즈 소자의 상기 스트레스 인가 회로와 반대측의 단자를 일정 전위로 충전한 후, 전기 퓨즈 소자의 파괴 동작을 행하는 퓨즈 회로.
전기 퓨즈 소자의 선택적인 파괴와, 상기 전기 퓨즈 소자의 파괴/비파괴 상태의 선택적인 판독을 행하는 퓨즈 회로에 있어서,

전기 퓨즈 소자의 하나의 단부에, 상기 전기 퓨즈 소자를 파괴하기 위한 프로그램 전압을 인가하여 선택적으로 파괴하도록 구성된 프로그램 전압 발생부,

상기 전기 퓨즈 소자의 파괴/비파괴 상태를 판독하기 위한 리드 전압을 선택적으로 인가하도록 구성된 리드 전압 발생부, 및

상기 전기 퓨즈 소자의 다른 단부에 접속되고, 상기 리드 전압 발생부로부터 상기 전기 퓨즈 소자의 하나의 단부에 리드 전압이 인가되었을 때에, 상기 전기 퓨즈 소자의 파괴/비파괴 상태를 판독하도록 구성된 판독부

를 포함하는 퓨즈 회로.
제35항에 있어서,

상기 프로그램 전압 발생부에 의한 상기 전기 퓨즈의 파괴 시, 상기 판독부에 의한 상기 전기 퓨즈 소자의 파괴/비파괴 상태의 판독 시에, 상기 전기 퓨즈 소자의 내압이 높은 측에서부터 전압이 인가되는 퓨즈 회로.
제35항에 있어서,

상기 전기 퓨즈 소자는 캐패시터이고, 상기 캐패시터의 한쪽 전극은 반도체 기판 내의 웰 영역에서 형성되고,

상기 웰 영역은 복수개의 캐패시터에서 공용되며, 상기 캐패시터를 절연 파괴하여 프로그램할 때에 상기 프로그램 전압 발생부로부터 상기 웰 영역에 프로그램 전압이 인가되고,

적어도 상기 캐패시터의 파괴/비파괴 상태를 판독할 때에, 상기 판독부로부터 상기 웰 영역에 상기 리드 전압이 인가되는 퓨즈 회로.
제35항에 있어서,

상기 전기 퓨즈 소자는 트렌치 캐패시터이고, 상기 트렌치 캐패시터는 반도체 기판 내의 웰 영역에서 형성된 제1 전극과, 상기 반도체 기판에 상기 웰 영역을 관통하여 설치된 트렌치의 내벽에 형성된 캐패시터 절연막과, 상기 트렌치에 매립된 도전층으로 형성된 제2 전극을 포함하고,

상기 웰 영역은 복수개의 트렌치 캐패시터에서 공용되며, 상기 트렌치 캐패시터를 절연 파괴하여 프로그램할 때에 상기 프로그램 전압 발생부로부터 상기 제1 전극에 프로그램 전압이 인가되고, 또한 상기 트렌치 캐패시터의 파괴/비파괴 상태의 판독 시에 상기 판독부로부터 상기 제1 전극에 상기 리드 전압이 인가되는 퓨즈 회로.
제35항에 있어서,

상기 판독부는 상기 전기 퓨즈 소자에 전류를 흘리는 제2 전류 공급 회로와, 전기 퓨즈 소자를 통해 흐르는 전류의 대소를 검지하여 전기 퓨즈 소자의 파괴/비파괴 상태를 판단하는 판정 회로를 포함하고, 상기 제2 전류 공급 회로와 상기 판정 회로는 적어도 전기 퓨즈 소자의 파괴/비파괴 상태를 판독할 때에 활성화되는 퓨즈 회로.
제39항에 있어서,

상기 제2 전류 공급 회로는 정전압을 발생하는 정전압 발생기를 포함하고, 전기 퓨즈 소자에 정전압을 인가함으로써 정전류를 공급하는 퓨즈 회로.
제40항에 있어서,

상기 제2 전류 공급 회로는 NMOS 트랜지스터의 전류 통로를 통해 전류를 공급하고, 상기 NMOS 트랜지스터의 게이트 전위는 전원 전압과 실질적으로 동일한 전위인 퓨즈 회로.
제39항에 있어서,

상기 제2 전류 공급 회로는 NMOS 트랜지스터의 전류 통로를 통해 전류를 공급하고, 적어도 전기 퓨즈 소자의 파괴/비파괴 상태의 판독 시와 전기 퓨즈 소자의 파괴 상태의 확인 시에는, 상기 NMOS 트랜지스터의 게이트 전위를, 전원 전압에 상기 NMOS 트랜지스터의 임계치 전압을 더한 값보다 높은 전압으로 하고, 또한 적어도 전기 퓨즈 소자의 파괴 시에는 전원 전압 또는 접지 전위로 하는 퓨즈 회로.
제35항에 있어서,

상기 판정 회로는 전기 퓨즈 소자가 파괴되어 있을 때의 전류를 검지하여 초기 상태로부터 반전하여 상태를 유지하는 상태 유지부와, 리드 개시 신호에 동기하여 상기 상태 유지부의 초기 상태를 확정하는 초기 설정부를 포함하고, 상기 전기 퓨즈 소자의 파괴/비파괴 상태를 판단하는 퓨즈 회로.
제35항에 있어서,

상기 판정 회로는 상기 전기 퓨즈 소자가 파괴되어 있을 때의 전류를 검지하여 초기 상태로부터 반전하여 상태를 유지하는 상태 유지부와, 전기 퓨즈 소자를 전기적으로 분리하거나 접속하는 제1 분리 접속부를 포함하고, 적어도 전기 퓨즈 소자의 파괴/비파괴 상태를 판독할 때에, 상기 제1 분리 접속부에 의해 상기 상태 유지부와 전기 퓨즈 소자를 전기적으로 접속하는 퓨즈 회로.
제35항에 있어서,

상기 판정 회로의 전원 전압은 전기 퓨즈 소자가 파괴되어 있을 때에 전기 퓨즈 소자를 통해, 상기 상태 유지부에 인가되는 전압과 실질적으로 동일한 전압이며, 적어도 NMOS 트랜지스터의 임계치 전압 미만의 전위차인 퓨즈 회로.
제43항에 있어서,

상기 리드 개시 신호는 전원 전압 및 내부 전원 전위가 소정의 전위가 되고,통상 동작이 개시 가능해짐에 따라 출력되는 신호에 동기하여 발생하는 퓨즈 회로.
제43항에 있어서,

상기 리드 개시 신호는 전원 전압 투입 후에 일련의 통상 동작마다 통상 동작 개시 전에 출력하는 내부 신호를 초기 상태로 하는 신호에 동기하여 발생되고, 상기 판독부에 의한 판독 동작은 일련의 통상 동작마다 통상 동작이 개시되기 전에 행해지는 퓨즈 회로.
제35항에 있어서,

상기 프로그램 전압 발생부는 전기 퓨즈 소자를 통해 전기 퓨즈 소자에 고전압 혹은 큰 전류의 스트레스를 인가하는 스트레스 인가 회로와, 상기 전기 퓨즈 소자를 고정 전위로 설정하는 전위 고정 회로를 포함하고, 상기 스트레스 인가 회로와 상기 전위 고정 회로는 적어도 전기 퓨즈 소자의 파괴를 행할 때에 활성화되는 퓨즈 회로.
제48항에 있어서,

상기 스트레스 인가 회로는 고전압 혹은 큰 전류를 발생하는 스트레스 발생기와, 상기 전기 퓨즈 소자에 스트레스 발생기에서 발생한 고전압 혹은 큰 전류, 또는 접지 전위를 선택적으로 인가하거나, 부유 상태로 하는 상태 설정부를 포함하고, 상기 상태 설정부에 의해 상기 전기 퓨즈 소자의 파괴 시에는 전기 퓨즈 소자에 상기 스트레스 발생기에서 발생한 고전압 혹은 큰 전류를 인가하고, 상기 전기 퓨즈 소자의 파괴/비파괴 상태의 판독 시 및 전기 퓨즈 소자의 파괴 상태의 확인 시에는 부유 상태로 하고, 통상 동작 시에는 접지 전위로 하는 퓨즈 회로.
제49항에 있어서,

상기 스트레스 발생기는 일정한 전위를 발생하는 전위 발생기를 포함하고, 적어도 상기 전기 퓨즈 소자의 파괴/비파괴 상태의 판독 시 및 상기 전기 퓨즈 소자의 파괴 상태의 확인 시에는, 상기 전류 공급 회로가 발생하는 전위와 실질적으로 동일한 전위나, PN 접합의 순방향 바이어스의 임계치 전압 미만의 전위차를 발생하는 퓨즈 회로.
제32항에 있어서,

상기 프로그램 전압 발생부는 상기 전기 퓨즈 소자의 상기 스트레스 인가부와 반대측의 단자에 일정한 전위를 인가하는 정전위 인가 회로와, 상기 정전위 인가 회로와 상기 전기 퓨즈 소자를 전기적으로 분리하거나 접속하는 제2 분리 접속부를 포함하고,

상기 전기 퓨즈 소자의 파괴 전에, 상기 전기 퓨즈 소자의 상기 스트레스 인가 회로와 반대측의 단자를 일정 전위로 충전한 후, 전기 퓨즈 소자의 파괴 동작을 행하는 퓨즈 회로.