TW521392B - Fuse circuit - Google Patents

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521392 A7 B7 五、發明説明（1 ) 相關申請專利 本申請專利係以2000年1 2月2 7曰期之曰本申請專利第 2000-399222號為依據，並具有對該申請專利的優先權。本文 引述自該申請專利之所有内容，係做為參考之用。 發明背景 1 .發明的技術領域 本發明是一種熔絲電路，其係在熔絲元件上使用電容器 者，更詳細地來說，係一種能夠在讀取熔絲之破壞/非破 壞狀態時穩定動作之熔絲電路。 2 .相關技藝描述 裝 熔絲元件係一種廣泛地用以對完成之半導體裝置之電路 結構進行變更的機構。先前之溶絲元件，一般係以金屬或 聚石夕為材料，且以雷射裝置進行溶斷（blowout)。但是，為 了以雷射裝置進行熔絲元件的熔斷，該熔絲元件必須保持 在暴露的狀態，例如在封裝後便無法進行溶斷。 線 電性熔絲元件便可解決上述的問題。電性熔絲元件係以 電容或高電阻聚矽層做為熔絲元件，且藉由直接經由輸入 接聊（pin) ^或經由晶片内部的控制電路’施加南電壓或大 電流，以破壞熔絲元件。 此外，雖然在狹義上，係將例如高電阻之聚矽層等平常 為導通狀態而破壞時為非導通狀態的熔絲元件，稱為”電 性溶絲（electrical fuse)'’，而將如電容器等之平常為非導通狀 態而在破壞時為導通狀態的熔絲元件，稱為’’反熔絲’’（anti fuse)，唯在此廣義地稱兩者為電性熔絲。 -4- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 521392 A7 B7 五、發明説明（2 ) 唯先前之系統内的熔絲電路方面，很難確保充份的讀取 電流，以穩定地進行破壞/非破壞狀態的讀取。其原因在 於，做為電容器的溶絲元件受到破壞時，用以判斷其破壞 /非破壞狀態而所需的讀取電流大小，係分布在零點多V A 至數// A之間，不僅小且誤差相當大。 發明概述 有鑑於此，本發明之目的在於提供一種熔絲電路，其係 能夠穩定地進行電性熔絲元件之破壞/非破壞狀態的讀 取。 裝 線 本發明之電性熔絲電路，其係包含··電性熔絲元件，其 一端係共通連接；電壓產生部，其係用以對上述電性熔絲 元件之一端的共通結點，選擇性地施加用以破壞上述電性 熔絲元件之程式電壓、及用以讀取上述電性熔絲元件的破 壞/非破壞狀態用的讀取電壓；及讀取部，其係在上述電 壓產生部將讀取電壓施加於上述共通結點時，能夠由上述 電性熔絲元件的另一端，讀取上述電性熔絲元件的破壞/ 非破壞狀態。 依上述之構造，由於對電性熔絲施以程式設定（電性熔 絲元件的破壞）時的電流方向與進行讀取（電性熔絲元件之 破壞/非破壞狀態之讀取）時的電流方向，將會相同，因此 可確保充份的讀取電流，能夠穩定地實施電性熔絲元件的 破壞/非破壞狀態的讀取動作。此外，在對電性溶絲進行 破壞或讀取的過程中，由於係在耐電壓性的共通結點上施 加電壓，因此不僅可提升電性熔絲元件的可靠性，且對電 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 521392 A7 B7 五、發明説明（3 ) 路而言，可縮小所需之電路圖案的面積。 本發明之另一熔絲電路，係用以對電性熔絲施以選擇性 破壞、及對上述電性溶絲元件的破壞/非破壞狀態施以選 擇性讀取，且包含：熔絲元件破壞部，其係用以破壞電性 熔絲元件；讀取部，其係用以讀取上述電性熔絲之破壞/ 非破壞狀態；及破壞確認部，其係用以確認上述電性熔絲 元件的破壞狀態：其中上述熔絲元件破壞部之用以破壞電 性熔絲元件的電流方向、上述讀取部用以讀取電性熔絲之 破壞/非破壞狀態的電流方向、及上述破壞確認部用以確 認電性熔絲破壞狀態的電流方向係相同。 裝 依上述之構造，由於對上述熔絲元件施以程式設定之電 流方向、讀取時電流方向、及上述破壞確認部用以確認電 性熔絲破壞狀態的電流方向係相同，因此可確保取得足以 使讀取動作穩定進行的讀取電流，能夠穩定地讀取電性熔 絲元件的破壞/非破壞狀態。 線 本發明之其他另一熔絲電路，係用以對電性熔絲施以選 擇性破壞、及對上述電性熔絲元件的破壞/非破壞狀態施 以選擇性讀取，且包含：程式電壓產生部，其係在電性熔 絲元件之一端，施加用以破壞上述電性熔絲元件的程式電 壓，以進行選擇性破壞；讀取電壓產生部，其係用以選擇 性地施加讀取電壓，以讀取上述電性炫絲元件的破壞/非 破壞狀態；及讀取部，其係與上述電性熔絲元件的另一端 相連接，用以在上述讀取電壓產生部將讀取電壓施加在上 述電性熔絲之一端時，讀取上述電性熔絲的破壞/非破壞 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X297公釐） 521392 A7 B7 五、發明説明（4 ) 狀態。 依上述.的構造，由於設有電性溶絲元件之破壞/非破壞 狀態之讀取專用的讀取電壓產生部，因此可確保取得足以 使讀取動作穩定進行的讀取電流，有助於穩定電性熔絲系 統的動作。 圖式之簡單說明 圖1為說明本發明之第一實施例之熔絲電路之用，係以 電容器做為電性熔絲元件之電性溶絲系統的電路構造例的 電路圖。 裝 圖2為說明圖1之電路中的電性熔絲（電容器）構造例用的 剖面圖。 圖3為說明本發明之第二實施例之熔絲電路之用，係以 電容器做為電性溶絲元件之電性溶絲系統的電路構造例的 電路圖。 圖4 A為說明圖3電路中之熔絲判定電路之具體構造例之 用的邏輯電路圖。 線 圖4 B為說明圖3電路中之熔絲判定電路之具體構造例之 用，係顯示圖4 A之具體電路的電路圖。 圖5為說明本發明之第二實施例之熔絲電路的變形例之 用，係以電容器做為電性溶絲元件之電性炫絲系統的電路 構造例的電路圖。 圖6為圖3至圖5所不之電路在1買取動作時（程式設定後） 的時序圖。 圖7為圖3至圖5所不之電路在f買取動作時（程式設定前） 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 521392 A7 B7 五、發明説明（5 ) 的時序圖。 實施例 [第一實施例] 圖1為說明本發明之第一實施例之熔絲電路之用，係以 電容器做為電性溶絲元件之電性·]：容絲系統的電路構造例的 電路圖。其中之電性熔絲系統，係包含··熔絲位址解碼器 1 1、熔絲組1 2、程式設定暨讀取控制電路1 8、電源轉換 電路1 4、驗證輸出電路1 5及讀取用電源電路1 9等。 上述熔絲位址解碼器1 1，係用以接收熔絲位址，並將輸 出之熔絲選擇信號ADDn，傳送至熔絲組1 2。熔絲組1 2， 係包含：做為電性熔絲元件之電容器Q 1、NMOS(N通道型 M〇S)電晶體Q 2、Q 3、Q 4、熔絲判定電路2 0及熔絲閂鎖 電路1 7等。該熔絲組1 2，雖然會依所需之熔絲元件數，而 設置相同的數目（η個），唯在圖1中簡化成以一個做為代 表。此外，在設置η個的過程中，電容器Q 1的一端之電極 將共通連接，且在該共通結點上，有電源轉換電路1 4及讀 取用電源電路1 9。 上述NMOS電晶體Q 3的電流通路之一端，係與上述驗證 輸出電路1 5連接，電流通路之另一端則與NMOS電晶體Q 2 及Q 4的電流通路之一端連接，在其問極上，則接收來自上 述熔絲位址解碼器1 1之熔絲選擇信號ADDn。上述NMOS電 晶體Q 2的閘極上，則接收有熔絲判定電路切斷信號 bAFCLOSE。此外，上述NMOS電晶體Q4的閘極上，係與電 源Vcc連接，而電流通路之另一端則係與電容器Q 1之一端 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 玎 線 521392 A7 B7 五、發明説明（6 )

的電極連接。 上述丨谷絲判足黾路2 0 ’係包含：反相器（jnverter)4i、n〇R 閘4 2及NAND閘4 3。上述反相器4 1係接收上述熔絲判定電 路切斷信號bAFCLOSE，而其輸出信號則係供應之N〇R閘4 2 的一側。上述NOR閘4 2另一側之輸入端，則接收NAND閘 4 3輸出的信號AFUSEn。另一方面，上述NAND閘4 3的一側 的輸入端上，則接收有與上述預充電信號AFPRCH反相的信 號bAFPRCH，另一側之輸入端上則接收有上述n〇r閘4 2輸 出之信號bAFUSEn。接著，由該NAND閘4 3輸出之信號 AFUSEn，將供應至溶絲閂鎖電路1 7。 上述熔絲閂鎖電路1 7 ’係包含：pm〇S( P通道型MOS)電 晶體Q 7、NMOS電晶體Q8、Q9及反相器23、24、25 ,且 上述電晶體及反相器之電流電路係在電源Vcc與接地點Vss 間電流電路串聯。上述PMOS電晶體Q 7的閘極，係接收與 預充電信號AFPRCH反相之信號bAFPRCH。上述NMOS電晶體 Q 8的閘極，係接收熔絲閂鎖信號aplatch。上述NM〇S電 晶體Q 9的閘極，係接收上述惊絲判定電路丨6的輸出信號 AFUSEn。上述pm〇S電晶體Q 7及NMOS電晶體Q 8的電流通路 接點上，係連接有反相器2 3的輸入端及反相器2 4的輸出 、。上述反相器2 3的輸出端及上述反相器2 4的輸入端，則 分別與反相器25的輸入端連接。並且，該反相器25的輸出 端’將會輸出信號FSOUTn。 另一方面，上述程式設定暨控制電路18，係接收有程式 -9- 本纸張尺度適用中國國家標準(CNS) Α4規格(21〇 χ 297公釐) 裝 η 線 521392 A7 B7 五、發明説明（7 ) 設定控制信號及讀取控制信號，而信號PULSE及信號bPULSE 則分別做為電源轉換電路控制信號，傳送至上述電源轉換 電路1 4。此外，該程式設定暨讀取控制電路1 8輸出之信號 VERIF Ycnt，係傳送至驗證輸出電路1 5。 上述電源轉換電路1 4，係以電源VBP及接地點Vss間的電 壓進行動作，用以將應力（stress)信號PROG，施加在做為電 性熔絲之電容器Q 1的另一側電極。 裝 此外，上述驗證輸出電路1 5，係包含：反相器3 0、及 NMOS電晶體Q 5及Q 6。上述各NMOS電晶體Q 5及Q 6的電流 通路之一端相連，NMOS電晶體Q 6的電流通路之另一端則 與接地點Vss連接。上述程式設定暨讀取控制電路1 8輸出 之信號VERIFYcnt，不僅傳送至NMOS電晶體Q 6的閘極，也 經由反相器3 0的反轉而傳送至NMOS電晶體Q 5的閘極。接 著，該NMOS電晶體Q 5的電流通路的另一端，將會產生驗 證輸出。 線 且，上述讀取用電源電路1 9，係包含·· PMOS電晶體Q 2 0 及NMOS電晶體Q 2 1。上述PMOS電晶體Q 2 0的電流通路的 一端，係連接於電源Vcc，閘極則是接收讀取控制信號。上 述NMOS電晶體Q21的電流通路之一端，係與上述PMOS電 晶體Q 2 0的電流通路之另一端連接，電流通路之另一端則 與上述電容器Q 1的另一側之電極連接，閘極則連接於電源 Vcc 0 圖2為說明圖1之電路中的電性熔絲（電容器）構造例之 用，其内容為具有與槽型記憶單元相同構造之槽型電容器 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 521392 A7 B7 五、發明説明（

Ql-1、Q1-2、…、Qi-η的剖面圖的剖面圖。 35- 1 36- 2 如圖2所示，半導體基板（矽基板）31的較深位置，除了 开> 成有包含埋設井（buried well)區域之埋入板3 2，同時也形 成了表面區域具有STI構造之元件分離區域3 3。上述碎基 板3 1的元件區域中，深槽34]、34·2、····、34-n形成時 的深度，係由表面區域貫通至面板3 2。上述深槽3 4 _ 1、 3 4 - 2、…·、3 4 - η的内壁，分別形成有電容器絕緣膜 35-2、…、35-η，且埋設有埋入電極36-1、 …、36-η。上述深槽 344、34_2、····、34·_ 開口部附近的基板3丨的表面區域上，設有n型擴散層 3 7 · 1、3 7 — 2、…、3 7 - n。此外，上述基板3 1上，形成有 層間絕緣膜38，該層間絕緣膜38上形成有金屬配線 37-2 39-1 36- 2 37- 2 40-1、40-2、…、40-n。上述n型擴散層37^、 ···、37-n上的層間絕緣膜38，形成有接觸插頭 39-2、…、39-n，上述埋入電極3Π 、 ···、3 6-11則係經由上述n型擴散層、 .··、37-n 及接觸插槽39-1、39-2、 · · ·、3 9 _ η，與 ^金屬配線4 0 - 1、4 0 - 2、·.·、4 0 - η做電性連接。 上述埋入板3 2係與做為熔絲元件之各電容器卩1 1、 :1·2、·.·’-之-側的電極相對應，電容器絕緣膜 二35·2、...、35-η係與電容器絕緣膜對應，埋入電 0二36-2'..、3“係與爾絲元件之各電容哭 m、Q1_2、_..、Q1_n之另-側的電極相對應。亦即， 上逑埋入板3 2係由複數個電容器 q、 、···、 Α4Λ^(21〇χΙ^Ϊ) -11 - 521392 A7 B7 五、發明説明（9 ) —- η所共用。此外，上述金屬配線4 〇 _ ；[、4 ^。 ' ·. 、4〇-η , 係分別與連接在上述電容器q丨_ 1、〇丨 ^ p v z ··· 、Q 1 - η 的另 一側電極上之配線對應。 接下來’將對上述構造之動作進行說明。 程式設定（熔絲元件之破壞）動作，係將欲進行程式設定 之溶絲元件（^⑴丨-^^…^⑷的位址^輸入 至熔j糸位址解碼器丨i，將熔絲選擇信號^Dn設定為 ” Η(高）"電位，使電晶體Q3接通（〇N)，藉此選擇欲進行 程式設定之熔絲元件的同時，將熔絲判定電路切斷信號 bAFCLOSE設定為” L (低）’’電位，使電晶體q 2接通，而使熔 絲判定電路2 0與熔絲元件Q 1間電性隔離。 接下來，將程式控制信號傳送至程式設定暨讀取控制電 路18，藉由該電路18使電晶體…接通，確保VBp至％的 電流路徑的同時，藉由電源轉換電路控制信號pulse、 bPULSE，將應力信號PR0G調至VBp電位而將應力施加於熔 絲元件Q 1。此時，藉由將讀取控制信號設定成” Η ”電位， 使電晶體Q 2 0斷路（OFF)，而使讀取用電源電路1 9無法動 作。 此外’驗證（破壞確認）動作，係如上述程式設定動作， 將欲進行驗證的熔絲元件Q1的位址，輸入至熔絲位址解碼 态1 1進行選擇。接著，雖然也輸入程式設定控制信號，唯 與程式設定動作不同之處，在於藉由讀取控制信號，將電 源轉換控制信號PULSE、bPULSE輸入電源轉換電路14，以使 應力化號PROG浮動（floating)的同時，藉由使讀取用電源電 -——-_____-12 - 本纸張尺度適财s时標準(Ci^^祕(2lG χ 297公幻- ~~ - 521392 A7 B7 五、發明説明（iQ ) 路動作1 9，而將應力信號PROG充電至” Η，’電位（此時為Vcc-VthN)。在此情況中，藉由以讀取控制信號使電晶體q 5接 通之電路構造，確保讀取用電源電路1 9的電源Vcc與驗證 輸出間的電流路徑。在此過程中，當熔絲元件q 1已破壞 時，電源Vcc與驗證輸出間會經由Q 5產生直流性的電流路 徑，因此例如可利用外部襯墊等，監視電流狀態。 另一方面，讀取（熔絲元件的破壞/非破壞狀態的讀取）動 作過程中，在讀取開始時，對溶絲判定電路2 0傳送做為預 充電信號bAFPRCH^々n L ”電位脈衝，將信號AFUSEn充電至 π Η ’’電位，並將信號bAFUSEn設定為” L "電位而加以問鎖。 此時，熔絲選擇信號ADDn係設定為” L，’電位，熔絲判定電 路切斷信號bAFCLOSE為’’ Η ’’電位。此外，由於同時間的信 號bAFPRCH為’’ L π電位、熔絲閂鎖信號AFLATCH也為’’ L ’’電 位，信號ΠΝΤ也會充電至’’ Η π電位而閃鎖。信號AFUSEn與 信號FINT分別閂鎖於’’ Η ”電位時，信號bAFPRCH會設定成 '· Η ’·電位。讀取動作中，如同驗證動作一般，係採用以讀 取控制信號而使應力信號PROG充電至” Η ”電位（此時為Vcc-VthN)的機制，因此在熔絲元件Q 1在破壞狀態時，信號 bAFUSEn導通至信號PROG而成為π Η π電位（此時為Vcc-VthN)，使熔絲判定電路2 0狀態反轉而使信號AFUSEn成為 n L ”電位。此外，熔絲元件Q 1在非破壞狀態時，信號 bAFUSEn會維持在” L ”電位，而信號AFUSEn會維持在π Η π電 位。在確定該信號AFUSEn的狀態後，施加做為信號 AFLATCH之” Η π電位脈衝信號的話，當熔絲元件Q 1已破壞 ___-13- ___ 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐） 521392 A7 B7 五、發明説明（U ) 時，信號FINTn會維持在π Η ’’電位而輸出信號？8011丁11為π Η ’’ 電位，唯在非破壞狀態時，信號FINTn會反轉成” L π電位， 輸出信號FSOUTn為’’ L ’·電位。 依上述之電路構造，由於讀取動作時及驗證動作時，流 經熔絲元件Q 1的電流方向係與程式設定動作時相同，因此 可確保充份之能使讀取動作穩定進行的讀取電流，而使讀 取動作穩定。且，在熔絲元件的破壞時及讀取過程中，係 由熔絲元件Q 1的耐壓較高之一側，即由埋入板（埋設 井）3 2施加電壓，因此可提升電性熔絲元件的可靠性，且 對電路而言，能夠縮小電路圖案的面積。 其原因在於，一般在半導體基板上形成複數個電容器元 件的過程中，係將半導體基板上形成的井區域做為共通電 位，形成電容器元件。井區域上，為了防止對半導體基板 之擴散（接合戌漏，junction leak)等，係以低濃度的η型或ρ型 雜質進行摻雜。相對於此，為了減低在絕緣膜另一側之電 極側的電阻成份，將以高濃度η型或ρ型的雜質進行摻雜。 如此一來，當半導體層内的雜質濃度不同時，相較於由絕 緣膜另一側之電極側施加電壓，由雜質濃度較低的井區域 施加電壓時的耐壓較高。 此外，進行程式設定時，雖然係將高電壓施加在一側之 電極上，並使另一側與接地點Vss連接，藉以實施熔絲元件 的破壞，可是如將高電壓施加在絕緣膜之另一側的井區域 上的電極時’將有必要能夠對南電壓結點進行選擇、或是 將各熔絲元件的井區域進行分隔以能夠進行接地點Vss的選 _- 14-_ 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 521392 A7 B7 五、碜明説明（Π ) 擇，無論採何種方式，會在電路及圖案面積上造成較大的 負擔。相對於此，如由複數溶絲元件共用的井區域來施加 高電壓的話，能夠縮小所需的電路及圖案面積。 [第二實施例] 圖3至圖5，係分別用以說明本發明之第二實施例的熔絲 電路，顯示了以電容器做為電性熔絲元件之電性熔絲系統 的電路構造例。圖7及圖8，分別係為上述圖3至圖5所示之 電路在讀取動作時的時序圖。 圖3及圖5中，其中與圖1具有相同構造之部份，在此係 以相同的符號加以標示，且省略其相關的詳細說明。 裝 圖3之電路相異於圖1之電路之處，包括：附加了溶絲判 定電路的控制電路5 0及讀取用VBP電路80、由於設置上述 熔絲判定電路的控制電路5 0而使熔絲判定電路2 0 ’的邏輯 機制改變、讀取用電源電路1 9 ’的構造改變、及具體顯示 了程式設定控制電路1 8 ·的邏輯機制。 線 亦即，熔絲判定電路的控制電路5 0，係包含：反相器5 1 至5 4及NAND閘5 5至5 7。程式設定致能信號PROGen，係傳 送至反相器51的輸入端及NAND閘5 5之一側的輸入端。上 述反相器5 1輸出之程式設定致能信號PROGen的反轉信號 bPROGen，係傳送至炫絲判定電路2 0，〇此夕卜，程式設定控 制電路選擇信號BLOCKsel，係經由上述反相器5 2，傳送至 上述NAND閘5 5之另一側的輸入端。該NAND閘5 5的輸出信 號，係傳送至NAND閘之另一側的輸入端。上述NAND閘5 6 之另一側的輸入端，係接收讀取控制信號AFSETOK，而其 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 521392 A7 ——------；- 五、發明説明（η ) 輸出信號則係傳送至N AND閘5 7之一側的輸入端。上述 NAND閘5 7之另一側的輸入端，係接收用以使熔絲電路暫 時或永久性停止動作的熔絲電路停止信號bAFKILL，而其輸 出信號則係傳送至反相器5 3的輸入端。上述反相器5 3，不 僅將熔絲判定電路切斷信號bAFCLOSE傳送至上述電晶體q 2 的閘極，同時也將該信號傳送至反相器5 4。上述反相器5 4 的輸出信號AFCLOSE，係傳送至熔絲判定電路20,。 此外，熔絲判定電路2 0 f，係包含：〇 R閘6 0、及N and 閘61及62。上述OR閘60之一側的輸入端，係接收上述反 相器5 4輸出之信號AFCL0SE，另一側之輸入端則接收上述 NAND閘62輸出之信號AFUSEn。該〇R閘60的輸出信號，係 傳送至上述NAND閘6 1之一側的輸入端，而該NAND間6 1之 另一側的輸入端，則接收上述反相器5 1輸出之信號 bPROGen。上述NAND閘6 1輸出之信號bAFUSE，係傳送至電 晶體Q 2之電流通路之一端及NAND閘6 2之一側的輸入端。 上述NAND閘6 2之另一側的輸入端，則接收與預充電信號 AFPRCH反相之信號bAFPRCH。該信號bAFPRCH，係由接收信 號bAFKILL與信號bAFSET之NAND閘6 3、及用以反轉該Nand 閘6 3之輸出信號的反相器64所產生。 程式設定控制電路1 8 f，係包含：NAND閘70至74及反相 器75至78。讀取控制信號AFSET0K與驗證控制信號八；^£111 的反轉信號bAFVERI，係傳送至NAND閘70，而該NAND問 7 0的輸出信號，則係經由反相器7 5，傳送至Ναν〇閘7 3之 一側的輸入端。程式設定致能信號pR〇Gen與程式設定控制 __ -16- 張尺度適用中國國家"^(CNS) A4規格(2i〇x 297公董) -- 裝 訂 線 521392 A7 B7 五、發明説明（I4 ) 電路選擇信號BLOCKsel，係傳送至NAND閘7 1，而該NAND 閘7 1的输出信號，則係經由反相器7 6，傳送至N AND閘7 2 之一側的輸入端及NAND閘74之第一輸入端。程式設定脈 衝控制信號PULSEcnt，不僅傳送至上述NAND閘7 2之另一側 的輸入端’且也經由反相器7 8，傳送至NAND閘7 4的第二 輸入端。驗證控制信號AFVERI，則不僅傳送至上述NAND閘 74之第三輸入端，且也傳送至反相器79而產生反轉信號 bAFVERI ° 此外，上述NAND閘7 3輸出之信號PULSE與其經由反相器 77反轉而產生之信號bPULSE，係分別做為電源轉換電路控 制信號，傳送至電源轉換電路1 4。此外，上述NAND閘7 4 的輸出信號係傳送至驗證輸出電路1 5。 讀取用VBP電路8 0，係包含NMOS電晶體Q 3 0，該電晶體 Q 3之電流通路之一端係與電源Vcc連接，其電流通路之另 一端則連接於電源轉換電路1 4的VBP結點，且其閘極接收 電源產生電路控制信號AFNGT。 再者，讀取用電源電路1 9，，係包含·· PMOS電晶體 Q 3 1、NMOS電晶體Q 3 2、NAND閘8 1及反相器8 2。NAND閘 8 1 ’係接收驗證信號AFVERI的反轉信號b AFVERI及讀取控 制#號AFSETOK，而其輸出信號係經由反相器8 2，傳送至 PMOS電晶體Q 3 1的閘極。該PMOS電晶體Q 3 1的電流通路之 一端係與電源Vcc連接，而電流通路之另一端則連接於 NMOS電晶體q 3 2之電流通路的另一端。上述NM〇S電晶體 Q 3 2的電流通路的另一端，係與做為熔絲元件的電容器q i ___ -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 521392 A7 B7 五、發明説明（l5 ) 之另一端的電極連接，而其閘極則係接收電源產生電路控 制信號AFNGT。 圖4A及圖4B係用以詳述上述圖3之熔絲判定電路2〇,， 其中圖4A為邏輯電路圖，而圖4B為詳細顯示該電路構造 的私路圖。如圖4 B所示，該電路係包含·· νμμ電晶體 Q41、Q43 至 Q48、Q50、Q51 及 pm〇S 電晶體 Q42、 Q45、Q46、Q49 ' Q52。PMOS電晶體Q41的電流通路之 一端及閘極，係連接於電源VCC。該PM〇S電晶體Q 4 i的電 流通路之另一端及接地點VSS之間，係有pM〇S電晶體Q 4 2及 NMOS電晶體Q 4 3、Q 4 4之電流通路相串聯。此外，上述 PMOS電晶體Q 4 1的電流通路之另一端上，係有pM〇s電晶體 Q 4 5的電流通路之一端連接。該pm〇s電晶體q 4 5的電流通 路的另一端上’則有PMOS電晶體Q46的電流通路之一端連 接’而該電晶體Q 4 6的電流通路之另一端則與上述pm〇s電 晶體Q 4 2及NMOS電晶體Q 4 3的電流通路的接點相連。上述 NMOS電晶體Q 4 3及Q 4 4的電流通路的接點上，有NMOS電 晶體Q 4 7的電流通路之一端連接，且該電晶體q 4 7的電流 通路之另一端係與接地點Vss連接。上述PMOS電晶體Q 4 2及 NMOS電晶體Q 4 3的閘極，係接收程式設定致能信號pR〇Gen 的反轉信號bPROGen，而上述PMOS電晶體Q45及NMOS電晶 體Q 4 7的閘極，係接收熔絲判定切斷信號bAFCLOSE。此 外’由上述PMOS電晶體Q42、Q46及NMOS電晶體Q 4 3的 電流通路的接點，將會輸出信號bAFUSEn。 此外’ PMOS電晶體Q 4 8的電流通路之一端及閘極，係與 _____-18-___ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 η 線 521392 A7 _____B7 五、發明説明（16~" 電源Vcc連接。該PMOS電晶體Q48的電流通路之另一端與 接地點Vss間，係有係有PM0S電晶體Q49及_〇3電晶體 Q 5 0、Q 5 1之電泥通路相串聯。上述pM〇s電晶體q 4 8的電 流通路之另一端上’係有pm〇S電晶體Q 5 2的電流通路之一 端連接，而該PMOS電晶體Q 5 2的電流通路的另一端，係與 上述PMOS電晶體Q49與NMOS電晶體Q5〇的電流通路的接 點相連。上述PMOS電晶體Q 4 9與NMOS電晶體Q 5 0的閘 極，係接收上述信號bAFUSEn，而上述PM0S電晶體Q52及 NMOS電晶體Q 5 1的閘極，係接收與預充電信號apprchi 相之信號bAFPRCH。此外，上述pMOS電晶體Q49、Q52及 NMOS電晶體Q 5 0的電流通路的接點會輸出信號AFusEn，且 會傳送至上述NMOS電晶體Q44及上述PMOS電晶體Q 4 6的 閘極。 上述圖4B之熔絲判定電路20,的詳細電路例中，之所以 $又置NMOS電晶體Q41及Q48，並以上述]S[M〇S電晶體電位 與其6¾限值電壓間的電位差（Vcc-VthN)做為電源電壓的理由 如下。亦即，在讀取動作的過程中，當溶絲元件q 1在破壞 狀態時，係將信號bAFUSEn充電至π Η，，電位，唯此時藉由對 NMOS電晶體施加電源電壓vcc所得到的” η，，電位狀態，僅 月匕升土 Vcc-VthN間的電位。因此，當溶絲判定電路2 〇，的電 源電壓設定為Vcc時，藉由將信號bAFPRCH由，，L，，電位（Vss) 升至’’ Η π電位（Vcc)而以信號bAFUSEn的，，Η，，電位（Vcc-VthN) 使炫絲判定電路2 〇 ’進行反轉的初始狀態中，雙輸入NAND 邏輯電路會連同PMOS電晶體、NMOS電晶體進行接通狀 ___ -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 521392 A7 B7 五、發明説明（17 ) 態，致使信號AFUSEn降至n L ”電位（Vss)的時機落後，導致 閂鎖資料的内容錯誤。 圖5係上述圖4 A及4 B所示之電路的變通例。該電路中， 係以反相器9 8及9 9取代熔絲閂鎖電路1 7，且隨著上述電 路的變更，熔絲判定電路的控制電路5 0'的邏輯機制也有 部份的變更。其他的基本構造係與圖4 A及4 B之電路相 同，實質上也會實施相同的動作。 亦即，熔絲判定電路的控制電路5 0 ’，係包含：反相器 9 1至94及NAND閘95至97。程式設定致能信號PROGen，係 傳送至反相器9 1的輸入端及NAND閘9 5之一側的輸入端。 上述反相器9 1輸出之程式設定致能信號PROGen的反轉信號 bPROGen ,係傳送至熔絲判定電路2 0 ’。此夕卜，程式設定控 制電路選擇信號BLOCKsel，係傳送至上述NAND閘9 5之另一 側的輸入端。而該NAND閘9 5的輸出信號，係傳送至NAND 閘9 6之一端的輸入端。上述NAND閘9 6之另一側的輸入 端，係接收用以使熔絲電路暫時或永久性停止動作的熔絲 電路停止信號bAFKILL。該熔絲電路停止信號bAFKILL，係 傳送傳送至NAND閘9 7的第一輸入端，而該閘9 7的第二輸 入端則接收讀取控制信號AFSETOK。上述NAND閘9 6的輸出 信號AFCLOSE，不僅傳送至熔絲判定電路20，，且會經 由反相器92，傳送至上述NAND閘9 7的第三輸入端。該 NAND閘9 7的輸出信號，係經由反相器9 4，做為熔絲判定 電路切斷信號bAFCLOSE而傳送至NMOS電晶體Q 2。 接下來，說明具有上述構造之電性熔絲系統的動作。 __-20-_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 521392 A7 B7 五、發明説明（18 ) 首先，在程式設定（熔絲元件破壞）動作過程中，係藉由 程式設定致能信號PROGen升至” Η '，電位，以使電性熔絲系 統動作。此時，上述程式設定致能信號PROGen的反轉信號 bPROGen會成為n L π電位，因此信號bAFUSEn會充電至π Η π電 位。同時，熔絲判定電路切斷信號bAFCLOSE會由n L π電位 升至π Η π電位，因此電晶體Q 2接通，使得熔絲判定電路 2 0 ’與熔絲元件Q 1間電性連接。如此一來，所有在熔絲組 1 2内的電晶體Q 4兩端，均充電至Vcc-VthN。在此，之所以 對所有在熔絲組1 2内的電晶體Q 4兩端進行Vcc-VthN充電的 原因，在於因為應力信號PROG已與所有的熔絲組1 2共通連 接，藉此在程式設定動作過程中，緩和施加於未選擇之熔 絲元件Q 3的應力（電位差），有助於提高可靠性及改善其特 性。 接下來，將欲進行程式設定之熔絲元件〇1((^1-1、（^1-2、…、Q 1 - η)的位址，輸入熔絲位址解碼器1 1，使熔絲 選擇信號ADDn設定為〃11”電位、電晶體Q3接通，而由欲施 以程式設定之複數個熔絲組1 2中，選出所需之熔絲組。同 時，依用以對晶片上複數個熔絲組進行選擇的熔絲組選擇 位址，使信號BLOCKsel成為” Η ’，電位。藉由信號BLOCKsel升 至” Η ’’電位，信號bAFCLOSE會降至” L ”電位，使電晶體Q 2 斷路’而切斷選取之熔絲組内的熔絲判定電路2 〇，與炫絲 元件Q 1間的連接。 接下來，將程式設定脈衝控制信號PULSEcnt設定為，，Η，，電 位，使電晶體Q 6接通，確保VBP至接地點Vss的電流路徑的 _________—_____- 21 -___________ 本紙張尺度適用中國國家榡準(CNS) A4規格(210X 297公釐） 521392 A7 B7 五、發明説明（19 ) 同時，將電源轉換電路控制信號PULSE及bPLUSE分別設定為 η Η M電位及’’ L ’’電位，將應力信號PR〇G做為VBP電位，將應 力施加於溶絲元件Q 1。此時，由於驗證控制信號AFVERI與 讀取控制信號AFSETOK均為"L π電位、驗證控制信號AFVERI 的反轉信號bAFVERI為ΠΗΠ電位，讀取用電源電路i 9,並不 動作。此外，此時之電源產生電路控制信號APNGT係設定 為Vcc電位。如此一來，即使VBP升壓至Vcc以上時，讀取用 電源電路1 9 f中之PMOS電晶體上，也不會有高於vcc之電壓 施加，因此可靠性特性上的問題可獲解決，而讀取用Vgp 電路8 0中，由於NMOS電晶體的分隔，VBP與Vcc間不會導 通。 此外，驗證（破壞確認）動作的過程如下。首先，如同上 述程式設定動作，將欲驗證的熔絲元件Q 1的位址，輸入溶 絲位址解碼器1 1進行選擇。此時，不同於程式設定動作的 部份包括：將VBP的電位設定為浮動或設定成與應力信號 PROG相同的電位、及信號AFNGT設定為高於Vcc+VthN的電 位，並以此做為讀取用電源。接著，將信號PR〇Gen及信號 BLOCKsel設定為” Η π電位、信號PULSEcnt設定為’，l，，電位、 驗證控制信號AFVERI設定為” Η ”電位後，分別輸入至程式 設定控制電路1 8 f，確保信號PROG與驗證輸出間的電流路 徑。此外，雖然因為信號AFVERI升至’’ Η ”電位，信號pulse 及bPLUSE分別成為” Η，，電位及，’ L，，電位，而使電源轉換電 路1 4的輸出電位浮動，唯讀取用電源電路1 9，會藉由信號 PROG而充電至Vcc電位。此時，如果熔絲元件Q j已破壞 _ -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 521392 A7 ___B7 五、發明説明（2〇 ) 時，Vcc與驗證輸出間會經由電晶體Q 5產生直流性電流路 徑，因此例如可藉由外部襯墊等進行電流監視。 此外’讀取用VBP電路8 〇，係在vbp為浮動時產生與信號 PROG相同電位的電路，用以當VBp的電位低於信號pR〇G 時’防止電源轉換電路1 4内之pm〇S電晶體發生的p N接合 之順向電流。此外，之所以使信號apNGT升壓至Vcc+ vthN 以上的電位’係為了增加在破壞後施加於熔絲元件q 1兩端 的電位差，以確保能夠產生更大的讀取電流。 接下來，依圖6及圖7的時序圖，說明讀取（熔絲元件之 破壞/非破壞狀態的讀取）動作：其中，圖6為程式設定後 的時序圖，圖7為程式設定前的時序圖。首先，如同驗證 動作’將VBP電位設定為浮動或與信號PR〇G相同的電位， 且將信號AFNGT升至高於Vcc+VthN的電位，以此做為讀取 用電源。此外，輸入至程式設定控制電路1 8，之各信號 PROGen、BLOCKse卜 PULSEcnt、AFVERI 及 ADDn，均設定為 ” L ”電位。開始讀取時，係與讀取控制信號同步的情況 下，將熔絲判定電路2 0 ’的設定信號bAFSET設定為n L "電 位，使熔絲判定電路2 0 ’的預充電信號bAFPRCH設定為’’ L ’’ 電位。如此一來，藉由將信號AFUSEn充電至，’ Η，，電位，將 信號bAFUSEn降到” L ’’電位而加以鎖定，加上信號bAFPRCH 為π低π電位且熔絲問鎖信號AFLATCH也為n L π電位，使得 信號FINT也會充電至” Η ”電位而閂鎖。此外，藉由將讀取 完成信號AFSETOK設定為n L ”電位，使讀取用電源電路1 9 ’ 將信號PROG充電至Vcc電位而施加於溶絲元件Q 1，並藉由 ___-23-___ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 521392 A7 __ B7 五、發明説明（21 ) 信號bAFCLOSE升至” H”電位，使做為熔絲元件Q1與熔絲判 定電路2 (T.的轉送閘的電晶體Q 2接通，進而使電流向與程 式設定動作相同的方向流動。 在此，之所以在信號bAFPRCH為’，L π電位的期間，使信號 bAFCLOSE設定為η Η η電位，係因為當信號AFSET0K4 ” L π電 位時，雖然讀取用電源電路1 9 f會將信號PROG充電至Vcc電 位’唯在未施以程式設定的熔絲組内，由於熔絲元件q 1的 影響，信號PROG與電晶體Q 4會發生電容結合的現象，致 使在將信號PROG充電至Vcc電位時，電晶體Q 4兩端的電位 會上升，在信號bAFPRCH為’’H，，電位的狀態下，可能導致熔 絲判定電路20’的狀態反轉，因此藉由熔絲判定電路20·， 向接地點Vcc進行斷開（圖6及圖7①的過程）。 在確定信號bAFUSEn的’’ L π電位閂鎖及信號FINT的η Η n電 位閂鎖後，藉由使信號bAFSET設定為π Η π電位，使信號 bAFPRCH成為”Ηπ電位，結束信號AFUSEn及bAFUSEn的設 定，以熔絲判定電路2 0，檢測信號bAFUSEn的電位，確定信 號AFUSEn。此時，當熔絲元件Q 1為破壞狀態時，信號 bAFUSEn會導通至信號prog而成為” Η ’’電位（在本例中為 Vcc) ’使熔絲判定電路2〇f的狀態反轉，將信號AFUSEn設定 為n L π電位。此外，當溶絲元件q 1為非破壞狀態時，信號 bAFUSEn會保持在” L ”電位，信號AFUSEn為保持在” Η，，電位 (如圖6及圖7之②）。 接下來，以熔絲判定電路2 0，進行熔絲元件Q 1的破壞/非 破壞狀態的判定，確定信號AFUSEn及bAFUSEn的電位後，將 _ -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 521392 A7 B7 五、發明説明（22 ) 信號AFLATCH設定成ffH”電位，在當信號AFUSEn為”ΗΠ電位 (破壞狀態）時，將信號FINT降至” L π電位後加以閂鎖，或 當信號AFUSEn為” L ”電位（非破壞狀態）時，則將信號FINT 在’’ Η ”電位的狀態直接加以閂鎖後，將個自的狀態由熔絲 閂鎖電路1 7輸出（圖6及圖7之③的過程）。 在結束上述一連串的動作後，將信號AFSETOK設定為 π Η η電位，將信號PROG設定為Vss電位，使電晶體Q 2斷 路，結束讀取動作（圖6及圖7之④的過程）。 讀取開始信號，雖然可以如以往的例子一般，與電源電 壓Vcc升壓時同步產生，可是藉由在電源電壓Vcc升壓至額 定電位並充份穩定後再輸出讀取開始信號，可確保更充份 的破壞後之熔絲元件Q 1的讀取電流。例如，一般做法，便 是半導體裝置在投入電源電壓後，立即驅動各内部電源產 生電路，進行各内部電源的升壓。.然後，待内部電路檢測 出各内部電源達到指定的電位後，發出可開始實施平常動 作的信號，而各内部電路便是設定成依此信號開始執行動 作。亦即，在配狀態下，由於電源電壓已充份升壓並穩定 地保持在額定電位，因此上述讀取開始信號，將與該各内 部電路的動作信號同步輸出。 此夕卜，例如RAMBUS DRAM—般，對每次在開始一連串動 作之前需要產生用以將内部狀態重設成初始狀態之信號的 設備而言，藉由在與該重設信號同步的情況下產生讀取信 號，將能夠以更穩定的電源電壓進行讀取動作。而且，每 次開始一連串動作之前會進行熔絲電路的設定，因此即使 _-25- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 裝 玎 線 521392 發明説明（23 , _ 在平常動作受到干择菩 丁坆寺而使熔絲電路發生 由重新設定而恢德木门，a 王錯决時，也可藉 再者，在圖3所+ aa a , 非丨s ie升。 口 ^所不的貫施例中，雖炊 Q 1的破壞/非破壞狀能 ”、、 知測熔絲元件 广叹及狀怨的熔絲組丨2具有 及熔絲閂銷電路】7』田 哥心、、、糸判疋電路2 0丨 ^ /、 果熔絲判定電路的控制電 採圖6之變通例所示的構造時，將沒有必要1晉 改 電路17，可簡化電路構造。 -置烙絲問鎖 此外，在®5中，雖然設有反相器9 設置其中之一。 ^了疋也可僅 再者，在上述第 ^ A ^ ^ ^ ^ 罘一貫她例中，雖然係以槽型電容 器做為丨谷絲兀件，可4 4丨 ^ ^ ^ 用例如具有堆疊構造或MOS構造 、 。也叱夠仔到同樣的效果。此外，採 用非’’反溶絲’丨的電性炫：鲜去 ;奋絲時，僅FSOUTn的極性會相反，因 此在貫用性上沒有問題。 如上所述’依本發明之燦絲電路，不僅可在讀取動作及 驗證動作的過程中’確保動作的穩定性，且能夠提升電性 熔絲的可靠性。 依本文所述之内容，可顯而易見地了解到本發明之其他 :優點及應用方式。因此，本發明並不侷限上述的說明及 Η把例/、要疋不脫離本發明之申請專利範圍内描述的意 旨，相關各種應用均屬本發明之範圍。 本紙張尺度適用中國國家樣準(CNS) Α4規^^ 裝 訂 -26

Claims (1)

1. 六、申請專利範圍 1. ·一種熔絲電路，其特徵在於包含： 電性熔絲元件，其一端係共通連接； 電壓產生部，其係構成為用以對上述電性熔絲元件之 一端的共通結點，選擇性地施加用以破壞上述電性熔絲 元件之程式電壓，及用以讀取上述電性熔絲元件的破壞 /非破壞狀態用的讀取電壓；及 讀取部，其係構成為在上述電壓產生部將讀取電壓施 加於上述共通結點時，能夠由上述電性熔絲元件的另一 端，讀取上述電性熔絲元件的破壞/非破壞狀態。 2. 如申請專利範圍第1項之嫁絲電路，其中上述電性溶絲 係分別為電容器，且個別之上述電容器之一側的電極， 係形成於半導體基板中之井區域，且由上述各電容·器所 共用， 在藉由對至少一個上述電容器進行絕緣破壞而實施的 程式設定過程中，程式設定電壓係經由上述電壓產生部 而施加在上述井區域， 在至少對上述電容器的破壞/非破壞狀態進行讀取的 過程中，上述讀取電壓係經由上述電壓產生部而施加在 上述井區域。 3. 如申請專利範圍第1項之熔絲電路，其中上述電性熔絲 係分別為溝槽型電容器，且個別之上述溝槽型電容器係 包含，第一電極，形成於半導體中之井區域^且甴各溝 槽型電容器所共用；電容器絕緣膜，其係分別形成於藉 由貫穿上述半導體基板上之井區域而設置之溝槽内壁； -27- 本紙银尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 521392 A8 BS CS D8 六、申請專利範圍 及第二電極，其係包含埋設在上述溝槽之導電層， 在藉由對至少一個上述溝槽型電容器進行絕緣破壞而 實施的程式設定過程中，程式設定電壓係由上述電壓產 生部而施加在上述第一電極； 在至少對上述溝槽型電容器的破壞/非破壞狀態進行 讀取的過程中，上述讀取電壓係由上述電壓產生部而施 加在上述第一電極。 裝 4. 如申請專利範圍第1項之熔絲電路，其中上述電壓產生 部，具有一電流供應電路，其係用以使讀取電流流向上 述電性熔絲元件； 上述讀取部，具有一種判定電路，其係用以檢測出流 經上述電性熔絲元件的讀取電流大小，判斷電性熔絲元 件的破壞/非破壞狀態； 上述電流供應電路及上述判定電路，係至少在上述電 性熔絲元件的破壞/非破壞狀態的讀取時，會受到激 線 5. 如申請專利範圍第4項之熔絲電路，其中上述電流供應 電路，係具有用以產生定電壓的定電壓產生器，可藉由 在上述電性熔絲元件上施加定電壓，以產生定電流。 6. 如申請專利範圍第4項之熔絲電路，其中上述電流供應 電路，係經由NMOS電晶體之電流通路供應電流，而該 NMOS電晶體的閘極電位，實質上係與電源電壓的電位 相同。 7. 如申請專利範圍第4項之熔絲電路，其中上述電流供應 -28- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 521392 ABCD 六、申請專利範圍 .電路，係經由NMOS電晶體之電流通路供應電流，並至 少在上述電性溶絲元件的破壞/非破壞狀態的讀取時， 將上述NMOS電晶體的閘極電位，設定成高於上述電源 電壓加上上述NMOS電晶體臨限值電壓的電壓值，且至 少在上述電性熔絲元件破壞時，設定成電源電壓或接地 電位。 8·如申請專利範圍第4項之熔絲電路，其中上述判定電 路，係包含：狀態保持部，其係用以檢測出流經上述電 性熔絲元件的讀取電流時，由初始狀態進行反轉而保持 狀態；及初始設定部，其係與讀取開始信號同步，用以 確定上述狀態保持部之初始狀態者；其用以判斷上述電 性熔絲元件的破壞/非破壞狀態。 9. 如申請專利範圍第4項之熔絲電路，其中上述判定電 路，其係包含：狀態保持部，其係用以檢測出流經上述 電性熔絲元件的讀取電流時，由初始狀態進行反轉而保 持狀態；及第一分離連接部，其係用以對上述電性熔絲 元件施以電性分離或連接者；其至少在讀取上述電性熔 絲元件的破壞/非破壞狀態時，利用上述第一分離連接 部，在上述狀態保持部與上述電性熔絲元件之間進行電 性連接。 10. 如申請專利範圍第4項之熔絲電路，其中上述判定電路 之電源電壓，實質上係與在上述電性熔絲元件破壞時， 經由上述電性熔絲而施加於上述判定電路的電壓相同， 且至少為_〇5電>曰體其小於臨限值電壓之電位差。’ -29- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） U·.如申請專利範圍第8項之 信號’係在電源電昼及内部：；：，其中上述讀取_ 可開始平常動作時輸出的传；;：到指定的電位後，與 以如申請專利範圍第8項之而f。 信號，係在電源電壓投入後兒每路^其中上述讀取開始 時’與以平常動作之前輸出 二―連串平常動作 信號同步產生；上述讀取部之做4初始狀態的 /非破壞狀態的讀取動作 文广絲兀件的破壞 開始之前實施。 係在母次的平常動作 如申請專利範圍第丨項之综絲電路，其中上 部，係包含··應力施加電路，1 ^ i Α 流的廊六、…人 路纟係用以將高電壓或大電 :U-加於上述電性这絲；及電位固定電路，立係 用以將上述電性熔絲元件的電位， 、^ 述應力施加電路與上述電 ； ”位；且上 ^ , 兒路，至少在對上述電 性熔絲進行破壞時，會受到激化。 =申請專利範圍第13項之这絲電路，其中上述應力施加 :路’係包含：應力產生器’其係用以產生高電壓或大 :流，及狀態設定電路’其係由上述應力產生器產生之 兩電壓、大電流及接地電位中’選擇性將其中之一施加 於上述電性熔絲，或將其設定為浮動狀態， “且在對上述電性溶絲元件進行破壞時，係利用上述狀 態設足電路，將上述應力產生器產生之高電壓、大電流 及接地電位中的至少其中之一，施加在電性熔絲上；在 上述電性熔絲TG件的破壞/非破壞狀態的讀取時，係將 • 30- 本纸張尺度適用中圉國家標準(CNS) A4規格(210X297公爱) 521392 AS B8 CS D8 六、申請專利範圍 .其設定為浮動狀態.；及在平常動作時，係將其設定為接 地電位。 15. 如申請專利範圍第1 4項之溶絲電路，其中上述應力產生 器，係具有能夠產生一定電位之電位產生器，且至少在 上述電性熔絲元件的破壞/非破壞狀態的讀取時，能夠 產生實質上與上述電流供應電路產生之電位、或P N結 合之順向偏壓與其臨限值電壓間的電位差相同的電位。 16. 如申請專利範圍第1 4項之熔絲電路，其中上述讀取部， 係包含：定電位施加電路，其係用以對上述電性熔絲元 件之配置於上述應力施加電路反側的端子上施加電位； 及第二分離連接部，其係用以使上述定電.位施加電路與 上述電性熔絲元件進行電性分離或連接； 且在破壞上述電性熔絲之前，對上述電性熔絲元件之 配置於上述應力施加電路反側之端子，施以一定電位的 充電後，再實施上述電性熔絲的破壞。 17. —種熔絲電路，其係用以對電性熔絲進行選擇性破壞、 及選擇性的讀取上述電性熔絲元件之破壞/非破壞狀 態，其特徵在於包含： 熔絲元件破壞部，其係用以破壞電性熔絲元件； 讀取部，其係用以讀取上述電性熔絲之破壞/非破壞 狀態；及 破壞確認部，其係用以確認上述電性熔絲元件的破壞 狀態： 其中上述熔絲元件破壞部之用以破壞電性熔絲元件的 -31 - 本纸張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 裝 η 521392 ABCD 六、申請專利範圍 •電流方向、上述讀取部用以讀取電性熔絲之破壞/非破 壞狀態的電流方向、及上述破壞確認部用以確認電性熔 絲破壞狀態的電流方向係相同。 18. 如申請專利範圍第1 7項之熔絲電路，其中以上述熔絲元 件破壞部進行上述電性熔絲的破壞時、以上述讀取部進 行上述電性熔絲元件的破壞/非破壞狀態的讀取時、及 以上述確認部進行上述電性熔絲元件的破壞狀態的確認 時，係由上述電性溶絲元件之耐壓較高之一側施加電 壓。 19. 如申請專利範圍第1 7項之熔絲電路，其中上述電性熔絲 元件係電容器，且上述電容器之一側的電極，係形成於 半導體基板中之井區域， 上述井區域係由複數個電容器所共用； Μ 對上述電容器進行絕緣破壞而實施程式設定的過程 中，該程式設定電壓係由上述熔絲元件破壞部施加在上 述井區域上； 至少對上述電容器的破壞/非破壞狀態進行讀取的過 程中，上述讀取電壓係由上述電讀取部施加在上述井區 域上。 20. 如申請專利範圍第1 7項之熔絲電路，其中上述電性熔絲 元件係溝槽型電容器，且上述溝槽型電容器係包含：第 一電極，形成於半導體中之井區域；電容器絕緣膜，其 係分別形成於藉由貫穿上述半導體基板上之井區域而形 成之溝槽内壁；及第二電極，其係包含埋設在上述溝槽 -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 521392 A B c D 六、申請專利範圍 •之導電層： 上述井區域，係由複數個電容器所共用； 對上述電容器進行絕緣破壞而實施程式設定的過程 中，該程式設定電壓係由上述熔絲元件破壞部施加上述 第一電極上，尚且對上述電容器的破壞/非破壞狀態進 行讀取的過程中，上述讀取電壓係由上述電讀取部施加 在上述第一電極上。 21. 如申請專利範圍第1 7項之熔絲電路，其中上述破壞確認 部，係包含：第一電流供應電路，其係用以使電流流向 上述電性熔絲；及電位固定電路，其係用以將上述電性 溶絲元件的電位設定為固定電位， 上述第一電流供應電路與上述電位固定電路，至少在 對上述電性熔絲的破壞/非破壞狀態進行確認時，會受 到激化。 22. 如申請專利範圍第1 7項之熔絲電路，其中上述讀取部， 係包含：第二電流供應電路，其係用以使電流流向上述 電性熔絲；及判定電路，其係用以檢測出流經上述電性 熔絲的讀取電流大小，判斷電性熔絲元件的破壞/非破 壞狀態；上述第二電流供應電路及上述判定電路，係至 少在上述電性熔絲元件的破壞/非破壞狀態的讀取時， 會受到激化。 23. 如申請專利範圍第2 2項之熔絲電路，其中上述第二電流 供應電路，具有用以產生定電壓的定電壓產生器，其係 藉由在上述電性熔絲元件上施加定電壓，以產生定電 -33- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 521392 ABCD 々、申請專利範圍 24. 如申請專利範圍第2 3項之熔絲電路，其中上述第二電流 供應電路，係.經由NMOS電晶體之電流通路供應電流， 而該NMOS電晶體的閘極電位，實質上係與電源電壓的 電位相同。 25. 如申請專利範圍第2 2項之熔絲電路，其中上述第二電流 供應電路，係經由NMOS電晶體之電流通路供應電流， 並至少在上述電性熔絲元件的破壞/非破壞狀態的讀取 時及電性熔絲元件之破壞狀態確認時，將上述NMOS電 晶體的閘極電位，設定成高於上述電源電壓加上上述 NMOS電晶體臨限值電壓的電壓值，且至少在上述電性 熔絲破壞時，將其設定成電源電壓或接地電位。 26. 如申請專利範圍第1 7項之熔絲電路，其中上述判定電 路，其係包含：狀態保持部，其係用以檢測出流經上述 電性熔絲元件的讀取電流時，由初始狀態進行反轉而保 持狀態；及初始設定部，其係用以與讀取開始信號同步 的情況下，確定上述狀態保持部之初始狀態；其用以判 斷上述電性熔絲元件的破壞/非破壞狀態。 27. 如申請專利範圍第1 7項之熔絲電路，其中上述判定電 路，其係包含：狀態保持部，其係用以檢測出流經上述 電性熔絲元件的讀取電流時，由初始狀態進行反轉而保 持狀態；及第一分離連接部，其係用以對上述電性熔絲 施以電性分離或連接者；其至少在讀取上述電性熔絲元 件的破壞/非破壞狀態時，利用上述第一分離連接部， -34- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 521392 ABCD 六、申請專利範圍 .在上述狀態保持部與上述電性熔絲之間進行電性連接。 28. 如申請專利範圍第1 7項之熔絲電路，其中上述判定電路 之電源電壓，.實質上係與在上述電性熔絲元件破壞時， 經由上述電性熔絲而施加於上述判定電路的電壓相同， 且至少為NMOS電晶體其小於臨限值電壓之電位差。 29. 如申請專利範圍第2 6項之熔絲電路，其中上述讀取開始 信號，係在電源電壓及内部電位達到指定的電位後，與 可開始平常動作時輸出的信號同步而產生。 · 30·如申請專利範圍第2 6項之熔絲電路，其中上述讀取開始 信號，係在電源電壓投入後，每次在一連串平常動作 時，與以平常動作之前輸出之内部信號做為初始狀態的 信號同步產生；上述讀取部之上述電性熔絲元件的破壞 /非破壞狀態的讀取動作，係在每次的一連串平常動作 開始之前實施。 31. 如申請專利範圍第1 7項之熔絲電路，其中上述熔絲元件 破壞部，係包含：應力施加電路，其係用以將高電壓或 大電流的應力施加於上述電性熔絲；及電位固定電路， 其係用以將上述電性熔絲元件的電位設定為固定電位； 上述應力施加電路與上述電位固定電路，至少在對上述 電性溶絲進行破壞時，會受到激化。 32. 如申請專利範圍第3 1項之炫絲電路，其中上述應力施加 電路，係包含：應力產生器，其係用以產生高電壓或大 電流；及狀態設定電路，其係由上述應力產生器產生之 高電壓、大電流及接地電位中，選擇性將其中之一施加 -35- 本纸張尺度適用中國國家標準(CNS) A4規垮(210 X 297公釐） 521392 AB c D 六、申請專利範圍 .於上述電性熔絲，或將其設定.為浮動狀態；且在對上述 電性熔絲元件進行破壞時，係利用上述狀態設定電路， 將上述應力產生器產生之高電壓、大電流及接地電位中 的至少其中之一，施加在電性熔絲上；在上述電性熔絲 元件的破壞/非破壞狀態的讀取時及電性熔絲元件之破 壞狀態確認時，則將其設定為浮動狀態；及在平常動作 時，將其設定為接地電位。 33. 如申請專利範圍第3 2項之熔絲電路，其中上述應力產生 器，係具有能夠產生一定電位之電位產生器，且至少在 上述電性熔絲元件的破壞/非破壞狀態的讀取時，能夠 產生與上述電流供應電路產生之電位實質上相同之電 位、或小於PN結合之順向偏壓之臨限值電壓的電位 34. 如申請專利範圍第3 2項之熔絲電路，其中上述熔絲元件 破壞部，係包含：定電位施加電路，其係用以對上述電 性熔絲元件之配置於上述應力施加電路反側的端子上施 加電位；及第二分離連接部，其係用以使上述定電位施 加電路與上述電性熔絲元件進行電性分離或連接， 且在破壞上述電性熔絲之前，對上述電性熔絲元件之 配置於上述應力施加電路反側之端子，施以一定電位的 充電後，實施上述電性熔絲的破壞。 35. —種熔絲電路，其係用以對電性熔絲進行選擇性破壞、 及選擇性的讀取上述電性熔絲元件之破壞/非破壞狀 態，其特徵在於包含： -36- 本紙張尺度適用中囷國家標準(CNS) A4規格(210 X 297公釐） 521392 ABCD 々、申請專利範圍 程式電壓產生部·，其係在電性熔絲元件之一端，施加 用以破壞上述電性熔絲元件的程式電壓，以進行選擇性 破壞； 讀取電壓產生部，其係用以選擇性地施加讀取電壓， 以讀取上述電性熔絲元件的破壞/非破壞狀態；及 讀取部，其係與上述電性熔絲元件的另一端相連接， 用以在上述讀取電壓產生部將讀取電壓施加在上述電性 熔絲之一端時，讀取上述電性熔絲元件的破壞/非破壞 狀態。 36. 如申請專利範圍第3 5項之熔絲電路，其中以上述程式設 定電壓產生部進行上述電性熔絲的破壞時·、及以上述讀 取部進行上述電性熔絲元件的破壞/非破壞狀態的讀取 時，係由上述電性熔絲元件之耐壓較高之一側施加電 壓。 37. 如申請專利範圍第3 5項之熔絲電路，其中上述電性熔絲 元件係電容器，且上述電容器之一側的電極，係形成於 半導體基板中之井區域； 上述井區域，係由複數個電容器所共用；對上述電容 器進行絕緣破壞而實施程式設定的過程中，該程式設定 電壓係由上述熔絲元件破壞部施加在上述井區域上； 至少對上述電容器的破壞/非破壞狀態進行讀取的過 程中，上述讀取電壓係由上述電讀取部施加在上述井區 域上。 38. 如申請專利範圍第3 5項之熔絲電路，其中上述電性熔絲 -37- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 六、申請專利範圍 .元件係溝槽型電容器，且上述溝槽型電容器係包含··第 一電極，形成於半導體中之井區域；電容器絕緣膜，其 係形成於藉由貫穿上述半導體基板上之井區域而設置之 溝槽内壁；及第二電極，其係以埋設在上述溝槽之導電 層而形成： 上述井區域，係由複數個電容器所共用；對上述電容 器進行絕緣破壞而實施程式設定的過程中，該程式設走 電壓係由上述熔絲元件破壞部施加上述第一電極上；至 少對上述電容器的破壞/非破壞狀態進行讀取的過程 中，上述讀取電壓係由上述電讀取部施加在上述第一電 極上。 39·如申請專利範圍第3 5項之熔絲電路，其中上述讀取部， 係包含：第二電流供應電路，其係用以使電流流向上述 電性熔絲元件；及判定電路，其係用以檢測出流經上述 電性溶絲元件的電流大小，並判斷電性溶絲元件的破壞 /非破壞狀態；上述第二電流供應電路及上述判定電 路，係至少在上述電性熔絲元件的破壞/非破壞狀態的 讀取時，會受到激化。 40. 如申請專利範圍第3 9項之熔絲電路，其中上述第二電流 供應電路，具有用以產生定電壓的定電壓產生器，其係 藉由在上述電性熔絲元件上施加定電壓，以產生定電 流。 41. 如申請專利範圍第4 0項之熔絲電路，其中上述第二電流 供應電路，係經由NMOS電晶體之電流通路供應電流， -38- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 六、申請專利範圍 .而該NMOS電晶體的·閘極電位，實質上係與電源電壓的 電位相同。 42. 如申請專利範.圍第3 9項之熔絲電路，其中上述第二電流 供應電路，係經由NMOS電晶體之電流通路供應電流， 並至少在上述電性熔絲元件的破壞/非破壞狀態的讀取 時及電性熔絲元件之破壞狀態確認時，將上述NMOS電 晶體的閘極電位，設定成高於上述電源電壓加上上述 NMOS電晶體臨限值電壓的電壓值，且至少在上述電性 熔絲破壞時，將其設定成電源電壓或接地電位。 43. 如申請專利範圍第3 5項之溶絲電路，其中上述判定電 路，係包含：狀態保持部，其係用以檢測出流經上述電 性炫絲元件的讀取電流時，由初始狀態進行反轉而保持 狀態；及初始設定部，其係用以與讀取開始信號同步的 情況下，確定上述狀態保持部之初始狀態，且用以判斷 上述電性熔絲元件的破壞/非破壞狀態。 44. 如申請專利範圍第3 5項之炫絲電路，其中上述判定電 路，其係包含：狀態保持部，其係用以檢測出上述電性 熔絲元件破壞時之電流，由初始狀態進行反轉而保持狀 態；及第一分離連接部，其係用以對上述電性熔絲元件 施以電性分離或連接者；其至少在讀取上述電性熔絲元 件的破壞/非破壞狀態時，利用上述第一分離連接部， 在上述狀態保持部與上述電性熔絲之間進行電性連接。 45. 如申請專利範圍第3 5項之熔絲電路，其中上述判定電路 之電源電壓，實質上係與在上述電性熔絲元件破壞時， -39- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 521392 AS B8 C8 D8 六、申請專利範圍 經由上述電性熔絲.而施加於上.述判定電路的電壓相同， 且至少為NMOS電晶體其小於臨限值電壓之電位差。 46. 如申請專利範圍第4 3項之熔絲電路，其中上述讀取開始 信號，係在電源電壓及内部電位達到指定的電位後，與 可開始平常動作時輸出的信號同步而產生。 47. 如申請專利範圍第4 3項之熔絲電路，其中上述讀取開始 信號，係在電源電壓投入後，每次在一連串平常動作 時，與以平常動作之前輸出之内部信號做為初始狀態的 信號同步產生；上述讀取部之上述電性熔絲元件的破壞 /非破壞狀態的讀取動作，係在每次的一連事平常動作 開始之前實施。 48. 如申請專利範圍第3 5項之熔絲電路，其中上述程式設定 電壓產生部，係包含：應力施加電路，其係用以將高電 壓或大電流的應力施加於上述電性熔絲元件；及電位固 定電路，其係用以將上述電性熔絲元件的電位設定為固 定電位；且上述應力施加電路與上述電位固定電路，至 少在對上述電性熔絲元件進行破壞時，會受到激化。 49. 如申請專利範圍第4 8項之熔絲電路，其中上述應力施加 電路，係包含：應力產生器，其係用以產生高電壓或大 電流；及狀態設定電路，其係由上述應力產生器產生之 高電壓、大電流及接地電位中，選擇性將其中之一施加 於上述電性熔絲元件，或將其設定為浮動狀態；且在對 上述電性熔絲元件進行破壞時，係利用上述狀態設定電 路，將上述應力產生器產生之高電壓、大電流及接地電 -40- 本纸張尺度適用中國國家標準(CNS) Α4規格(210X297公釐） 寒 η 521392 A B c D 々、申請專利範圍 位中的至少其中之一，施加在電性熔絲上；在上述電性 熔絲元件的破壞/非破壞狀態的讀取時及電性熔絲元件 之破壞狀態確認時，則將其設定為浮動狀態；及在平常 動作時，將其設定為接地電位。 裝 50. 如申請專利範圍第4 9項之熔絲電路，其中上述應力產生 器，係具有能夠產生一定電位之電位產生器，且至少在 上述電性熔絲元件的破壞/非破壞狀態的讀取時及電性 熔絲元件之破壞狀態確認時，能夠產生實質上與上述電 流供應電路產生之電位、或PN結合之順向偏壓與其臨 限值電壓間的電位差相同的電位。 51. 如申請專利範圍第3 2項之熔絲電路，其中.上述程式設定 電壓產生部，係包含：定電位施加電路，其係用以對上 述電性熔絲元件之配置於上述應力施加電路反側的端子 上施加電位；及第二分離連接部，其係用以使上述定電 位施加電路與上述電性熔絲元件進行電性分離或連接， 在破壞上述電性熔絲之前，係對上述電性熔絲元件之 配置於上述應力施加電路相反側之端子，施以一定電位 的充電後，實施上述電性熔絲的破壞。 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐）