KR100253706B1 - 반도체 메모리소자의 리페어회로 및 방법 - Google Patents

Abstract

본 발명은 반도체 메모리소자의 리페어 회로에 관한 것으로, 보다 구체적으로는 퓨즈 컷팅방식대신 유전 캐패시터의 전기적 스위칭특성을 이용한 리페어회로 및 방법에 관한 것이다.

본 발명은 반도체 메모리셀을 리던던시 셀로 리페어하기 위한 로우 디스에이블신호를 출력노드를 발생하는 리페어회로에 있어서, 어드레스 라인에 접속되어 외부로부터 어드레스를 입력으로 하는 입력수단과; 상기 출력 노드를 프리차아지 하기 위한 프리차아지 수단과; 상기 입력수단으로부터 어드레스신호가 인가되고, 리페어모드시 출력노드로부터 로우 디스에이블신호가 발생되도록 하는 신호발생수단과; 리페어모드시 소정의 전압을 인가하기 위한 프로우빙 패드와; 상기 프로우빙 패드 및 상기 입력수단사이에 연결되어, 리페어모드시 절연파괴되어 상기 입력수단으로부터 어드레스신호가 신호발생수단으로 인가되는 것을 차단하는 불휘발성 스위칭수단을 포함하는 반도체 메모리소자의 리페어회로를 제공하는 것을 특징으로 한다.

Description

반도체 메모리소자의 리페어회로 및 방법

본 발명은 반도체 메모리소자의 리페어 회로에 관한 것으로, 보다 구체적으로는 퓨즈 컷팅방식대신 유전 캐패시터의 전기적 스위칭특성을 이용한 리페어회로 및 리페어방법에 관한 것이다.

반도체 기억 소자가 고집적화되어 감에 따라, 셀 어레이 블록내의 이웃하는 워드라인의 간격과 이웃하는 비트라인간의 간격이 좁아지게 되는 등의 여러 가지 원인으로 셀이 데이타 저장 능력을 상실하는 결함이 발생하게 된다.

리페어란, 셀에 대한 결함이 발생할 경우를 대비하여 반도체 메모리소자의 실제의 메모리셀외에 여분의 리던던시 셀을 포함시켜 셀 어레이 블럭을 구성하여서, 결함(fail) 비트가 발생한 경우 결함이 발생한 셀을 셀 어레이 블럭 내부에 형성시킨 리던던시 셀(여분의 셀)로 대치시킴으로써 정상적으로 동작을 수행케 하는 것이다.

종래에는 제 1B도에 도시된 바와같이, 웨이퍼를 제조하고, 웨이퍼에 소정의 스트레스를 가하여 결합이 있는 칩에 대하여 메모리 리페어 데이터(MRD; Memory Repair Data) 파일을 만든 다음, 만들어진 MRD 파일의 데이타에 근거하여 리페어 동작을 수행하였다.

이러한 리페어를 수행하는 종래의 리페어회로는 도 1A에 도시된 바와같이 결함이 발행한 셀에 대한 리페어를 위하여 결합이 발생한 셀의 어드레스를 비휘발성으로 기억시키기 위한 퓨즈 컷팅방식을 사용하였다. 이 퓨즈 컷팅방식은 결함이 발생한 셀의 어드레스를 비휘발성으로 기억시키기 위한 퓨즈를 컷팅하는 스위칭회로가 리페어 회로 내에 내장되어, 결함발생시 리페어용 퓨즈를 절단시키는 방식이다.

제 1A도의 리페어회로는 특정 어드레스에 대한 억세스 요구가 발생할 때, 해당 어드레스에 결함이 있어 리던던시 셀로 대체할 것인지에 대한 정보를 컷팅여부에 따라 출력하는 회로로서, 특정 어드레스(Ai)에 결합이 발생된 경우, 퓨즈(F)가 컷팅되어 NMOS 트랜지스터(T1)가 턴오프되므로, 프리차아지신호(XDP)가 게이트에 인가되는 PMOS 트랜지스터(P1)에 의한 노드(N1)의 하이상태 전위는 인버터(IN1)를 통해 반전되어 출력신호(NRD: Normal Row Disable)가 로우 상태로 출력된다.

이와같이 특정 어드레스에 결함이 발생된 경우, 퓨즈를 컷팅하는 방법은 제 1C도에 도시된 바와같이 MRD 데이타에 따라 리페어를 수행하기 위하여 퓨즈 박스 부위의 패시베이션막 예를 들면, SOG 막을 오픈시키기 리페어 패드 마스크를 제작한 후, 오픈된 SOG막을 에칭시켜 제거한다. 이어 레이저를 조사하여 퓨즈를 절단시키므로써 리페어 동작을 수행하게 된다.

상기한 바와같은 종래의 퓨즈 컷팅방식을 이용한 리페어방식은 테스트에서 얻어진 MRD 데이타에 따라 리페어가 이루어지게 되고, 리페어에 대한 테스트가 메모리셀의 제조공정(FAB process)가 완료되는 시점에서 가능하게 되기 때문에, 레이저 리페어를 실시하는 경우에는 적층 보호막 아래의 퓨즈를 효과적으로 절단하기 위해 두껍게 덮혀 있는 패시배이션막(SOG) 을 일정 두께 이하로 제거하여야 한다.

또한, 리페어 패드 마스크를 별도로 제작하여 소정의 에치 공정을 수행하여야 하기 때문에, 적층 보호막(SOG)을 통해 수분이 침투하는 문제와 그에 따른 특성이 열화하는 문제점이 있었다.

게다가, 테스트와 리페어가 서로 다른 시스템에서 이루어지는 문제점과, 레이저 주사 장비의 동작에 의한 퓨즈의 컷팅 불량이 발생하는 문제점이 있었다.

본 발명은 상기한 문제점을 해결하기 위한 것으로서, 퓨즈 컷팅방식대신 유전 캐패시터의 전기적 스위칭특성을 이용하여 리페어를 수행함으로써, 페일(fail) 칩에 대한 테스트동작 및 테스트동작에 따라 페일 판정된 셀에 대한 리페어동작을 인시튜(in-situ)로 수행할 수 있는 반도체 메모리소자의 리페어회로를 제공하는 것을 목적으로 한다.

본 발명의 다른 목적은 퓨즈 컷팅방식에서 사용되는 리페어 마스크 패드의 제작공정 및 에칭공정이 생략되어, 공정단순화 및 수분침투에 따른 특성열화를 방지할 수 있는 반도체 메모리소자의 리페어회로를 제공하는 데 있다.

제1도는 종래의 반도체 메모리소자의 리페어 회로 및 리페어방법을 설명하기 위한 도면,

제2도는 본 발명의 실시예에 따른 반도체 메모리소자의 리페어회로도,

제3도는 제2도의 불휘발성 스위칭수단의 절연파괴 특성도,

제4도는 본 발명의 실시예에 따른 리페어회로에 있어서, CMOS 인버터 내의 PMOS 트랜지스터의 특성곡선과 절연 캐패시터의 절연 파괴후의 특성도,

제5도는 제2도의 리페어회로에 있어서, 하나의 어드레스에 대한 인버터와 신호 발생수단 및 불휘발성 스위칭수단의 관계를 도시한 도면,

제6도는 제2도의 불휘발성 스위칭수단의 절연 캐패시터에 인가하는 전압에 따른 절연수단의 특성도.

＊ 도면의 주요부분에 대한 부호의 설명

10 : 프리차아지수단 20 : 신호발생수단

30 : 스위칭수단 40 : 프로우빙 패드

P1 : PMOS 트랜지스터 T1 - TK : NMOS 트랜지스터

C1 - CK : 절연 캐패시터 IN1 - INK : CMOS 인버터

상기 목적을 달성하기 위한 본 발명은 반도체 메모리셀을 리던던시 셀로 리페어하기 위한 로우 디스에이블신호를 출력노드를 발생하는 리페어회로에 있어서, 어드레스 라인에 접속되어 외부로부터 어드레스를 입력으로 하는 입력수단과; 상기 출력 노드를 프리차아지 하기 위한 프리차아지 수단과; 상기 입력수단으로부터 어드레스신호가 인가되고, 리페어모드시 출력노드로부터 로우 디스에이블신호가 발생되도록 하는 신호발생수단과; 리페어모드시 소정의 전압을 인가하기 위한 프로우빙 패드와; 상기 프로우빙 패드 및 상기 입력수단사이에 연결되어, 리페어모드시 절연 파괴되어 상기 입력수단으로부터 어드레스신호가 신호발생수단으로 인가되는 것을 차단하는 스위칭수단을 포함하는 반도체 메모리소자의 리페어회로를 제공하는 것을 특징으로 한다.

본 발명의 실시예에 있어서, 상기 프리차아지 수단으로 프리차아지신호가 게이트에 인가되고, 소오스에 전원전압이 인가되며, 드레인이 상기 출력노드에 연결되는 PMOS 트랜지스터로 이루어진다.

본 발명의 실시예에 있어서, 상기 입력수단은 각각 외부로부터 인가되는 어드레스신호를 상기 신호발생수단 및 스위칭수단으로 인가하기 위한, PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 CMOS 인버터로 이루어진다. 상기 CMOS 인버터에 있어서, PMOS 트랜지스터는 리페어모드시 상기 스위칭수단의 비가역적 절연 파괴를 일으킬 수 있는 최소 전류보다는 높은 전류가 흐르게 함과 동시에 상기 신호발생수단을 구동시키기 위한 문턱 전압보다는 낮은 전위로 전류가 흐르도록 그의 크기가 설정된다.

본 발명의 실시예에 있어서, 상기 스위칭수단은 상기 입력수단과 프로우빙 패드에 연결된 비가역적 절연파괴특성을 갖는 복수개의 절연 캐패시터로 이루어진다. 절연 캐패시터의 비가역적 절연 파괴를 유도하기 위한 소정의 네가티브 전압은 페일 어드레스가 억세스된 절연 캐패시터의 브레이크다운전압을 BV 라 할 때

인 관계를 만족한다.

본 발명에 있어서, 상기 신호발생수단은 게이트에 상기 입력수단으로부터 어드레스신호가 인가되고 드레인이 상기 출력노드에 연결되며 소오스가 접지된 복수개의 NMOS 트랜지스터로 구성된다.

또한, 본 발명은 비가역적 절연파괴특성을 갖는 절연 캐패시터를 이용한 반도체 메모리소자의 리페어방법에 있어서, 페일된 어드레스에 대한 리페어 데이타를 만드는 단계와; 상기 비가역적 절연 파괴 특성을 가진 절연캐패시터에 소정의 네가티브 전압을 인가하는 단계와; 페일된 어드레스 라인을 엑세스하여 상기 절연 캐패시터를 절연파괴시켜 로우 디스에이블신호를 발생시켜 리페어하는 단계를 포함하며, 상기 리페어 데이타를 만드는 단계와 리페어하는 단계가 동일 시스템에에 인시튜로 수행되는 반도체 메모리소자의 리페어방법을 제공하는 것을 특징으로 한다.

본 발명은 페일발생시 절연 캐패시터를 전류 스트레스를 이용한 브레이크다운에 의해 비가역적으로 절연 파괴시킴으로써, 종래에 퓨즈를 레이저 펄스로 컷팅하는 것과 동일한 효과의 리페어 데이타가 발생되어 리던던시 셀을 선택하게 된다.

[실시예]

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

제2도는 본 발명의 실시예에 따른 반도체 메모리소자의 리페어 회로도를 도시한 것이다.

제2도를 참조하면, 본 발명의 리페어회로는 외부로부터 프리차아지신호(XDP)에 의해 출력노드(N1)를 프리차아지시켜 주기위한, PMOS 트랜지스터(P1)로 구성된 프리차아지수단을 포함한다.

그리고, 본 발명의 리페어회로는 리페어동작시 디스에이블되어 로우 디스이에블신호(NRD)가 출력노드(N1)로부터 발생되도록 하는, 외부로부터 어드레스(A11-A1K)가 인버터(IN1, IN2, ‥ INK)를 통해 게이트에 인가되고, 드레인이 상기 출력노드(N1)에 접속되는 복수개의 병렬접속된 NMOS 트랜지스터(T1-TK)로 구성된 신호발생수단을 포함한다.

또한, 본 발명의 리페어회로는 리페어동작시 네가티브전압을 인가하기 위한, 칩 콘트롤패트와 같이 테스트 시스템이 프로우빙할 수 있도록 내부회로와는 별도로 독립된 파워라인인 프로우빙 패드(40)와, 상기 프로우빙 패드(40)로부터 인가되는 네가티브전압에 의해 리페어동작시 상기 신호발생수단의 NMOS 트랜지스터(T1, T2, ‥ TK)를 턴오프시켜 주기위한, 상기 각 NMOS 트랜지스터(T1, T2 ‥ TK)의 소오스에 일단이 접속되고, 타안이 프로우빙 패드(40)에 접속된 복수개의 유전 캐패시터(C1, C2, ‥ CK)로 구성된 스위칭수단(30)을 포함한다.

상기 스위칭수단(30)의 유전 캐패시터(C1, C2, ‥ CK)의 특성을 제 3도를 참조하여 살펴보면, 프로우빙 패드(40)를 통해 노드(N2)에 소정의 네가티브 전압(VR)이 인가되면, 절연 캐패시터(C1, C2, ‥ CK)는 절연파괴특성이 일어나 브레이크다운이 발생된다.

즉, 프로우빙 패드(40)에 네가티브전압이 인가되어 브레이크 다운이상의 전압강하가 유인되고, 따라서 브레이크 다운이상의 전압에서 특정 전류 밀도 이상으로 일정시간 이상 전류 스트레스(Stress)가 인가되어 절연 캐패시터는 영구적으로 절연 파괴된다.

제 4도는 CMOS 인버터 예를 들어 IN1 내의 PMOS의 특성 곡선과 절연 캐패시터의 절연 파괴 이후의 특성을 도시한 것이고, 제 5도는 제 2도의 리페어회로에 있어서, 하나의 어드레스 예를 들면, A11에 대한 인버터(IN1)과 신호발생수단(20) 및 스위칭수단(30)의 관계를 도시한 것이며, 제 6도는 스위칭수단의 절연 캐패시터에 인가하는 전압에 따른 절연수단의 특성 곡선을 도시한다.

제 4도 내지 제 5도를 참조하면, CMOS 인버터(IN1 - INK)의 PMOS 트랜지스터의 크기는 짧은 시간내에 절연 캐패시터(C1 - CK)를 비가역적 절연파괴시킬 수 있는 최소전류밀도 이상으로 드라이브하여야 하지만, 절연 캐패시터(C1 - CK)의 비가역적 절연 파괴를 일으킬 수 있는 최소 전류보다는 높은 전류가 흐르게 함과 동시에 노드(Vx)의 전위가 상기 트랜지스터들(T1 - Tk)을 턴 온 시키기 위한 문턱 전압(VT) 보다는 낮은 전위를 갖도록 CMOS 인버터의 PMOS 트랜지스터의 크기(Wp/Lp)를 설정한다.

또한, 상기 불휘발성 절연 특성을 갖는 절연 캐패시터의 절연 파괴를 유도하기 위하여 프로우빙 패드(40)에 인가되는 소정의 네가티브 전압은, 제 6도를 참조하면, 절연 캐패시터의 비가역적 절연 파괴를 유도하는 브레이크 다운전압(BV)이 인가되어야 한다.

즉, 리페어 모드시, 페일 어드레스가 억세스된 절연 캐패시터의 양단자간에 소정의 전압(BV)이 유인되어 전류 스트레스에 의한 비가역적 절연 파괴가 일어나도록,

의 관계를 만족시키는 네가티브 전압(VR)을 프로우빙 패드(40)에 인가하도록 하여야 한다.

상기한 바와같은 절연특성을 갖는 스위칭수단을 구비한 본 발명의 리페어회로가 테스트시스템과 인시튜로 리페어동작을 수행하는 것을 설명한다.

첫째로, 칩테스트기능 완료후에는 페일비트 어드레스를 기억시켜 MRD 파일을 형성한다.

둘째로, 상기에서 설정된 네가티브전압(VR)을 프로우빙 패드(40)에 인가한다.

셋째로, 프로우빙 패드(40)에 소정의 네가티브전압(VR)이 인가된 상태에서, 페일 어드레스만을 억세스한다.

즉, 메모리셀에 기입 또는 독출 등의 억세스가 발생하게 되면 칩 인에이블 상태가 되면서 프리차아지신호(XDP)는 로우에서 하이로 상승하게 되므로 노드(N1)는 하이 플로팅(high floating) 상태를 유지하게 된다.

프로우빙 패드에서 VR의 네가티브 전압이 인가된 상태에서, 웨이퍼 테스트를 거쳐 얻은 MRD 데이타로부터 페일된 어드레스를 디코딩하여 페일 어드레스 라인 에 신호가 인가되며, 해당하는 CMOS 인버터 예를 들면 IN1를 경화한 신호는 노드 Vx에서 하이 상태를 나타내게 된다.

이에 따라, 억세스 되어진 어드레스 라인에 해당하는 절연 캐패서터(C1) 양단자에 소정의 전압(BV)이 유기되어 비가역적 절연 파괴가 발생하게 되므로 트랜지스터(T1)의 게이트에는 제 3도에 도시된 바와같이 저 전압이 인가된다.

따라서 트랜지스터(Tx)는 턴 오프 상태가 되므로 노드 N1의 하이 플로팅 상태가 반전되어 로우 상태의 NRD 신호가 발생된다. 즉, 종래에 퓨즈를 컷팅하여 얻어진 결과와 동일한 결과를 갖게 된다.

한편 정상적인 동작의 경우에는 프로우빙 패드(40)는 접지라인(VSS) 또는 공통단자로 사용되므로, 절연 캐패시터의 절연 파괴는 발생하지 않게 되어 트랜지스터(T1 - Tx)에는 고전압이 인가된다. 따라서 노드(N1)의 하이상태 전위는 턴온된 트랜지스터를 통해 전류가 흐르게 되므로 하이상태의 NRD 신호가 출력되어 정상적인 셀을 억세스하게 된다.

본 발명의 리페어방법은 리페어 모드에서 프로우빙 패드(40)에서 소정의 네가티브 전압을 인가한 상태에서, 페일 어드레스를 억세스하면, 억세스된 어드레스 신호와 네가티브전압에 의해 절연 캐패시터의 브레이크 다운전압이 유도되어 절연 파괴가 발생되므로써 페일 어드레스 라인의 영구적 컷팅이 가능하고 리던던시 셀로의 대치를 가능하게 한다.

상기한 바와같은 본 발명에 따르면, 본 발명에서는 컷팅을 위한 퓨즈를 대신하여 전기적인 비가역성의 절연 파괴 특성을 갖는 절연 캐패시터를 이용함으로써 전기적으로 페일 어드레스 라인의 컷팅이 가능하므로, 테스트 시스템과 동일한 시스템 내에서 리페어 동작이 가능하게 되므로 테스트에서 리페어 까지 인 라인(IN-LINE)으로 진행된다.

또한, 전기적인 리페어를 수행하게 되므로써, 종래의 레이저 주사에 의한 퓨즈컷팅을 위한 적층 보호막을 에칭하여 제거하는 과정에서 발생하는 웨이퍼의 특성 열화를 방지할 수 있을 뿐만 아니라 공정 단수화를 도모할 수 있다.

Claims (9)

1. 반도체 메모리셀을 리던던시 셀로 리페어하기 위한 로우 디스에이블신호를 출력노드를 발생하는 리페어회로에 있어서,

   어드레스 라인에 접속되어 외부로부터 어드레스를 입력으로 하는 입력수단과;

   상기 출력 노드를 프리차아지 하기 위한 프리차아지 수단과;

   상기 입력수단으로부터 어드레스신호가 인가되고, 리페어모드시 출력노드로부터 로우 디스에이블신호가 발생되도록 하는 신호발생수단과;

   리페어모드시 소정의 전압을 인가하기 위한 프로우빙 패드와;

   상기 프로우빙 패드 및 상기 입력수단사이에 연결되어, 리페어모드시 절연파괴되어 상기 입력수단으로부터 어드레스신호가 신호발생수단으로 인가되는 것을 차단하는 스위칭수단을 포함하는 것을 특징으로 하는 반도체 메모리소자의 리페어회로.
2. 제 1 항에 있어서, 상기 프리차아지 수단으로 프리차아지신호가 게이트에 인가되고, 소오스에 전원전압이 인가되며, 드레인이 상기 출력노드에 연결되는 PMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 리페어 회로.
3. 제 1 항에 있어서, 상기 입력수단은 각각 외부로부터 인가되는 어드레스신호를 상기 신호발생수단 및 불휘발성 스위칭수단으로 인가하기 위한, PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 CMOS 인버터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 리페어회로.
4. 제 3 항에 있어서, 상기 CMOS 인버터에 있어서, PMOS 트랜지스터는 리페어모드시 상기 스위칭수단의 비가역적 절연 파괴를 일으킬 수 있는 최소 전류보다는 높은 전류가 흐르게 함과 동시에 상기 신호발생수단을 구동시키기 위한 문턱 전압보다는 낮은 전위로 전류가 흐르도록 그의 크기가 설정되는 것을 특징으로 하는 반도체 메모리소자의 리페어회로.
5. 제 1 항에 있어서, 상기 스위칭수단은 상기 입력수단과 프로우빙 패드에 연결된 비가역적 절연파괴특성을 갖는 복수개의 절연 캐패시터로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 리페어 회로.
6. 제 5 항에 있어서, 절연 캐패시터의 비가역적 절연 파괴를 유도하기 위한 소정의 네가티브 전압은 페일 어드레스가 억세스된 절연 캐패시터의 브레이크다운 전압을 BV라 할 때

   

   인 관계를 만족하는 것을 특징으로 하는 반도체 메모리 리페어 회로.
7. 제 1 항에 있어서, 상기 신호발생수단은 게이트에 상기 입력수단으로부터 어드레스신호가 인가되고 드레인이 상기 출력노드에 연결되며 소오스가 접지된 복수개의 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 리페어 회로.
8. 비가역적 절연파괴특성을 갖는 절연 캐패시터를 이용한 반도체 메모리소자의 리페어방법에 있어서,

   페일된 어드레스에 대한 리페어데이타를 만드는 단계와;

   상기 비가역적 절연 파괴 특성을 갖는 절연캐패시터에 소정의 네가티브 전압을 인가하는 단계와;

   페일된 어드레스 라인을 억세스하여 상기 절연 캐패시터를 절연파괴시켜 로우 디스에이블신호를 발생시켜 리페어하는 단계를 포함하며,

   상기 리페어 데이타를 만드는 단계와 리페어하는 단계가 동일 시스템에 인시튜로 수행되는 것을 특징으로 하는 반도체 메모리소자의 리페어방법.
9. 제 8 항에 있어서, 상기 절연 캐패시터의 절연 파괴는 전류 스트레스를 이용한 브레이크다운에 의해 비가역적으로 절연 파괴되는 것을 특징으로 하는 반도체 기억 메모리소자의 리페어 방법.

Images