KR20000066798A - 전기적 퓨즈를 리페어하기 위한 고전압발생기 - Google Patents

전기적 퓨즈를 리페어하기 위한 고전압발생기 Download PDF

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우영탁
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Abstract

본 발명은 전기적 퓨즈를 리페어하기 위한 고전압발생기(high voltage generator)에 관한 것으로, 패키지 공정후 소자에 페일(fail)이 발생하는 경우 칩 내부에서 전하펌핑(charge pumping)을 이용한 고전압발생기에 의해 발생된 높은 전압으로 리페어공정을 실시함으로써 외부에서 인가되는 높은 전압으로 인해 소자가 손상되는 것을 방지하고 그에 따른 반도체소자의 공정수율 및 신뢰성을 향상시키는 기술이다.

Description

전기적 퓨즈를 리페어하기 위한 고전압발생기{High voltage generator for repairing of electric fuse}
본 발명은 전기적 퓨즈를 리페어하기 위한 고전압발생기에 관한 것으로서, 특히 전기적 퓨즈를 리페어하기 위한 고전압을 칩의 내부에서 전하 펌핑으로 발생시키는 방법에 관한 것이다.
만약에 수많은 미세 셀(cell) 중 한 개라도 결함이 있다면 DRAM 및 SRAM의 반도체 메모리 소자는 제구실을 하지 못하게 되어 불량품으로 처리된다. 하지만 반도체 메모리 소자의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 발생할 확률이 높은데도 불구하고, 이를 불량품으로 폐기한다는 것은 수율을 낮추는 비효율적인 처리 방식이다.
따라서, DRAM 및 SRAM 등의 반도체 메모리 소자내에 미리 예비 메모리 셀을 설치해 두고서 그 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 수율을 높이는 리던던시 방식을 채용하게 되었다.
이와 같이 리던던시 방식이 채용된 종래의 반도체 메모리 소자는 제조공정을 거쳐 패키지(package)화되는데, 몰딩(molding)된 패키지에 불량이 발생하면 정확한 원인을 조사하기 위한 분석을 위해 이것이 잉여의 셀로 대체한 칩인지의 여부를 알아야 한다. 또한 칩의 신뢰성이 점차적으로 중요해짐에 따라 어떤 칩이 잉여의 셀로 대체된 칩인지의 여부를 알 필요가 있다.
이를 광학적인 방법으로 알고자 할 경우에는 몰딩된 패키지를 절단해야 되는데, 이 경우에는 칩의 특성이 달라질 수가 있고, 또한 패키지의 절단 과정에서 심한 절단으로 인해 칩을 분석할 수 없을 정도로 만들게 되는 경우가 발생된다.
그에 따라 몰딩된 패키지의 외부에서 잉여의 셀로 대체했는지를 알아 보는 테스트 방식이 채용되는데, 그 테스트 방식은 통상적으로 특정한 핀과 파워 핀 사이에 퓨즈라인과 다이오드를 직렬로 연결하고 사이에 흐르는 전류가 다르게 되므로, 이를 이용하여 잉여의 셀로 대체하였는지의 여부를 외부에서도 알 수 있도록 하는 방식이다.
메모리 소자의 불량 셀을 행(row)과 열(column)으로 대체할 때, 반도체 집적회로의 옵션(option)처리를 할 때, 또는 집적회로 내의 단위 소자를 미세 조정할 때 퓨즈라인을 이용할 수 있다.
일반적으로 사용되는 퓨즈의 방식으로는 큰 전류를 흘려 퓨즈라인을 끊는 방법과 금속 또는 다결정실리콘 퓨즈라인을 만들어 레이져를 이용하여 퓨즈라인을 끊는 방식, 그리고 절연막을 통한 터널링 전자(tunneling electron)로 플로우팅 게이트를 전하(charge)시키는 플로우팅 게이트 방식이 있다.
특히, 상기 큰 전류를 흘러 퓨즈라인을 끊는 방법은 두개의 전극 사이에 절연막이 개재되어 있다가 내부 바이어스(internal bias) 또는 외부 바이어스(external bias)를 통하여 프로그래밍화되어 절연막의 파괴(rupture)가 일어나면서 두개의 전극사이에 전도성의 채널(conductive channel)을 형성하는 것이다. 이때, 상기 절연막의 파괴 특성을 향상시키기 위하여 전극 사이에 인가하는 전압이 게이트 절연막의 항복전압보다 작아야 하고, 오프상태(off-state)에서 누설전류는 가능한한 작아야 한다. 그리고, 상기 절연막은 저항성분이 크고 유전율이 작은 물질을 사용하여 캐패시턴스 및 RC 딜레이를 감소시킨다.
종래기술에 따른 퓨즈의 방식중에서 레이저를 이용하여 퓨즈라인을 끊는 방식은 레이져 빔과 퓨즈라인 사이의 얼라인 마진을 확보해야하고, 퓨즈라인 위의 절연막의 두께를 일정하게 조절하기 어렵고 공정이 복잡하며, 패키지 후 리페어가 불가능하고, 전류를 흘려 퓨즈라인을 끊는 방식은 높은 전압을 갖는 외부 바이어스를 인가하는 경우 소자에 많은 악영향을 미치는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 반도체소자가 동작하였을 경우 페일이 발생하면 다이오드를 이용하여 내부전압을 상승시켜 전기적 퓨즈를 리페어하되, 상기 다이오드를 이용한 고전압발생기로 내부에서 전하(charge)를 펌핑(pumping)하여 고전압을 발생시킴으로써 리페어공정을 용이하게 할 수 있는 전기적 퓨즈를 리페어하기 위한 고전압발생기를 제공하는데 그 목적이 있다.
도 1 은 본 발명의 제1실시예에 따른 전기적 퓨즈를 리페어하기 위한 고전압발생기에서 고전압발생기의 단면도.
도 2 는 본 발명의 제1실시예에 따른 PN다이오드의 동작 타이밍도.
도 3 은 본 발명의 제2실시예에 따른 전기적 퓨즈를 리페어하기 위한 고전압발생기에서 고전압발생기의 단면도.
도 4 는 본 발명의 제1실시예 및 제2실시예의 고전압발생기에 사용되는 손가락형(finger type) 캐패시터의 사시도.
이상의 목적을 달성하기 위하여 본 발명에 따른 전기적 퓨즈를 리페어하기 위한 고전압발생기는,
소오스와 게이트로 Vcc가 인가되고, 드레인이 노드'NO1'에 연결된 NMOS 트랜지스터와,
소오스와 게이트가 상기 노드'NO1'에 연결되고, 드레인이 노드'NO2'에 연결된 제1PMOS 트랜지스터와,
상기 노드'NO1'과 Vcc를 인가해주는 클럭1에 연결되어 상기 노드'NO1'에 Vcc를 펌핑해주는 캐패시터 C1과,
소오스와 게이트가 상기 노드'NO2'에 연결되고, 드레인이 노드'NO3'에 연결된 제2PMOS 트랜지스터와,
상기 노드'NO2'와 Vcc를 인가해주는 클럭2에 연결되어 상기 노드'NO2'에 Vcc를 펌핑해주는 캐패시터 C2와,
소오스와 게이트가 상기 노드'NO3'에 연결되고, 드레인이 고전압출력단인 노드'NO4'에 연결된 제3PMOS 트랜지스터와,
상기 노드'NO3'와 상기 클럭1에 연결되어 상기 노드'NO3'에 Vcc를 펌핑해주는 캐패시터 C3와,
상기 제3PMOS 트랜지스터의 드레인과 Vss 사이의 캐패시터 C4가 구비되는 것을 제1특징으로 한다.
이상의 목적을 달성하기 위하여 본 발명에 따른 전기적 퓨즈를 리페어하기 위한 고전압발생기는,
소오스와 게이트로 전원전압이 인가되고, 드레인이 노드'NO1'에 연결된 제1NMOS 트랜지스터와,
소오스와 게이트가 상기 노드'NO1'에 연결되고, 드레인이 노드'NO2'에 연결된 제1PMOS 트랜지스터와,
상기 노드'NO1'과 Vcc를 인가해주는 클럭1에 연결되어 상기 노드'NO1'에 Vcc를 펌핑해주는 캐패시터 C1과,
소오스와 게이트가 상기 노드'NO2'에 연결되고, 드레인이 노드'NO3'에 연결된 제2PMOS 트랜지스터와,
상기 노드'NO2'와 Vcc를 인가해주는 클럭2에 연결되어 상기 노드'NO2'에 Vcc를 인가해주는 캐패시터 C2와,
상기 노드'NO3'와 상기 클럭1에 연결되어 상기 노드'NO3'에 Vcc를 펌핑해주는 캐패시터 C3와,
소오스가 상기 노드'NO3'에 연결되고, 드레인이 고전압출력단에 연결되는 제2NMOS 트랜지스터를 구비하는 것을 제2특징으로 한다.
전기적 퓨즈를 리페어하려면 다이오드를 턴온시키고 게이트 절연막이 파괴되지 않을 정도의 전압인 6 ∼ 8V의 고전압을 인가하기 위하여, 캐패시터 및 다이오드를 이용한 전하펌핑으로 고전압을 발생시킨다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 은 본 발명의 제1실시예에 따른 전기적 퓨즈를 리페어하기 위한 고전압발생기의 단면도이고, 도 2 는 본 발명의 제1실시예에 따른 고전압발생기의 동작 타이밍도로서, 서로 연관지어 설명한다.
NMOS 트랜지스터의 소오스와 게이트로 전원전압(Vcc)이 인가되고, 드레인이 노드'NO1'에 연결된 NMOS 트랜지스터로된 다이오드'D1'과, 소오스와 게이트가 상기 노드'NO1'에 연결되고, 드레인이 노드'NO2'에 연결된 제1PMOS 트랜지스터로된 다이오드'D2'와, 상기 노드'NO1'과 Vcc를 인가해주는 클럭1에 연결되어 있는 캐패시터 C1과, 소오스와 게이트가 상기 노드'NO2'에 연결되고, 드레인이 노드'NO3'에 연결된 제2PMOS 트랜지스터로된 다이오드'D3'와, 상기 노드'NO2'와 Vcc를 인가해주는 클럭2에 연결되어 있는 캐패시터 C2와, 소오스와 게이트가 상기 노드'NO3'에 연결되고, 드레인이 고전압출력단인 노드'NO4'에 연결되는 제3PMOS 트랜지스터로된 다이오드'D4'와, 상기 노드'NO3'와 상기 클럭1에 연결되어 있는 캐패시터 C3과, 상기 제3PMOS 트랜지스터의 드레인과 Vss 사이에 캐패시터 C4가 구비된다. 상기 전원전압단에 연결되는 NMOS 트랜지스터의 소오스 및 게이트는 같은 노드로 연결하여 전원전압을 인가할 수 있고, 서로 다른 노드로 연결할 수도 있다.
여기서, 상기 다이오드'D1', 다이오드'D2', 다이오드'D3' 및 다이오드'D4'는 P형 반도체기판 또는 트윈웰(twin well) 또는 트리플웰(triple well)을 이용하여 형성할 수 있고, NMOS 또는 CMOS 트랜지스터로 형성할 수 있다.
상기 다이오드에서 전압을 인가한 다음 접합영역간에 전류패스가 형성되어 웰으로 누설전류가 발생하지 않을 정도의 공간을 확보하고, 고전압이 인가되었을 경우 접합 브레이크다운이 일어나지 않을 정도의 접합깊이를 확보한다.
상기 구성에 의한 동작을 살펴보면, 다이오드'D1'의 소오스와 게이트로 Vcc가 인가되면, NMOS 트랜지스터의 문턱전압(Vtn)만큼의 전압이 강하되고, 도 2 에서와 같이 t2후 클럭1에 의해 캐패시터C1에 Vcc 만큼 전하가 인가되고, 상기 캐패시터C1에 의해 Vcc만큼의 전하가 펌핑되어 노드'NO1'에 '2Vcc-Vtn'의 전압이 인가된다.
다음, t3후에 다이오드'D2'가 턴온되어 노드'NO2'에 '2Vcc-Vtn'이 인가되고, 클럭2에 의해 캐패시터C2에 Vcc만큼 전하가 인가되고, 상기 캐패시터C2에 의해 Vcc만큼의 전하가 노드'NO2'에 펌핑되면, 6t후 노드'NO2'에 '3Vcc-Vtn-Vtpn'이 인가된다. 이때, 상기 Vtpn은 상기 PMOS 트랜지스터의 문턱전압이다.
그 다음, t7후에 노드'NO3'에 '3Vcc-Vtn-Vtpn'이 인가되고, 클럭1에 의해 캐패시터C3에 Vcc만큼의 전하가 인가되고, 상기 캐패시터C3에 의해 노드'NO3'에 Vcc 만큼의 전하가 펌핑되면 t9후 다이오드'D3'가 턴온되어 노드'NO3'에 '4Vcc-Vtn-2Vtpn'이 인가된다.
그리고, 11t후 다이오드'D4'가 턴온되면 노드'NO4'에 '4Vcc-Vtn-3Vtpn'의 고전압이 인가된다.
도 3 은 본 발명의 제2실시예에 따른 전기적 퓨즈를 리페어하기 위한 고전압발생기의 단면도로서, NMOS 트랜지스터를 연결한 것을 나타낸다. 이때, 상기 NMOS 트랜지스터는 PMOS 트랜지스터 또는 CMOS 트랜지스터로 이용할 수 있으며, 상기 트랜지스터의 게이트 절연막은 고전압에 견딜 수 있도록 50 ∼ 200Å의 두께로 형성한다.
도 4 는 본 발명의 제1실시예 및 제2실시예에 따른 고전압발생기에서 사용되는 캐패시터의 사시도로서, 일반적으로 실린더형 캐패시터로 형성할 수도 있으나 전하 펌핑 기능을 증대시키기 위하여 캐패시터를 손가락형으로 형성한 것을 도시한다.
상기 캐패시터에서 상부전극과 하부전극은 같은 물질 또는 서로 다른 물질을 사용하여 형성할 수 있고, 캐패시턴스를 최대한 확보하기 위하여 상부전극과 하부전극을 100 ∼ 500Å 정도 이격시켜 형성한다. 그리고, 유전체막은 ONO, NO, PZT, Ta2O5또는 BST 등으로 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 전기적 퓨즈를 리페어하기 위한 고전압발생기는, 패키지 공정후 소자에 페일이 발생하는 경우 칩 내부에서 전하펌핑을 이용한 고전압발생기에 의해 발생된 높은 전압으로 리페어공정을 실시함으로써 외부에서 인가되는 높은 전압으로 인해 소자가 손상되는 것을 방지하고 그에 따른 반도체소자의 공정수율 및 신뢰성을 향상시키는 이점이 있다.

Claims (6)

  1. 소오스와 게이트로 Vcc가 인가되고, 드레인이 노드'NO1'에 연결된 NMOS 트랜지스터와,
    소오스와 게이트가 상기 노드'NO1'에 연결되고, 드레인이 노드'NO2'에 연결된 제1PMOS 트랜지스터와,
    상기 노드'NO1'과 Vcc를 인가해주는 클럭1에 연결되어 상기 노드'NO1'에 Vcc를 펌핑해주는 캐패시터 C1과,
    소오스와 게이트가 상기 노드'NO2'에 연결되고, 드레인이 노드'NO3'에 연결된 제2PMOS 트랜지스터와,
    상기 노드'NO2'와 Vcc를 인가해주는 클럭2에 연결되어 상기 노드'NO2'에 Vcc를 펌핑해주는 캐패시터 C2와,
    소오스와 게이트가 상기 노드'NO3'에 연결되고, 드레인이 고전압출력단인 노드'NO4'에 연결된 제3PMOS 트랜지스터와,
    상기 노드'NO3'와 상기 클럭1에 연결되어 상기 노드'NO3'에 Vcc를 펌핑해주는 캐패시터 C3와,
    상기 제3PMOS 트랜지스터의 드레인과 Vss 사이의 캐패시터 C4가 구비되는 것을 특징으로 하는 전기적 퓨즈를 리페어하기 위한 고전압발생기.
  2. 제 1 항에 있어서,
    상기 NMOS 트랜지스터는 PMOS 또는 CMOS 트랜지스터로 하는 것을 특징으로 하는 전기적 퓨즈를 리페어하기 위한 고전압발생기.
  3. 제 1 항에 있어서,
    상기 NMOS 트랜지스터의 게이트와 소오스는 서로 다른 노드에 연결되는 것을 특징으로 하는 전기적 퓨즈를 리페어하기 위한 고전압발생기.
  4. 소오스와 게이트로 전원전압이 인가되고, 드레인이 노드'NO1'에 연결된 제1NMOS 트랜지스터와,
    소오스와 게이트가 상기 노드'NO1'에 연결되고, 드레인이 노드'NO2'에 연결된 제1PMOS 트랜지스터와,
    상기 노드'NO1'과 Vcc를 인가해주는 클럭1에 연결되어 상기 노드'NO1'에 Vcc를 펌핑해주는 캐패시터 C1과,
    소오스와 게이트가 상기 노드'NO2'에 연결되고, 드레인이 노드'NO3'에 연결된 제2PMOS 트랜지스터와,
    상기 노드'NO2'와 Vcc를 인가해주는 클럭2에 연결되어 상기 노드'NO2'에 Vcc를 인가해주는 캐패시터 C2와,
    상기 노드'NO3'와 상기 클럭1에 연결되어 상기 노드'NO3'에 Vcc를 펌핑해주는 캐패시터 C3와,
    소오스가 상기 노드'NO3'에 연결되고, 드레인이 고전압출력단에 연결되는 제2NMOS 트랜지스터를 구비하는 것을 특징으로 하는 전기적 퓨즈를 리페어하기 위한 고전압발생기.
  5. 제 4 항에 있어서,
    상기 제1NMOS트랜지스터와 제2NMOS트랜지스터는 PMOS 또는 CMOS 트랜지스터로 형성되는 것을 특징으로 하는 전기적 퓨즈를 리페어하기 위한 고전압발생기.
  6. 제 1 항에 있어서,
    상기 제1NMOS트랜지스터와 제2NMOS트랜지스터의 게이트 절연막은 50 ∼ 200Å 두께로 형성되는 것을 특징으로 하는 전기적 퓨즈를 리페어하기 위한 고전압발생기.
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