CN1271167A - 带保险丝检测电路的集成电路存储器及其方法 - Google Patents

Abstract

在一个集成电路存储器中的保险丝和检测电路包括一个铜保险丝和一个保险丝状态检测级。这个保险丝检测电路在检测期间将这个保险丝上的一个电压降限制到一个绝对值,这个绝对值与被施加到集成电路存储器上的一个电源电压无关。这个保险丝检测电路在对集成电路存储器进行加电时进行工作,并且在这个保险丝的状态被检测和被锁存后,就被关闭。通过限制一个被烧断的铜保险丝上的电压降,就可以减少一个潜在的电迁移问题。

Description

带保险丝检测电路的集成电路存储器及其方法

本发明一般涉及集成电路存储器，更特别地，涉及带保险丝检测电路的集成电路存储器及其方法。

许多年来，保险丝在半导体领域内被用于许多目的。例如，存储器电路典型地使用保险丝来实现存储器冗余。行和列冗余硬件用于在制造测试过程中来替代不能工作的比特单元或者词线。使用存储器冗余的效果是提高成品率。通过使用冗余部件来替代存储器阵列中有缺陷的部件，来实现提高成品率的目的。保险丝用作非挥发性存储器来保存与冗余相关的信息。

在半导体领域中使用保险丝技术的另一个通常情形是实现电子芯片的识别。通过唯一地识别每一个芯片的源来完成芯片识别，包括一个批次，一个晶片，和在一个晶片上的X/Y位置，以使一个制造商能够轻易地获取和报告一个给定集成电路的工艺数据。保险丝完成这个使用目的的方法方式与在存储器冗余中所使用的保险丝的方法相同。例如，识别保险丝的实现形式可以是一个集成电路上的保险丝组。为了识别一个特定的集成电路，一个唯一的保险丝图案可以被设置成处于闭合状态，而其它保险丝处于打开状态。这样一个打开和闭合的或者导通的识别图案为这个集成电路产生了一个手指印或者标识。在施加一个控制信号后，这种保险丝的导通性可以被轻易地从集成电路中读取出来并且被保存在一个扫描链中。然后可以使用任何传统的扫描测试技术来读取被扫描的信息。

半导体中使用的保险丝通常是多晶硅或者金属。过去已经使用的金属包括铝和钨。与使用来实现保险丝的材料无关，为了控制保险丝是否已经被烧断，和为了指示保险丝导通性的状态，需要可编程的电路。可以被编程的这样一个保险丝的示例在Frederick Smith等申请的美国专利4,446,534，题为“可编程保险丝电路”中被说明。典型地，是通过施加一个大电压(相对于电源电压幅度来说)或者使用激光来将半导体保险丝变成不导电或者烧断。一个被烧断的保险丝基本上是一个开电路，一个完好的保险丝基本上是一个短路的电路。在上述两个情形下，需要一个电路来表示保险丝是否已经被成功地变成非导电的这个存在状态。在这样一个电路中，在这个保险丝已经被烧断或者被变成不导电后，通常是在不导电的保险丝两端会存在一个电压差。保险丝电路的输出将表示烧断一个保险丝的可编程操作是否是成功。

近几年来，已经发现铜可以在集成电路上被用作导体，并且因此，可以被用作保险丝。但是，在电路中使用铜作保险丝有一个问题，即允许一个电压降出现在一个被烧断的保险丝两端。在长时间以后，很常见的现象，例如电迁移或者介电击穿可以促使在其上有一个电压降的一个被烧断铜保险丝重新形成一个导电通路。所以，需要一个电路来检测一个铜保险丝是否已经被烧断，并且没有在这个保险丝两端产生一个足够高以致于能够引起电迁移或者一个介电击穿的电压降。

图1描述了根据本发明的、具有保险丝和检测电路的一个存储器的一个框图；

图2描述了图1中所显示的保险丝和检测电路的一个电路图；和

图3描述了图1中所显示的保险丝控制电路的一个电路框图。

图1描述了根据本发明、具有保险丝和检测电路124的一个存储器100的一个框图。在存储器100施加电源后，保险丝和检测电路124检测冗余保险丝(见图2)的逻辑状态。这些冗余保险丝可以被用作表示存储器100中不能工作的行或者列，否则可以被用作来调节存储器100的工作，或者可以被用作来标识存储器100等等。保险丝和检测电路124可以通过向保险丝施加一个时间很短的、电压很低的一个电压来检测被保存的逻辑状态。这个检测方法有几个优点。首先，低电压和短时间的组合减少了一个开路或者“被烧断”保险丝再变成一个闭合状态的可能性。如果是使用一个铜工艺来制造保险丝的话，这个现象就变得特别重要。第二，短时间减少了保险丝和检测电路124所消耗的功率。功率消耗影响很多参数，包括可便携性，热散发，和可靠性。

回到图1，存储器100包括一个存储器阵列102。存储器阵列102包括一个N×M比特单元的矩阵，每一个比特单元能够保存一单个比特信息。存储器阵列102内的一个特定比特是由一个特定的地址来规定的。这个地址的第一部分，一个行地址，被输入到一个行解码电路104。行解码电路104部分地解码行地址来选择存储器阵列102中的一单行。行解码电路104的输出被输入到一个行选择电路105，这个行选择电路106来产生一个最后的、N取1的解码。类似地，这个地址的第二部分，一个列地址被输入到一个列解码电路108。列解码电路108部分地解码列地址来选择存储器阵列102中的一列。列解码电路108的输出被输入到一个列选择电路110，列选择电路110来产生一个最后的、M取1的解码。被输入地址所标识的数据比特，数据，被通过输入/输出(I/O)电路116来进行输出或者输入。

另外，存储器100还包括一组冗余行112和一组冗余列114。如该领域中众所周知的，冗余列和冗余行的使用提高了存储器100的制造成品率。冗余行112中的一个冗余行被保险丝和检测电路124的输出所选择。当一个输入行与前面被标识为有缺陷的一行相匹配时，保险丝和检测电路124就使能冗余行112中的一行。类似地，由保险丝和检测电路124的输出来选择冗余列114中的一列。当一个输入列与前面被标识为有缺陷的一列相匹配时，保险丝和检测电路124就使能冗余列114中的一列。下面联系图2来描述保险丝和检测电路124。

最后，一个加电清除电路118接收一个电源电压VDD并且产生一个控制信号POK。一个保险丝控制电路120接收这个控制信号POK，并且产生两个控制信号，LATCH和DRIVE。下面联系图3来描述保险丝控制电路120。LATCH和DRIVE被输入到保险丝和检测电路124。

通过参考一个加电序列模式和一个正常工作模式，可以很方便地来描述存储器100的工作。但是，在使用任何一个模式以前，在完成制造后将检测存储器100，以判断是否有任何行或者列是有缺陷的。如果存储器100包括有缺陷的行或者列，然后制造商将烧断保险丝和检测电路124中的一个或者多个保险丝。在本发明的一个实施方式中，通过选择性地施加一个激光束，来烧断铜保险丝。当以后使用存储器100时，这些保险丝识别出有故障的行和/或者列。如果没有存在缺陷的行或者列，则就不需要烧断保险丝。

在加电序列模式中，保险丝和检测电路124感知各种保险丝的逻辑状态。在一个短暂的延迟后，加电清除电路118将确定已经过了足够的时间来感知逻辑状态，并且将产生POK。保险丝控制电路120接收POK，并且通过产生控制信号LATCH，来促使保险丝和检测电路124保存各种逻辑状态。紧接着以后，保险丝控制电路120通过不产生控制信号DRIVE来禁止保险丝和检测电路124的感知功能。

在正常工作模式中，数据或者是从中被读出或者是被写到由行地址和列地址的交叉点所标识的一个特定存储器单元。如果输入行地址与被保存在保险丝和检测电路124中的一个行地址匹配，然后，I/O电路116将输出被保存在一个冗余行和被选择列的交叉点上的数据。最后，如果输入行地址和输入列地址均与被保存在保险丝和检测电路124中的地址匹配，然后I/O电路116将输出被保存在一个冗余行和一个冗余列的交叉点上的数据。

图2描述了图1所示例的保险丝和检测电路124的一个电路框图。图2描述了一单个保险丝和相应的检测电路。该领域的一个技术人员将很轻易地理解，图2中所描述的电路仅仅是一个冗余保险丝的一个示例。对每一个保险丝来说，保险丝和检测电路124包括3级：一个保险丝状态检测级202，一个放大器级204和一个锁存级206。一般来说，保险丝状态检测级202感知一个保险丝208是否是被烧断的(零逻辑状态)或者是完好的(1逻辑状态)，并且产生表示逻辑状态的一个差分电压电平。放大器级204将这个差分电压电平放大到一个全电平电压。锁存级206保存这个状态，并且关闭前两个级。

继保险丝状态检测级202之后，节点1和节点2根据通过这两个电路的电路来输出一个差分电压电平。第一电路包括与两个串联电阻并联的一个保险丝。保险丝208连接在节点1和一个N型金属氧化物半导体场效应晶体管(MOSFET)210的第一电流电极之间。电阻212和214串联在节点1和晶体管210的第一电流电极之间。节点1连接到一个P形晶体管216的第一电流电极。晶体管216的第二电流电极连接到电压源VDD。保险丝状态检测级202中的第二通路包括一单个电阻。电阻218连接到节点2并且连接到晶体管210的第一电流电极。节点2连接到一个P型晶体管220的第一电流电极。晶体管220的第二电流电极连接到电压源VDD。节点1也连接到晶体管216和220的控制电极。晶体管210的控制电极和第二电流电极分别连接到控制信号DRIVE和连接到一个N型晶体管222的第一电流电极。晶体管222的一个控制电极和第二电流电极分别连接到偏置电压电平BIAS和连接到一个电压源VSS。电阻212和214的阻值和大于电阻218的阻值。在所描述的实施方式中，电阻212和214的阻值和是电阻218的阻值的两倍。最后，一个P型晶体管224的第一电流电极，一个控制电极，和第二电流电极分别接收电压电平VDD，接收控制信号DRIVE，和连接到节点1。

当不宣称控制信号DRIVE时，保险丝状态检测级202就被关闭。特别地，晶体管210进入一个不导通状态。相反地，晶体管224进入一个导通状态。当晶体管224处于一个导通状态时，晶体管216和220进入一个不导通状态。当晶体管210，216和220中的每一个晶体管处于不导通状态时，在保险丝208，或者电阻212，214，和218上没有电压。当宣称控制信号DRIVE时，保险丝状态检测级202被使能。晶体管222被一个特定的电压来偏置，以从节点1和节点2中拉出一个小电流。因为晶体管216和220的控制电极连接在一起，这个被拉出的电流在这两个节点之间进行平分。节点1和节点2所产生的差分电压将决定于两个电路到晶体管222的相对阻值。反过来，两个电路的相对阻值决定于保险丝208是否是被烧断的或者是完好的。如果保险丝208是完好的，然后，第一路径的阻值几乎是零。第二路径的阻值保持不变。如果保险丝208是被烧断的，然后，第一路径的阻值是电阻212和214的和。如上所述，电阻212和214的阻值的和是电阻218的阻值的两倍。所以，可以通过差分电压的幅度来检测保险丝208的完好性。如果保险丝208是完好的，然后，节点1的电压电平将小于节点2处的电压电平。相反地，如果保险丝208是被烧断的，然后节点1处的电压电平将高于节点2处的电压电平。

继放大器级204后，P型晶体管226的第一电流电极和控制电极接收电压电平VDD和连接到控制信号DRIVE。P型晶体管228的第一电流电极，控制电极，和第二电流电极分别连接到电压源VDD，连接到节点1，和连接到N型晶体管230的第一电流电极。晶体管230的控制电极和第二电流电极分别连接到其第一电流电极和连接到电压电平VSS。一个N型晶体管232的第一电流电极，控制电极，和第二电流电极分别连接到电压源VSS，连接到晶体管230的控制电极，和连接到一个P型晶体管234的第一电流电极。一个晶体管234的第二电流电极连接到电压源VDD。晶体管234的控制电极连接到晶体管226的第二电流电极，连接到一个P型晶体管236的控制电极，和连接到节点2。晶体管236的第一电流电极和第二电流电极分别连接到第一电压源VDD和连接到一个N型晶体管238的第一电流电极。晶体管238的控制电极和第二电流电极分别连接到其第一电流电极和连接到电压电平VSS。一个N型晶体管240的第一电流电极，控制电极，和第二电流电极分别连接到电压源VSS，连接到晶体管238的控制电极，和连接到一个P型晶体管242的第一电流电极。晶体管242的第二电流电极和控制电极分别连接到电压源VDD和连接到节点1。

一个P型晶体管244的第一电流电极和第二电流电极分别连接到电压源VDD和连接到一个N型晶体管246的第一电流电极。晶体管244的控制电极连接到其第二电流电极。晶体管246的控制电极和第二电流电极分别连接到晶体管232的第二电流电极和连接到电压源VSS。一个P型晶体管238的第一电流电极，控制电极，和第二电流电极分别连接到电压源VDD，连接到晶体管244的控制电极，和连接到一个N型晶体管250的第一电流电极。晶体管250的控制电极和第二电流电极分别连接到晶体管240的第二电流电极和连接到电压源VSS。N型晶体管252和254中的每一个的第一电流电极连接到电压源VSS。晶体管252和254中每一个的控制电极连接到一个反相器256的一个输出。反相器256的一个输入接收控制信号DRIVE。晶体管252的第二电流电极连接到晶体管232的第二电流电极。晶体管254的第二电流电极连接到晶体管240的第二电流电极。

当不宣称控制信号DRIVE时，放大器级204被关闭。详细地，晶体管252和254分别将一个低逻辑电平值放置到晶体管246和250的控制电极上。晶体管246控制电极上的低逻辑电平迫使在晶体管248的控制电极上产生一个高逻辑电平。所以，晶体管248和250均处于不导通状态或者高阻抗状态。当宣称控制信号DRIVE时，放大器级204被使能。如上所述，当保险丝208完好时，节点1＜节点2。相反地，当保险丝208是被烧断时，节点1＞节点2。

保险丝完好，节点1＜节点2

如果节点1的电压电平小于节点2的电压电平，则晶体管228的导通将比晶体管234的导通更深。晶体管228产生的电流源将被晶体管230和232所镜像。晶体管232将晶体管246的控制电极拉到VSS，由此促使它进入一个不导通状态。当晶体管246处于不导通状态时，它还促使晶体管248进入一个不导通状态或者高阻抗状态。同时，晶体管242的导通程度将比晶体管236的导通程度更深。晶体管242产生的电流源将晶体管250的控制电极拉到VDD，由此促使它进入一个导通状态。当晶体管246处于导通状态时，它将放大器级204的输出拉到一个低逻辑电平。

保险丝烧断，节点1＞节点2

如果节点2的电压电平小于节点1的电压电平，然后晶体管234的导通程度将比晶体管228的导通程度深。晶体管234产生的电流源将晶体管246的控制电极拉到VDD，由此促使它进入一个导通状态。当晶体管246处于导通状态时，它将晶体管248的控制电极拉低。晶体管248控制电极上的低电平促使它进入一个导通状态。当晶体管248处于导通状态时，它将放大器级204的输出拉到一个高逻辑电平。同时，晶体管236的导通程度将比晶体管242的导通程度更深。晶体管236产生的电流源将被晶体管238和240所镜像。晶体管240将晶体管250的控制电极拉到VSS，由此促使它进入一个非导通状态或者高阻抗状态。

继锁存级206后，第一反相器258的一个输入接收放大器级204的输出。反相器258的一个输出连接到第二反相器260的一个输入。反相器260的输出产生保险丝和检测电路124的输出，保险丝状态FUSE STATE。反相器260的输出经过一个导通门262连接到反相器258的输入。导通门262中的N型器件接收控制信号LATCH。导通门262中的P型器件连接到第三反相器264的一个输出。反相器264的一个输入也接收控制信号LATCH。

当不宣称控制信号LATCH时，导通门262不导通，并且锁存级206将它的输入传递到其输出。当宣称控制信号LATCH时，导通门262处于导通，由此将锁存级206的输出连接到其输入。

图3描述了图1所示例的保险丝控制电路120的一个电路框图。保险丝控制电路120包括反相器302，304，306，308，312，314，318，320，322，326，334，336，338，342，348，350和352，N沟道晶体管316，NAND逻辑门310和330，和电容324，328，340和344。保险丝控制电路120接收在反相器314的一个输入端的加电清除信号，标为“POK”。N沟道晶体管316和反相器312形成一个缓冲器，并且具有一定的延迟。在外部电源不规则地上升时，这个延迟调整保险丝控制电路120的响应。否则，这个不规则的电源行为将在POK上产生多个跳跃。反相器312的输出被提供到反相器332的输入端和NAND逻辑门310的输入端。串联的反相器352，350，348，和346提供一个标识为“LATCH”的、被缓冲的控制信号，这个控制信号被路由来控制所有保险丝和检测电路124的锁存206。类似地，串联的反相器308，306，304，和302提供一个标识为“DRIVE”的、被缓冲的控制信号，这个控制信号被提供给所有保险丝和检测电路124。串联的反相器326，322，320，和318与电容328和324一起接收NAND门330的输出，向该输出中增加一固定延迟，并且将所产生的、被延迟的信号连接到NAND门310的一个输入。反相器318的输出被连接到NAND逻辑门310的一个输入。串联的反相器342，338，336，和334与电容344和340一起接收NAND门310的输出，向该输出中增加一固定延迟，并且将所产生的、被延迟的信号连接到NAND门330的一个输入。

在集成电路存储器100的加电期间，电源电压低于一个有效电平，促使加电清除信号POK变到一个低逻辑电平。反相器312的输出也是一个低逻辑电平，促使NAND门310向反相器308，306，304，和302提供一个高逻辑电平。反相器302在控制信号DRIVE上产生一个高逻辑电平。然后，一个高逻辑电平的DRIVE信号使能保险丝状态检测级202和感知放大器级204，来检测和放大与保险丝208的状态相应的一个输出信号。NADN逻辑门310的输出将通过串联的反相器342，338，336和334，促使反相器334向NAND逻辑门330的一个输入提供一个高逻辑电平。然后，来自反相器334和332的两个高逻辑电平均出现在NAND门330，促使它产生一个逻辑低电平。这个低逻辑电平被提供到反相器352，350，348，和346。反相器346在控制信号LATCH上产生一个低逻辑电平。低逻辑电平控制信号LATCH禁止锁存级206锁存感知放大器级204的输出。来自NAND逻辑门330的低逻辑电平也通过反相器326，322，320，和318，并且在电容328和324的电容值所决定的一个延迟后，促使一个低逻辑电平被提供到NAND逻辑门310的输入。

当加电清除信号POK变为一个高逻辑电平时，表示电源电压足够地高以致于能够允许集成电路存储器100进行可靠的工作，然后反相器312的输出变为一个高逻辑电平。NAND逻辑门330接收来自反相器332的一个低逻辑电平，促使NAND逻辑门330的输出变为一个高逻辑电平，促使控制信号LATCH变为一个高逻辑电平。一个高逻辑电平LATCH控制信号促使来自放大器级204的输出信号被锁存在锁存级206中。在反相器326，322，320，和318和电容328和324所决定的一个延迟后，一个高逻辑电平被提供到NAND逻辑门310的输入，促使NAND逻辑门310的输出变为一个低逻辑电平。低逻辑电平被提供到反相器308的输入，促使控制信号DRIVE变为低逻辑电平。当为低时，控制信号DRIVE关闭放大器级204和保险丝状态检测级202，这样减少集成电路存储器100的功率消耗。反相器326，322，320，和318与电容328和324一起确保放大器级204的输出在关闭放大器级204和保险丝状态检测级202以前被锁存。控制信号LATCH和DRIVE的逻辑状态分别维持为一个高逻辑电平和一个低逻辑电平，直到信号POK变为一个低逻辑电平。

尽管已经参考一个特定实施方式来描述了本发明，但是，该领域的技术人员可以进行进一步的修改和完善。例如，所公开的存储器可以被集成到另一个装置中，例如一个数据处理器或者数字信号处理器中。另外，所公开的保险丝和检测电路可以被集成到与存储器阵列分开的一个装置中。在这样一个应用中，保险丝和检测电路将包括除有缺陷的行和列信息外的数据。例如，一组保险丝可以标识一个序列号，批处理号码，或者一个集成电路的修改号码。进一步，该领域的技术人员可以联系本发明的教义来修改许多所描述的专用电路实施方式，以执行相同的功能。所以，本发明包括所有这样落在后附权利要求书的范围内的变化与修改。

Claims (10)

1.一个保险丝检测电路，其特征是：

一个保险丝状态检测级(202)，如果检测到保险丝处于开路状态，则提供一个第一逻辑状态的输出信号，和如果检测到这个保险丝处于短路状态，则提供一个第二逻辑状态的输出信号，其中保险丝状态检测级将这个保险丝上的一个电压降限制到一个绝对值，而与被施加到这个保险丝检测电路上的电源电压无关；和

一个锁存级(206)，连接到这个保险丝状态检测级，用于锁存输出信号的一个逻辑状态。

2.如权利要求1的这个保险丝检测电路，其中保险丝状态检测级在包括保险丝检测电路的一个集成电路的加电序列期间，检测到这个保险丝是一个开路状态或者是一个短路状态。

3.如权利要求2的这个保险丝检测电路，其中在检测到保险丝是一个开路状态或者是一个短路状态后，保险丝状态检测级被关闭。

4.如权利要求3的这个保险丝检测电路，其中对接收到表示电源电压高到足够能够保证集成电路进行可靠工作的一个控制信号作出响应，保险丝状态检测级被关闭。

5.如权利要求4的这个保险丝检测电路，其中在保险丝状态检测级被关闭以前，输出信号的逻辑状态被锁存。

6.如权利要求1的这个保险丝检测电路，其中这个保险丝包括铜。

7.如权利要求1的这个保险丝检测电路，其中保险丝检测级的特征是：

一第一晶体管(216)，具有连接到第一电源电压端的第一电流电极，第二电流电极，和连接所述第一晶体管的第二电流电极的控制电极；

一第二晶体管(220)，具有连接到第一电源电压端的第一电流电极，第二电流电极，和连接所述第一晶体管的控制电极的控制电极；

一第一电阻(212，214)，具有连接到第一晶体管的第二电流电极的第一端，和第二端，所述第一电阻具有第一阻值；

保险丝(208)，具有连接到所述第一电阻的第一端的第一端，和连接到所述第一电阻的第二端的第二端；

一第二电阻(218)，具有连接到所述第二晶体管的第二电流电极的第一端，和第二端，所述第二电阻具有与所述第一电阻阻值不同的第二电阻阻值；和

一第三晶体管(210)，具有连接到两个所述第一和第二电阻的第二端的第一电流电极，用于接收一个偏置电压的一控制电极，和连接到第二电源电压端的第二电流电极。

8.如权利要求7的这个保险丝检测电路，其中第一电阻阻值大于第二电阻阻值。

9.如权利要求4的这个保险丝检测电路，其中所述保险丝检测电路是用于在一个集成电路存储器中保存冗余部件修复信息的多个保险丝检测电路中的一个保险丝检测电路。

10.一个集成电路存储器(100)，其特征是：

多个存储器单元(102)；

多个冗余存储器单元(112，114)；

地址解码电路(104，108)，连接到多个存储器单元和连接到多个冗余存储器单元，用于对接收一个地址作出响应来选择一个存储器单元；和

多个保险丝检测电路(124)，连接到多个存储器单元和连接到多个冗余存储器单元，用于标识一个有故障的存储器单元，和用于标识冗余存储器单元中的哪一个用来替代有故障的存储器单元，多个保险丝检测电路中的一个保险丝检测电路的特征是：

一个保险丝(208)，具有一个开路状态和一个短路状态；和

一个电路(202，204)，用于检测这个保险丝的开路状态或者短路状态，和用于提供一个相应的输出信号，其中在检测期间，这个电路将这个保险丝上的电压降限制到一个绝对值，这个绝对值与被施加到集成电路存储器上的一个电源电压无关。

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