JPS6381699A

JPS6381699A - 半導体記憶装置

Info

Publication number: JPS6381699A
Application number: JP61225994A
Authority: JP
Inventors: Masumi Kaida; 開田　真澄
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-09-26
Filing date: 1986-09-26
Publication date: 1988-04-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
予備メモリアレイを内蔵したダイナミック型ＲＡＭ　（
ランダム・アクセス・メモリ）に利用して有効な技術に
関するものである。

〔従来の技術〕

例えば、ダイナミック型ＲＡＭのような半導体記憶装置
においては、その製品歩留りを向上させるために、欠陥
ビット救済方式が公知である。欠陥ビット救済方式を採
用するために、メモリアレイ内の不良アドレスを記憶す
る適当な記憶手段及びそのアドレス比較回路、並びに冗
長回路（予備メモリアレイ）のような付加回路が設けら
れる。

上記冗長回路を付加したダイナミック型ＲＡＭの例とし
て、日経マグロウヒル社１９８０年７月２１日付ｒ日経
エレクトロニクスＪの貞１８９〜頁２０１がある。

〔発明が屏決しようとする問題点〕

本願発明者は、上記冗長回路として先に第４図に示すよ
うな回路を開発した。この回路は、アドレス信号のビッ
ト数に応じた数だけの不良アドレスの記憶回路及びアド
レス比較回路からなる単位回路ＵＡＣＯと、１つのイネ
ーブル回路とにより構成される。端子Ｐ１〜Ｐ４は、不
良アドレスを書込むためのプログラム用電圧供給端子で
あり、所定の不良アドレスを書込むときに、端子ＰＩ。

Ｐ３には電源電圧ＶＣＣが与えられ、端子Ｐ２．Ｐ４に
は回路の接地電位が与えられる。

上記イネーブル回路は、次の各回路素子により構成され
る。負荷ＭＯＳＦＥＴＱＩと駆動ＭＯＳＦＥＴＱ２とは
インバータを構成し、負荷ＭＯＳＦＥＴＱｌのドレイン
、ゲートは、端子Ｐ３に接続される。このインバータの
出力は、ヒユーズＦ１を切断させる駆動ＭＯＳＦＥＴＱ
３のゲートに接続される。このＭＯＳＦＥＴＱ３のドレ
インと端子Ｐ１との間にヒユーズＦ１が設けられ、その
ソースは端子Ｐ２に接続される。また、上記ＭＯ３Ｆ　
ＥＴＱ　２のゲートは、端子Ｐ４に接続される。

上記端子Ｐ４と電源電圧ＶｃｃＯ間には抵抗Ｒ２が設け
られている。上記ヒユーズＦ１は、ポリシリコンによっ
て構成されている。所定の不良アドレスを書込むときに
、端子ＰＩ、Ｐ３には上記のように電源電圧Ｖｃｃが与
えられ、端子Ｐ２．Ｐ４には回路の接地電位が与えられ
る。この結果、上記インバータの出力はハイレベルとな
り、駆動ＭＯＳＦＥＴＱ３がオン状態にされるため、ヒ
ユーズＦ１が自動的に切断される。

このヒユーズＦｌが溶断しているか否かを判別するため
に、次のＣＭＯＳインバータ及びランチ回路が設けられ
ている。ＣＭＯＳナントゲート回路Ｇ１とＧ２の出力と
一方の入力とが互いに交差結線されることによりランチ
回路が構成される。

上記ＭＯＳ　Ｆ　ＥＴＱ　３ドレイン出力は、ＣＭＯＳ
インバータ回路Ｎ１の入力と上記ランチ回路を構成する
一方のナントゲート回路Ｇ２の他方の入力に供給される
。上記ＣＭＯＳインバータ回路Ｎ１の出力は、上記ラッ
チ回路を構成する他方のナントゲート回路Ｇ１の他方の
入力と上記駆動ＭＯＳＦＥＴＱ３に並列形態とされた帰
還用のスイッチＭＯ８ＦＥＴＱ４のゲートに伝えられる
。上記他方のナントゲート回路Ｇｌの出力は、ＣＭＯＳ
インバータ回路Ｎ２の入力に供給される。このＣＭＯＳ
インバータ回路Ｎ２の出力からイネーブル信号φｋが出
力されろ。

不良アドレスの単位回路ＵＡＣＯは、ヒユーズ手段Ｆ２
に切断電流を流すＭＯＳＦＥＴＱ８のゲートと回路の接
地電位との間に、アドレス信号ａＯを受けるＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　８が設けられること、及びそのラッチ
回路の出力側にアドレス比較回路が設けられることを除
いて、上記イネーブル回路と同様である。

半Ｗ体基板上に形成される上記ヒユーズ手段及び駆動Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔは、比較的大きなバラツキを持つ。

したがって、不良アドレスの書き込みを行った後に、そ
れに所望の不良アドレスが書き込まれたか否かを識別す
る必要がある。このチェックのために、上記端子Ｐ１な
いしＰ４が再び利用される。例えば、ヒユーズ手段Ｆ１
が切断されたか否かを識別する場合、端子Ｐ３に約８■
のような比較的高い電圧を供給し、端子Ｐ４に回路の接
地電位を供給する。これによって、駆動ＭＯ５ＦＥＴＱ
３をオン状態にし、端子Ｐ１と端子Ｐ２との間で電流を
センスすることにより、ヒユーズ手段Ｆ１が切断されて
いるか否かを判定する。なお、不良アドレスの記憶回路
側は、アドレス信号ａＯ等をハイレベルにして駆動ＭＯ
ＳＦＥＴＱ８等ｔ−全てオフ状態にしておくものである
。

この場合、例えばヒユーズ手段Ｆ１が切断されていると
き、駆動ＭＯＳＦＥＴＱ３のドレイン出力のロウレベル
によってインバータ回路Ｎ１の出力信号がハイレベルに
されるため、帰還用のスイッチＭＯＳＦＥＴＱ４も必然
的にオン状態にされてる。ここで、半導体集積回路装置
に回路の接地電位を与える外部端子と上記ＭＯＳＦＥＴ
Ｑ４等のソースとの間は配線で接続される。この配線の
持つ抵抗成分及び上記端子Ｐ３、インバータ回路を構成
する負荷ＭＯＳＦＥＴＱ５及び上記オン状態にされるＭ
Ｏ８ＦＥＴＱ７に流れる直流電流とによって、上記回路
の接地電位に浮き上がりが生じる。この結果、回路の接
地電位側からＭＯＳＦＥＴＱ４を介して測定端子として
の端子Ｐ２に電流の流れ込みが発生するため、ヒユーズ
手段Ｆ１が切断されているにもかかわらず、切断されて
いないと誤判定されてしまう虞れがある。このこと゛は
、上記イネーブル回路の判定の後に、アドレス信号ａＯ
等を択一的にロウ【ノベルにして１つの駆動Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　８等をオン状態にして、それに対応し
たヒユーズ手段Ｆ２等の切断の有無を調べるときにも同
様となる。

この発明の目的は、ヒユーズ手段の切断の有無の判定を
可能とする冗長回路を備えた半導体記憶装置を提供する
ことにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するだめの手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、記憶回路における帰還用スイッチＭＯＳＦＥ
Ｔに直列形態にされ所定の制御信号に従ってスイッチ制
御されるＭＯＳＦＥＴ又はヒユーズ手段の両端の信号を
受けてその出力信号を上記帰還用スイッチＭＯＳＦＥＴ
のゲートに伝える一致／不一致回路を設けるものである
。

〔作　用〕

上記した手段によれば、上記制御信号によりスイッチＭ
ＯＳ　Ｆ　ＥＴのオフ状態にすること又は−致／不一致
回路の出力信号によりヒユーズ手段が切断されたとき帰
還用スイッチＭＯＳＦＥＴをオフ状態にできるから、駆
動ＭＯＳ　Ｆ　ＥＴを介してヒユーズ手段の切断の有無
に従った電流を正確に判定することができる。

〔実施例〕

第３図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の主要
な各回路ブロックは、半導体チップにおける実際の幾何
学的な配置にはり合わせて描かれており、半導体集積回
路技術によって、特に制限されないが、１個の単結晶シ
リコンから成るような半導体基板上に形成される。

特に制限されないが、この実施例は、シェアードセンス
方式のダイナミック型ＲＡＭに向けられている。ＲＡＭ
を構成する種々の回路は、後の説明から明らかとなるよ
うに、ロウ系及びカラム系タイミング発生回路Ｒ−ＴＧ
、Ｃ−ＴＧからそれぞれ発生される種々のタイミング信
号によってそれぞれの動作が制御される。しかしながら
、第１図においては、図面が複雑になることを防ぐため
にロウ系及びカラム系タイミング発生回路Ｒ−ＴＯ，Ｃ
−ＴＧと種々の回路との間に設けられるべき信号線は省
略されている。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、４つのメモリアレイＭＩＬ、ＭＩＲ，Ｍ２Ｌ及び
Ｍ２Ｒを持つ、メモリアレイＭＩＬないしＭ２Ｒのそれ
ぞれは、折り返しビット線（データ線）方式をもって構
成される。それ故に、各メモリアレイは、それぞれ対と
されるべき複数のデータ線、すなわち複数の相補データ
線と、それぞれのデータ入出力端子がそれぞれに対応さ
れたデータ線に結合される複数のダイナミック型メモリ
セルと、それぞれダイナミック型メモリセルの選択端子
が結合される複数のワード線とを持つ。

データ線は、第３図において図示されていないけれども
、同図の横方向に延長される。ワード線は、同図の縦方
向に延長される。

メモリアレイＭＩＬとＭ　１　’Ｒの相互、及びＭ２Ｌ
とＭ２Ｒの相互は、それぞれ対とされている。

この実施例に従うと、対のメモリアレイのそれぞれのデ
ータ線は、互いに実質的に等しいデータ線容量を持つよ
うにされる。データ線容量を互いに実質的に等しくさせ
るため、特に制限されないが、メモリアレイＭＩＬない
しＭＩＲの相互は、互いに同じ構成、すなわち、互いに
等しい数のデータ線、メモリセル及びワード線を持つよ
うにされる。

対のメモリアレイＭＩＬとＭＩＲとの間には、これらの
メモリアレイによって選択的に利用されるセンスアンプ
ＳＡＩが設けられている。メモリアレイＭＩＬとセンス
アンプＳＡＩとの間には、それらの相互を選択的に結合
させるためのスイッチ回路５ＷＩＬが設けられ、同様に
、メモリアレイＭＩＲとセンスアンプＳＡＩとの間には
、それらの相互を選択的に結合させるためのスイッチ回
路５ＷＩＲが設けられている。他の対のメモリア　ルイ
Ｍ　２　ＬとＭ２Ｒとの間にも、同様なセンスアンプＳ
Ａ２及びスイッチ回路５Ｗ２Ｌ及び５Ｗ２Ｒが設けられ
ている。

スイッチ回路５ＷＩＬないし５Ｗ２Ｒは、それぞれの動
作がロウ系タイミング発生回路Ｒ−ＴＧから出力される
タイミング信号ｓｈ、ｓｌによって制御される。

１つのセンスアンプ、例えばＳＡＩに対応された２つの
スイッチ回路５ＷＩＬと５ＷＩＲは、基本的には、メモ
リのアクセスの開始において、その一方がオフ状態にさ
れる。これによって、一対のメモリアレイＭＩＬとＭＩ
Ｒのうちの一方がセンスアンプＳＡＩから切り離され、
他方がセンスアンプＳＡＩと結合されたままとされる。

言い換えると、一方のメモリアレイにおける各対のデー
タ線がセンスアンプＳＡＩから切り離され、他方のメモ
リアレイにおける各対のデータ線がセンスアンプＳＡＩ
に結合されたままとされる。

上記センスアンプＳＡＩ及びＳＡ２は、ロウ系タイミン
グ発生回路Ｒ−ＴＯから出力されるタイミング信号によ
ってそれぞれの動作が制御される。

なお、第３図の回路ブロックとしてのセンスアンプＳＡ
ＩとＳＡ２には、プリチャージ回路、ダミーセル及びア
クティブリストア回路等が含まれていると理解されたい
。

図示のＲＡＭは、各メモリアレイにおける複数のメモリ
セルのうちの所望のメモリセル及び複数のダミーセルの
うちの所望のダミーセル選択するめのアドレス選択回路
を持つ。アドレス選択回路は、ロウアドレスバフファＲ
−ＡＤＢ、カラムアドレスバッファＣ−ＡＤＢ、　　ロ
ウアドレスデコーダＲ−ＤＣＲＩ　Ｌ〜２Ｒ，カラムア
ドレスデコーダＣ−ＤＣＲ１〜２．カラムスイッチ回路
ＣＷＩＬ〜２Ｒ等から構成される。

アドレス選択回路を構成する各回路は、それぞれの動作
が、ロウ及びカラム系のそれぞれのタイミング発生回路
Ｒ−ＴＧ、Ｃ−ＴＧから発生されるタイミング信号によ
って制御される。

ロウ及びカラムアドレスバッファＲ，Ｃ−ＡＤＢの入力
端子が結合されたＲＡＭの外部端子には、アドレスマル
チプレクス方式に従って外部ロウアドレス信号及びカラ
ムアドレス信号が時分割的に供給される。

ロウアドレスバッファＲ−ＡＤＢは、ロウアドレススト
ローブ信号ＲＡＳの発生に同期してアドレス信号取り込
み制御のためのタイミング信号がロウ系タイミング発生
回路Ｒ−ＴＧから発生されると、それに応答して外部ロ
ウアドレス信号を取り込む、その結果として、ロウアド
レスデコーダＲ−ＤＣＲＩ　ＬないしＲ−ＤＣＲ２Ｒに
供給されるべきロウ系の内部相補アドレス信号がアドレ
スバッファＡＤＢから出力駆動回路Ｒ−ＤＲＶを介して
出力される。カラムアドレスバッファＣ−ＡＤＢは、カ
ラムアドレスストローブ信号ＣＡＳの発生に同期してカ
ラム系タイミング発生回路Ｃ−ＴＧから同様なタイミン
グ信号が発生されると、それに応答して外部カラムアド
レス信号を取り込み、出力駆動回路Ｃ−ＤＲＶを介して
カラムアドレスデコーダＣ−ＤＣＲ１に供給されるべき
カラム系の内部相補アドレス信号を出力する。

ロウアドレスデコーダＲ−ＤＣＲＬ　ＬないしＲ−ＤＣ
Ｒ２Ｒは、第３図においてメモリアレイＭＩＬないしＭ
２Ｒの下側に配置され、それぞれの出力端子が対応する
メモリアレイのワード線に結合されている。これらロウ
アドレスデコーダＲ−ＤＣＲＩＬないしＲ−ＤＣＲ２Ｒ
は、それぞれの動作が、ロウ系タイミング発生回路Ｒ−
’ｒ　Ｇから発生されるワード線選択タイミング信号φ
Ｘによって制御され、そのタイミング信号φＸに同期し
てワード線選択信号及びダミーワード線選択信号を出力
する。

従って、各メモリアレイＭＩＬ、ＭＩＲ，Ｍ２Ｌ及びＭ
２Ｒのワード線は、ロウアドレスデコーダＲ−ＤＣＲＩ
Ｌ、Ｒ−ＤＣＲＩＲ，Ｒ−ＤＣＲ２Ｌ及びＲ−ＤＣＲ２
Ｒによって形成されたワード線選択信号がそれぞれ供給
されることによって選択される。この場合、ロウアドレ
スデコーダＲ−ＤＣＲＩ　ＬとＲ−ＤＣＲＩ　Ｒとが適
当な構成にされることによって、対とされるメモリアレ
イＭＩＬとＭＩＲのうちのメモリアレイＭＩＬの１本の
ワード線が選択される時にはメモリアレイＭＩＲのワー
ド線は全て非選択状態にされ、逆にメモリアレイＭＩＲ
の１本のワード線が選択される時にはメモリアレイＭＩ
Ｌのワード線は全て非選択状態にされる。同様にロウア
ドレスデコーダＲ−ＤＣＲ２ＬとＲ−ＤＣＲ２Ｒが適当
な構成にされることによって、他の対とされるメモリア
レイＭ２ＬとＭ２Ｒのワード線も択一的に選択される。

カラムアドレスデコーダＣ−ＤＣＲ１は、カラム系タイ
ミング発生回路Ｃ−ＴＧから出力されるデータ線選択タ
イミング信号もしくはカラム選択タイミング信号φｙに
よってその動作が制御され、そのタイミング信号に同期
してデータ線選択信号もしくはカラム選択信号を出力す
る。特に制限されないが、カラムアドレスデコーダＣ−
ＤＣＲＩは、図示のようにメモリアレイの右側に配置さ
れている。カラムアドレスデコーダＣ−ＤＣＲ１の図示
しない出力線すなわちデータ線選択線は、メモリアレイ
上に延長されてカラムスイッチ回路ＣＷＩＬ及びＣＷＩ
Ｒに結合されている。カラムアドレスデコーダＣ−ＤＣ
Ｒ１は、それ自体本発明に直接関係が無いのでその詳細
を図示しないが、各データ線選択線にそれぞれ出力を与
える複数の単位回路から成る。

カラムスイッチ回路ＣＷＩＬ及びＣＷＩＲは、メモリア
レイＭＩＬ及びＭＩＲに対応されて設けられた共通デー
タ線とセンスアンプＳＡＩの入出力端子との間、及びメ
モリアレイＭ２Ｌ及びＭ２Ｒに対応されて設けられた共
通データ線と、センスアンプＳＡ２の入出力端子との間
にそれぞれ設けられ、それぞれカラムアドレスデコーダ
Ｃ−ＤＣＲＩによって形成されたデータ線選択信号が共
通に供給される。すなわち、上記カラムスイッチ回路Ｃ
ＷＩＬとＣＷＩＲは、上記カラムアドレスデコーダＣ−
ＤＣＲｌによって形成された選択信号を受けて上記セン
スアンプＳＡＩとＳＡ２の入出力端子と図示しないが縦
方向に走る共通データ線とをそれぞれ結合させる。

ここで、カラムアドレスデコーダＣ−ＤＣＲ１を構成す
る単位回路は、それが半導体集積回路技術に従って半導
体基板上に形成されたとき、比較的大きいピッチを持つ
ようになる。この実施例に従うと、カラムスイッチ回路
ＣＷＩＬ、ＣＷＩＲのそれぞれは、特に制限されないが
、上記カラムアドレスデコーダ回路Ｃ−ＤＣＲｌを構成
する単位回路の実現可能なピッチを考慮して１つのデー
タ線選択信号に応じて互いに隣接する２対の相補データ
線を２対の相補共通データ線にそれぞれ同時に結合させ
るように構成される。これにより、カラムアドレスデコ
ーダＣ−ＤＣＲ１の各単位回路は、そのピッチが合計４
本のデータ線からなるピンチと一致させられる。この構
成の場合、合計で４ビツトの信号、すなわち、メモリア
レイＭＩＬ又はＭＩＲの２ビット信号とＭ２Ｌ又はＭ２
Ｒの２ビット信号が、カラムアドレスデコーダＣ−ＤＣ
Ｒ１とカラムスイッチ回路ＣＷＩＬ及びＣＷＩＲからな
るカラム選択回路によって同時に選択される。特に制限
されないが、この実施例に従うと、合計４ビツトの信号
の中から１ビツトの信号の選択を行・うため、メモリア
レイＭＩＬ及びＭＩＲに対応された２対の共通データ線
及びメモリアレイＭ２Ｌ及びＭ２Ｒに対応された２対の
共通データ線と、データ入カバソファＤＩＢの出力端子
及びデータ出力バッファＤＯＢの入力端子との間に第２
のカラムスイッチ回路ＣＷ２Ｌ及びＣＷ２Ｒが設けられ
ている。これらの第２のカラムスイッチ回路ＣＷ２Ｌと
ＣＷ２Ｒは、それぞれの動作が第２のカラムアドレスデ
コーダ回路ＤＣＲ２によって形成される選択信号によっ
て制御される。

なお、上記のように４ビツトの単位でメモリアレイから
の読み出し、書き込みを行う構成にすると、４ビット単
位のデータアクセス又はニブルモードでのデータの入出
力を行うよ・うな機能への変更は、主に第２のカラムス
イッチ回路と上記入出力回路部分の構成の変更によって
比較的節単に可能になる。

上記データ入カバソファＤｒＢは、その動作がタイミン
グ発生回路Ｃ−ＴＧから発生される書き込みタイミング
信号φＷによって制御され、外部端子Ｄｉｎから供給さ
れた書き込み信号に対応された書き込み信号を形成して
、それを上記第２のカラムスイッチ回路ＣＶ！　２　Ｌ
又はＣＷ２Ｒに供給する。データ入カバソファＤＩＢは
、それが非動作状態に置かれているとき、高出力インピ
ーダンス特性を示す。

データ出カバソファＤＯＢは、同様にその動作がタイミ
ング発生回路Ｃ−ＴＧから発生される読み出しタイミン
グ信号φｒによって制９月され、上記第２０カラムスイ
ツチ回路ＣＷ２Ｔ、又はＣＷ２Ｒを通して出力された読
み出し信号を受けて、これを増幅して外部端子Ｄｏｕｔ
へ送出する。

情報の読み出し／書き込み動作を制御するためのタイミ
ング発生回路Ｃ−ＴＯは、外部端子から供給されるカラ
ムアドレスストローブ信号ＣＡＳ及びライトイネーブル
信号ＷＥを受けることによってカラム系及び上記種々の
タイミング信号を形成する。また、タイミング発生回路
Ｒ−ＴＣ，は、外部端子から供給されるロウアドレスス
トローブ信号ＲＡＳを受けることによって、ロウ系の各
種タイミング信号を形成する。この実施例に従うと、ロ
ウ系アドレス信号に応じて、スイッチ回路５ＷＩＬない
し５ＷＩＲの動作タイミングｓｈ、ｓｌを変化させるこ
とが必要とされる。それ故にタイミング発生回路Ｒ−Ｔ
Ｇは、アドレスバッファＡＤＢから出力されるロウ系の
内部相補アドレス信号の一部を受けるようにされる。

上記各メモリアレイＭＩＬないしＭ−２Ｒにおける欠陥
を救済するため、これらのメモリアレイＭ−ＩＬないし
Ｍ２Ｒ２に対してそれぞれＸ系の予備メモリアレイＭＸ
ＩＬないしＭＸ２Ｒと、Ｙ系の予備メモリアレイＭＹＩ
ＬないしＭＹ２Ｒがそれぞれ設けられる。これらのＸ系
の予備メモリアレイＭＸ１．ＬないしＭＸ２Ｒと、Ｙ系
の予備メモリアレイＭ　Ｙ　］　ＬないしＭＹ２Ｒへの
切り換えを行うため、不良ビットアドレスを記憶するア
ドレス記憶回路と、この不良アドレス（Ａ号と、アクセ
スのためにアドレスバッファＲ−ＡＤＢ及びＣ−ＡＤＢ
から供給されたアドレス信号とを比較して記憶された不
良アドレスが入力されたことを検出するアドレス比較回
路とからなる冗長回路Ｒ−、ＡＣ及びＣ−ＡＣが設けら
れる。これらの冗長回路Ｒ−ＡＣ及びＣ−ＡＣは、不良
アドレスに対するメモリアクセスを検出して、対応され
たアドレスデコーダＲ−ＤＣＴＩＬないしＲ−ＤＣＲ２
Ｒ及びＣ−ＤＣＲＩの選択動作を禁止させる信号を形成
するとともに、上記予備メモリアレイＭ’ＸＩＬないし
Ｍ　Ｘ　２　Ｒ及びＭＹＩＬないしＭＹ２Ｒを上記不良
ビットのアＩ／イに切り換えて選択動作を行わせる。特
に＄１１限されないが、この実施例では、高速動作化の
ために、言い換えるならば、アドレスバッファの出力負
荷容ｔを減らすとともに、冗長回路に供給されるアドレ
ス信号の伝達速度を早くするために、上記冗長回路Ｒ−
ＡＣは、ロウアドレスバッファＲ−ＡＤＢとその出力駆
動回路Ｒ−ＤＲＶとの間に配置される。同様に、冗長回
路Ｃ−ＡＣは、カラムアドレスバッファＣ−ＡＤＢとそ
の出力駆動回路Ｃ−ＤＲＶとの間に配置される。

また、特に制限されないが、上記冗長回路Ｒ−ＡＣ及び
Ｃ−ＡＣに含まれる不良アドレスの記憶回路は、ポリシ
リコン層を利用したヒユーズ手段を用いた記憶回路から
構成される。このため、ヒユーズ手段の選択的な切断（
溶断）のために、上記アドレスバッファＲ−ＡＤＢ及び
Ｃ−ＡＤＢを通したアドレス信号がそれぞれ利用される
。

第１図には、上記冗長回路Ｒ−ＡＣ（又はＣ−ＡＣ）を
構成するイネーブル回路及び単位回路の具体的一実施例
の回路図が示されている。

上記１つの冗長回路は、アドレス信号のビット数に応じ
た数だけの不良アドレスの記憶回路及びアドレス比較回
路からなる単位回路ＵＡＣＯと、１つのイネーブル回路
とにより構成される。

端子Ｐｉ〜Ｐ４は、不良アドレスを書込むためのプログ
ラム用電圧供給端子であり、所定の不良アドレスを書込
むときに、端子Ｐｉ、Ｐ３には電源電圧Ｖｃｃ又はそれ
以上の電圧Ｖｃｃ’　がヒユーズ切断用電圧として与え
られ、端子Ｐ２．Ｐ４には回路の接地電位が与えられる
。また、これらの端子Ｐ１ないしＰ４は、後述するよう
にヒユーズ手段の切断の有無を調べる時にも利用される
。　　′上記イネーブル回路は、次の各回路素子により
構成される。負荷ＭＯＳＦＥＴＱＩと駆動ＭＯ５ＦＥＴ
Ｑ２とはインバータを構成し、負荷ＭＯＳＦＥＴＱＩの
ドレイン、ゲートは、端子Ｐ３に接続される。このイン
バータの出力は、ヒユーズＦ１を切断させる駆動ＭＯＳ
　Ｆ　ＥＴＱ　３のゲートに接続される。このＭＯＳＦ
ＥＴＱ３のドレインと端子ＰＩとの間にヒユーズＦＩｆ
Ｊ（設けられ、そのソースは端子Ｐ２に接続される。ま
た、上記ＭＯ３Ｆ　ＥＴ（ユ２のゲートは、端子Ｐ４に
接続される。

上記端子Ｐ４と電源電圧ＶｃｃＯ間には抵抗Ｒ２が設け
られている。上記ヒユーズＦ１は、特に制限されないが
、ポリシリコンによって構成されている。所定の不良ア
ドレスを占込むときに、端子Ｐ１、Ｐ３にはヒユーズ切
断用電圧ＶＣＣ’　が与えられ、端子Ｐ２．Ｐ４には回
路の接地電位が与えられる。この結果、上記インバータ
の出力はハイレベルとなり、駆動ＭＯＳＦＥＴＱ３がオ
ン状態にされるため、ヒユーズＦ１が自動的に切断され
る。

このヒユーズＦ１の切断の有無に従った信号を形成する
ために、次のＣＭＯＳインバータ及びラッチ回路が設け
られている。

ＣＭＯＳナントゲート回路Ｇｌと０２の出力と一方の入
力とが互いに交差結線されることによりラッチ回路が構
成される。上記ＭＯＳＦＥＴＱ３ドレイン出力は、ＣＭ
ＯＳインバータ回路Ｎ１人力と上記ラッチ回路を構成す
る一方のナントゲート回路Ｇ２の他方の入力に供給され
る。上記ＣＭＯＳインバータ回路Ｎ１の出力は、上記ラ
ッチ回路を構成する他方のナンドゲー　ト回路Ｇ１の他
方の入力と、帰還用のＭＯＳＦＥＴＱ４のゲートに伝え
られる。この帰還用のＭＯ５ＦＥＴＱ４は、そのドレイ
ンが上記ヒユーズＦ１の基準電位側の端子、言い換える
ならば、駆動ＭＯＳＦＥＴＱ３のドレインに接続される
。この実施例では、上記ヒユーズＦ１の切断の有無を調
べるために、上記帰還用ＭＯＳＦＥＴＱ４のソースと回
路の接地電位点との間には、スイッチＭＯＳＦＥＴＱ２
０が設けられる。このスイッチＭＯＳＦＥＴＱ２０のゲ
ートには、上記端子Ｐ３の電圧を受けるインバータ回路
Ｎ５の出力信号が供給される。上記他方のナントゲート
回路Ｇ１の出力は、ＣＭＯＳインバータ回路Ｎ２の入力
に供給される。このＣＭＯＳインバータ回路Ｎ２の出力
からイネーブル信号φｋが出力される。

不良アドレスの単位回路ＵＡＣＯは、次の各回路素子に
よって構成される。

不良アドレスの記憶回路は、上記イネーブル回路と同様
なＭＯＳＦＥＴＱ５ないしＱ９と、Ｇ２１及びヒユーズ
Ｆ２と、ＣＭＯＳインバータ回路Ｎ３及びラッチ形態の
ＣＭＯＳナントゲート回路Ｇ３．Ｇ４から構成される。

また、不良アドレスの書込みのために、アドレスバッフ
ァＲ−Ａ、　Ｄ　Ｂ（又はＣ−ＡＤＢ）から送出される
非反転のアドレス信号ａＯは、インバータを構成する駆
動ＭＯＳＦＥＴＱ６と並列形態とされたＭＯＳ　Ｆ　Ｅ
ＴＱ７のゲートに供給される。所定の不良アドレスを書
込むときに、上記のように端子ＰＩ、Ｐ３には電源電圧
Ｖｃｃが与えられ、端子Ｐ２．Ｐ４には回路の接地電位
が与えられている。書込むべき不良アドレス信号ａＯが
ハイレベルならＭＯＳＦＥＴＱ７はオン状態にされる。

これにより、ヒユーズＦ２に結合された駆動ＭＯＳＦＥ
ＴＱ８がオフ状態にされるため、ヒユーズＦ２に切断電
流が流れないことより、ヒユーズＦ２の切断が行われな
い。

上記不良アドレス信号ａＯがロウレベルならＭＯＳＦＥ
ＴＱ７はオフ状態にされる。これにより、ヒユーズＦ２
に結合された駆動ＭＯＳＦＥＴＱ８がオン状態にされる
ため、ヒユーズＦＺに切断電流が流れることになり、ヒ
ユーズＦ２の切断が行われる。

上記ヒユーズＦ２が切断されているか否かに従った信号
を形成するために、上記同様なＣＭＯＳインバータ回路
Ｎ３とその帰還用ＭＯＳＦＥＴＱ９及びラッチ形態にさ
れたナントゲート回路Ｇ３゜Ｇ４が設けられている。そ
して、上記ヒユーズＦ２が切断されているか否かを調べ
るために、上記ＭＯＳＦＥＴＱ９には、直列形態にされ
たスイッチＭＯＳＦＥＴＱ２１が設けられる。このＭｏ
５ＦＥＴＱ２１のゲートに、上記ＭＯＳＦＥＴＱ２０の
ゲートと共通に接続され、上記インバータ回路Ｎ５の出
力信号が供給される。このことは、図示しない他の不良
アドレス記憶回路においても同様である。

上記不良アドレスに対応された１ビット分のアドレス比
較回路は、直列形態とされたＰチャンネルＭＯＳＦＥＴ
ＱＩ　Ｏ，Ｑｌ　１とＮチャンネルＭＯＳＦＥＴＱＩ　
２．Ｑｌ　３及びＰチャンネルＭ。

５ＦＥＴＱ１４．Ｇ１５とＮチャンネルＭＯＳＦＥＴＱ
Ｉ　６．Ｑｌ　７と、ＣＭＯＳインバータ回路Ｎ４とに
より構成される。上記２つの直列ＭＯＳＦＥＴ回路にお
けるＭＯＳＦＥＴＱＩ　１とＧ１２の接続点及びＭＯＳ
ＦＥＴＱＩ　５とＧ１６の接続点は、共通接続されて出
力端子ｃＯとされる。

アドレスバッファＲ−ＡＤＢ　（又はＣ−ＡＤＢ）から
出力される非反転のアドレス信号ａＯは、一方の直列Ｍ
ＯＳＦＥＴ回路におけるＭｏ５ＦＥＴＱ２１．Ｇ１２の
ゲートに供給される。これと対応された他方の直列ＭＯ
ＳＦＥＴ回路におけるＭｏ３ＦＥＴＧ１５．Ｇ１６のゲ
ートには、インバータ回路Ｎ４により反転されたアドレ
ス信号ａＯが供給される。

ヒユーズＦ２の切断の有無に従った不良アドレス信号ａ
Ｏ°とａＱｌ　は上記２つの直列ＭＯＳＦＥＴ回路にお
ける残りのＭｏ５ＦＥＴＱ２１とＧ１７及びＧ１３とＧ
１４のように、ＰチャンネルＭＯＳ　Ｆ　ＥＴとＮチャ
ンネルＭＯＳ　Ｆ　ＥＴに対して交差的に供給される。

上記同様な単位回路ＵＡＣＯが残りのアドレス信号ａｌ
ｘａｉに対しても同様に設けられろ。

今、不良アドレスとして、アドレス信号ａＯをハイレベ
ルとして（論理“１″）を記憶させた場合、言い換える
ならば、ヒユーズＦ２が切断されていない場合、ＣＭＯ
Ｓラッチ回路を構成するナントゲート回路Ｇ３の出力ａ
Ｏ゛はハイレベル。

ナントゲート回路Ｇ４の出力ａＯ”はロウレベルになる
。したがって、ＮチャンネルＭＯＳ　Ｆ　ＥＴＱ１７と
ＰチャンネルＭＯＳＦＥＴＱＩ　４とがオン状態になっ
ている。

メモリアクセスにより入力されたアドレス信号ａＯがロ
ウレベルならＰチャンネルＭＯＳＦＥＴＱＩＯがオン状
態に、インバータ回路Ｎ４で反転されたアドレス信号ａ
ＯのハイレベルによりＮチャンネルＭＯＳＦＥＴＱ１６
がオン状態にされる。

このように、両アドレス信号が不一致のときには、上記
オン状態のＮチャンネルＭＯＳＦＥＴＱＩ　６゜Ｇ１７
とによりロウレベル（論理“０”）の出力信号ＣＯが送
出される。

メモリアクセスにより入力されたアドレス信号ａＯがハ
イレベルならＮチャンネルＭＯＳＦＥＴＱ１２がオン状
態に、インバータ回路Ｎ４で反転されたアドレス信号ａ
ＯＯロウレベルによりＰチャンネルＭＯＳＦＥＴＱ１５
がオン状態にされる。

このように、両アドレス信号が一致のときには、上記オ
ン状態のＰチャンネルＭＯＳＦＥＴＱ１４゜Ｇ１５とに
よりハイレベル（論理“１”）の出力信号ｃＯが送出さ
れる。残りのアドレス信号ａ１〜ａｎに対応した上記回
路から出力信号Ｃ１〜Ｃｎが送出される。

アドレス信号の全ビットについて、上記ハイレベル（論
理“１”）の−散出力信号ｃ　Ｏ−ｃ　ｎと、イネーブ
ル信号φにの論理“１″とが得られたとき、論理和回路
Ｇ５の出力により、不良アドレスの検出が行われ、例え
ば図示しない予備ワード線ＷＬ”　　（又は予備データ
線）の選択信号が形成される。なお、イネーブル信号φ
には、不良メモリセルの選択を禁止するため、第３図に
示したロウデコーダＲ−ＤＣＲＩＬないしＲ−ＤＣＲ２
Ｒ又はカラムデコーダＣ−ＤＣＲ１に供給されるワード
線選択タイミング信号φＸ又はデータ線ｊ’Ａ択タイミ
ング信号φｙの伝達を禁止する。また、イネ−プル信号
φには、その論理“０”出力により上記冗長メモリアレ
イへの切り換えを禁止する。

この実施例の冗長回路においては、上記のように不良ア
ドレスの書き込みを行った後に、所望の不良アドレスが
書き込まれているか否か、言い換えるならば、不良アド
レス信号に従って対応するヒユーズが選択的に切断され
ているか否かの判定が行われる。この判定動作において
、端子Ｐ３には約８ｖのような比較的高い電圧が供給さ
れ、亀子Ｐ４には回路の接地電位が与えられる。そして
、端子Ｐ１に電源電圧を供給し、端子Ｐ２に電流センス
回路を接続する。上記端子Ｐ３に供給する電圧によって
、インバータ回路Ｎ５の出力信号はロウレベルにされる
。この結果、上記ＭＯＳ　Ｆ　ＥＴＱ２０．Ｇ２１等は
オフ状態にされる。したがって、帰還用ＭＯＳＦＥＴＱ
４、Ｑ９等が例えオン状態にされていても回路の接地電
位点から駆動ＭＯＳＦＥＴＱ３、Ｇ８等のドレイン側に
流れ込む電流経路を遮断することができる。これにより
、全アドレス信号ａＯ等をハイレベルにして、先ずイネ
ーブル回路のヒユーズＦ１に流れる電流をセンスした後
、アドレス信号の１つづつをロウレベルにしてそれに対
応したヒユーズＦ２等の電流を正確にセンスすることが
できる。すなわち、上記ヒユーズＦ２等の電流は、その
ときの測定電流から上記予め測定したヒユーズＦｌの電
流を減算することにより正確に求めることができる。

このような測定は、不良アドレスの書き込みの前にヒユ
ーズ手段が所望の電気的特性（抵抗値）を持って製造さ
れたか否かを調べるときにも利用できるものである。

第２図には、上記冗長回路Ｒ−ＡＣ（又はＣ−ＡＣ）を
構成するイネーブル回路の他の一実施例の回路図が示さ
れている。

この実施例のイネーブル回路は、上記同様な回路により
構成される。すなわち、負荷ＭＯＳＦＥＴＱＩと駆動Ｍ
ＯＳ　Ｆ　ＥＴＱ　２とはインバータを梼成し、負荷Ｍ
ＯＳＦＥＴＱＩのドレイン、ゲートは、端子Ｐ３に接続
される。このインバータの出力は、ヒユーズＦｌを切断
させる駆動ＭＯＳＦＥＴＱ３のゲートに接続される。こ
のＭＯＳＦＥＴＱ３のドレインと端子Ｐ１との間にヒユ
ーズＦ１が設けられ、そのソースは端子Ｐ２に接続され
る。また、上記ＭＯＳ　Ｆ　ＥＴＱ　２のゲートは、端
子Ｐ４に接続される。上記端子Ｐ４と電源電圧ＶｃｃＯ
間には抵抗Ｒ２が設けられている。上記ヒユーズＦ１は
、ポリシリコンによって構成されている。所定の不良ア
ドレスを書込むときに、端子Ｐ１、Ｆ３にはヒユーズ切
断用電圧Ｖｃｃ’が与えられ、端子Ｐ２．Ｐ４には回路
の接地電位が与えられる。この結果、上記インバータの
出力はハイレベルとなり、駆動ＭＯＳＦＥＴＱ３がオン
状態にされるため、ヒユーズＦｌが自動的に切断される
。

この実施例では、このヒユーズＦ１の切断に従った信号
を形成するため及びヒユーズＦ１の切断の有無を正確に
判定するために排他的論理和回路ＥＸ及びランチ回路が
設けられている。

ＣＭＯＳナントゲート回路Ｇ１とＧ２の出力と一方の入
力とが互いに交差結線されることによりラッチ回路が構
成される。上記ヒユーズＦ１の両端の信号は、排他的論
理和回路ＥＸの一対の入力端子に供給され、上記駆動Ｍ
ＯＳ　Ｆ　ＥＴＱ　３のドレイン出力は上記ラッチ回路
を構成する一方のナントゲート回路Ｇ２の他方の入力に
供給される。

上記排他的論理和回路ＥＸの出力は、上記ラッチ回路を
構成する他方のナントゲート回路Ｇ１の他方の入力と、
ヒユーズＦ１の基準電位側と回路の接地電位点との間に
設けられた帰還用のＭＯＳＦＥＴＱ４のゲートに伝えら
れる。上記他方のナントゲート回路Ｇ１の出力は、ＣＭ
ＯＳインバータ回路Ｎ２の入力に供給される。このＣＭ
ＯＳインバータ回路Ｎ２の出力からイネーブル信号φｋ
が出力される。なお、不良アドレスの記憶回路も、上記
類似の回路により構成される。すわなち、同図における
駆動ＭＯＳ　Ｆ　ＥＴが、アドレス信号によって選択的
にオン／オフ状態させるようにすればよい。

上記イネーブル回路において、通常の動作状態では、ヒ
ユーズＦ１が切断されているときは、排他的論理和回路
ＥＸの入力信号がハイレベルと口ウレベルの不一致とな
るため、その出力信号がロウレベルになって帰還用ＭＯ
ＳＦＥＴＱ４をオン状態にさせる。一方、ヒユーズＦ１
が切断されていないときは、排他的論理和回路ＥＸの入
力信号が共にハイレベルの一致となるため、その出力信
号がロウレベルになって帰還用ＭＯＳＦＥＴＱ４をオフ
状態にさせる。これにより、直流電流を消費しないよう
にされる。

また、ヒユーズＦ１の切断の有無を調べるときには、端
子Ｐ１からロウレベルとみなされる電位を供給して電流
が流れるか否かを判定する。これにより、ヒユーズＦｌ
の切断の有無にかかわらず排他的論理和ＥＸの入力信号
が共にロウレベルの一致となるため、その出力をロウレ
ベルにして帰還用Ｍ　ＯＳ　Ｆ　Ｅ　’ｌ’　Ｑ　４を
オフ状態にできるものとなる。これによって、端子Ｐ１
と２２間の抵抗測定によりヒユーズＦ１の切断の有無を
調べることが可能とされる。このとは、不良アドレスの
記憶回路においても前記実施例の同様な手法によってそ
のヒユーズの切断の有無を調べることができるものであ
る。

上記した実施例から得られる作用効果は、下記の通りで
ある。すなわち、ｆｌ）冗長回路を構成する記憶回路における帰還用スイ
ッチＭＯＳ　Ｆ　ＥＴに直列形態にされ、測定時にハイ
レベルにされる信号を受けるインバータ回路の出力信号
によってオフ状態にされるスイッチＭＯＳＦＥＴ又はヒ
ユーズ手段の両端の信号を受け′　てその出力信号を上
記帰還用スイッチＭＯＳＦＥＴのゲートに伝えることに
より、ヒユーズ手段を含む電流経路を駆動ＭＯＳＦＥＴ
による１つにできるから、ヒユーズ手段の切断の有無に
従った電流を正確に判定することができるという効果が
得られる。

（２）上記（１）により、不良アドレスの書き込み状態
を電気的に正確に知るとこができるから、信頼性の高い
冗長回路を得ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、帰還用ＭＯ５
ＦＥＴに直列に設けられるスイッチＭＯＳ　Ｆ　ＥＴを
ヒユーズの切断の有無を調べろときにオフ状態にさせる
ための制御信号は、専用の電極を設けてそこから供給す
るものであってもよい、また、ヒユーズ手段の両端の電
圧を受けて、その一致／不一致を判定して帰還用ＭＯＳ
ＦＥＴを制御する回路は、そのような論理機能を持つも
のであれば何であってもよい。なお、不良アドレスの記
憶回路とアドレス比較回路からなる冗長回路は、アドレ
ス比較回路に隣接して配置するものの他、予信メモリア
レイ側に近接し、あるいは適当な空きスペースに配置す
るもの等何であってもよい。

また、不良アドレスの記憶回路及びアドレス比較回路は
、上記ＣＭＯ３回路の他、Ｎチャンネル間Ｏ３ＦＥＴ　
（又はＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　）のみによ
って構成されるものであってもよい。

ダイナミック型ＲＡＭの各回路ブロックの具体的回路構
成は、種々の実施形態を採ることができるものである０
例えば、外部端子から供給するアドレス信号は、それぞ
れ独立した外部端子からロウアドレス信号とカラムアド
レス信号とを同時に供給するものとてもよい。メモリア
レイの構成は、例えば、１Ｍビットのような大記憶容量
化を図る場合、第１図において、カラムデコーダを中心
にし右側にも同様なメモリアレイ及びロウアドレス選択
回路を設けるもの、あるいはロウデコーダを中心して下
側にも同様なメモリアレイを設けるもの等種々の実施形
態を採ることができる。

以上本発明者によってなされた発明をその背景となった
利用分野であるダイナミック型ＲＡＭに適用した場合に
ついて説明したが、それに限定されるものではなく、例
えば上記のような欠陥救済方式を採用することを条件と
してスタティック型ＲＡＭや各種ＲＯＭ　（、リード・
オンリー・メモリ）等の半導体記憶装置にも同様に利用
することができる。

〔発明の効果〕

本願において開示される発明のうちの代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、冗長回路を構成する記憶回路における帰
還用スイッチＭＯＳＦＥＴに直列形態にされ、測定時に
ハイレベルにされる信号を受けるインバータ回路の出力
信号によってオフ状態にされるスイッチＭＯＳＦＥＴ又
はヒユーズ手段の両端の信号を受けてその出力信号を上
記帰還用スイッチＭＯＳＦＥＴのゲートに伝えることに
より、ヒユーズ手段を含む電流経路を駆動ＭＯＳＦＥＴ
による１つ制限し、ヒユーズ手段の切断の有無に従った
電流を正確に判定することができる。

【図面の簡単な説明】

第１図は、この発明に係る冗長回路を構成する単位回路
の一実施例を示す回路図、第２図は、この発明に係る冗長回路を構成するイネーブ
ル回路の他の一実施例を示す回路図、第３図は、この発
明に係るダイナミック型ＲＡＭの一実施例を示す内部構
成ブロック図、第４図は、本願発明者等において先に開
発された冗長回路の一例を示す回路図である。Ｍ−ＩＬ〜Ｍ２Ｒ・・メモリアレイ、ＭＸ−Ｌ〜ＭＸ２
Ｒ・・ロウ系予備メモリアレイ、ＭＹ−Ｌ−ＭＹ２Ｒ・
・カラム系予備メモリアレイ、ＳＡｌ、ＳＡ２・・セン
スアンプ、Ｒ−ＡＤＢ・・ロウアドレスバッファ、Ｃ−
５ＷＩＬ、Ｃ−３ＷＩＲ，Ｃ−ＣＷ２Ｌ、Ｃ−５Ｗ２Ｒ
・・カラムスイッチ、ＳＷＩ　Ｌ−３Ｗ２Ｒ・・スイッ
チ回路、Ｃ−ＡＤＢ・・カラムアドレスバッファ、Ｒ−
ＤＣＲ−Ｌ−Ｒ−ＤＣＲ２Ｒ・・ロウデコーダ、Ｃ−Ｄ
ＣＲＩ、ＣＤＣＲ２・・カラムデコーダ、Ｒ−ＴＧ・・
ロウ系タイミング発生回路、Ｃ−ＴＧ・・カラム系タイ
ミング発生回路、Ｒ−ＡＣ・・ロウ系冗長回路、Ｃ−Ａ
Ｃ・・カラム系冗長回路、ＤＩＢ・・データ入カバソフ
ァ、ＤＯＢ・・データ出カバソファ、Ｇ１−０４・・ナ
ントゲート回路、Ｎ１〜Ｎ５・・インバータ回路、Ｐ１
〜Ｐ４・・端子、ＥＸ・・排他的論理和回路、Ｆ１〜Ｆ
２・・ヒユーズ代理人弁理士　小川　勝馬１″　　　・第　２　図４　　Ｐ２

Claims

【特許請求の範囲】１、ヒューズ手段に切断電流を流す駆動ＭＯＳＦＥＴと
、上記ヒューズ手段の切断の有無に従った信号を受ける
インバータ回路及びこのインバータ回路の出力信号を受
けて上記ヒューズ手段の基準電位側に設けられる帰還用
スイッチＭＯＳＦＥＴ並びにこの帰還用スイッチＭＯＳ
ＦＥＴに直列形態にされ所定の制御信号に従ってスイッ
チ制御されるＭＯＳＦＥＴ、又は上記ヒューズ手段の両
端の信号を受けてその出力信号を上記帰還用スイッチＭ
ＯＳＦＥＴのゲートに伝える一致／不一致回路とを含み
、アドレスバッファから供給される内部アドレス信号と
記憶回路によって記憶された不良アドレス信号とを受け
て不良アドレスへのアクセスを検出して予備メモリアレ
イに切り換える冗長回路を含むことを特徴とする半導体
記憶装置。２、上記所定の制御信号は、記憶回路への書き込みを有
効にする電圧が供給されるパッドの信号を受けるインバ
ータ回路により形成されるものであることを特徴とする
特許請求の範囲第１項記載の半導体記憶装置。