JPS623462B2 - - Google Patents
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- Publication number
- JPS623462B2 JPS623462B2 JP11714378A JP11714378A JPS623462B2 JP S623462 B2 JPS623462 B2 JP S623462B2 JP 11714378 A JP11714378 A JP 11714378A JP 11714378 A JP11714378 A JP 11714378A JP S623462 B2 JPS623462 B2 JP S623462B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- address
- bits
- registers
- addressing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 12
- 238000006073 displacement reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
この発明は例えばマイクロコンピユータにおけ
るメモリに対するアドレスの指定に適用して好ま
しいアドレス指定方式に関する。
るメモリに対するアドレスの指定に適用して好ま
しいアドレス指定方式に関する。
従来よりアドレス指定に汎用レジスタを利用す
ることにより効率のよいプログラムを作成でき
た。即ち第１図に示すように全アドレスを指定す
るために必要なビツト数、例えば16ビツトの複数
の汎用レジスタR0〜R3をアドレス指定用にも利
用するようにしておく。例えばレジスタ間接アド
レス指定の場合は汎用レジスタR0又はR1を指定
し、そのレジスタの内容でアドレス指定する。或
いはインデツクス修飾アドレス指定の場合は、レ
ジスタR2又はR3を指定し、そのレジスタの内容
と命令中の変位量（デイスプレイスメント）との
加算によつてアドレス指定を行う。その他オート
インクリメント、オートデクリメントなど各種の
アドレス指定方式を行なうことができる。
ることにより効率のよいプログラムを作成でき
た。即ち第１図に示すように全アドレスを指定す
るために必要なビツト数、例えば16ビツトの複数
の汎用レジスタR0〜R3をアドレス指定用にも利
用するようにしておく。例えばレジスタ間接アド
レス指定の場合は汎用レジスタR0又はR1を指定
し、そのレジスタの内容でアドレス指定する。或
いはインデツクス修飾アドレス指定の場合は、レ
ジスタR2又はR3を指定し、そのレジスタの内容
と命令中の変位量（デイスプレイスメント）との
加算によつてアドレス指定を行う。その他オート
インクリメント、オートデクリメントなど各種の
アドレス指定方式を行なうことができる。
このようなアドレス指定方式をアドレスのビツ
ト数よりも、ビツト数が少ない、例えば８ビツト
の命令語で動作するマイクロコンピユータに採用
すると、汎用レジスタの内容を変更するために必
要な命令数が多くなる。即ち16ビツトの汎用レジ
スタの内容を８ビツトの命令語で変更するには先
ず変更を示す命令の８ビツトと、その変更の内容
を示すデータとして、上位８ビツトと、下位８ビ
ツトとを必要とし、計３バイトの命令を必要とす
る。また命令中の変位量のビツト数が限られてい
るため、小さいアドレス空間しかインデツクス修
飾できず、それ以外のアドレス空間をインデツク
ス修飾する場合は、そのインデツクスレジスタと
して使用している汎用レジスタの内容を変更する
必要があり、その変更のために３バイト命令を必
要とする。このようにレジスタの内容変更に３バ
イト命令を用いなければならないことは、命令数
が多くなり、全体のプログラム量が大きくなる欠
点があつた。
ト数よりも、ビツト数が少ない、例えば８ビツト
の命令語で動作するマイクロコンピユータに採用
すると、汎用レジスタの内容を変更するために必
要な命令数が多くなる。即ち16ビツトの汎用レジ
スタの内容を８ビツトの命令語で変更するには先
ず変更を示す命令の８ビツトと、その変更の内容
を示すデータとして、上位８ビツトと、下位８ビ
ツトとを必要とし、計３バイトの命令を必要とす
る。また命令中の変位量のビツト数が限られてい
るため、小さいアドレス空間しかインデツクス修
飾できず、それ以外のアドレス空間をインデツク
ス修飾する場合は、そのインデツクスレジスタと
して使用している汎用レジスタの内容を変更する
必要があり、その変更のために３バイト命令を必
要とする。このようにレジスタの内容変更に３バ
イト命令を用いなければならないことは、命令数
が多くなり、全体のプログラム量が大きくなる欠
点があつた。
この発明の目的は全アドレス空間を指定するた
めに必要とするビツト数より少ないビツト数の汎
用レジスタを用いて各種のアドレス指定方式とす
ることができ、しかも、そのための汎用レジスタ
の内容の変更に多くの命令を必要とせず、従つて
プログラム量も余り大きくすることがないアドレ
ス指定方式を提供することにある。
めに必要とするビツト数より少ないビツト数の汎
用レジスタを用いて各種のアドレス指定方式とす
ることができ、しかも、そのための汎用レジスタ
の内容の変更に多くの命令を必要とせず、従つて
プログラム量も余り大きくすることがないアドレ
ス指定方式を提供することにある。
この発明によれば汎用レジスタが、マイクロコ
ンピユータのデータ長と同一又はこれより短かい
ビツト数の部分レジスタに分割され、それ等部分
レジスタの内容はアドレスの別の位を指定するよ
うに構成する。複数の汎用レジスタがそれぞれ部
分レジスタに分割され、それ等部分レジスタのア
ドレスの異なる位を指定するものを組合せ、その
組合せの変更により、各種のアドレス指定ができ
る。或いは部分レジスタの１つでアドレスの上位
を指定し、アドレスの残りの下位を命令中の変位
量で指定する。固定データでアドレスの上位を指
定し、残りの下位を部分レジスタを選択的に指定
する。更に上述において選択されたレジスタの内
容を、アドレス指定後に、インクリメント又はデ
クリメントするようにする。
ンピユータのデータ長と同一又はこれより短かい
ビツト数の部分レジスタに分割され、それ等部分
レジスタの内容はアドレスの別の位を指定するよ
うに構成する。複数の汎用レジスタがそれぞれ部
分レジスタに分割され、それ等部分レジスタのア
ドレスの異なる位を指定するものを組合せ、その
組合せの変更により、各種のアドレス指定ができ
る。或いは部分レジスタの１つでアドレスの上位
を指定し、アドレスの残りの下位を命令中の変位
量で指定する。固定データでアドレスの上位を指
定し、残りの下位を部分レジスタを選択的に指定
する。更に上述において選択されたレジスタの内
容を、アドレス指定後に、インクリメント又はデ
クリメントするようにする。
第２図はこの発明によるアドレス指定方式の実
施例を示し、メモリ１１に対し、アドレスバツフ
ア１２の内容によりアドレス指定が行なわれ、デ
ータバツフア１３の内容が、その指定されたアド
レス位置に書込まれ、又はそこから読出されてデ
ータバツフア１３内に格納される。データバツフ
ア１３の内容中の命令は命令レジスタ１４にセツ
トされ、その内容はデコーダ１５で解続される。
またデータバツフア１３はデータバス１６を通じ
て演算レジスタ１７，１８、演算回路１９に接続
され、更に汎用レジスタ２１，２２に接続され
る。スタツクポインタ２３、プログラムカウンタ
２４はアドレスバス２６を通じてアドレスバツフ
ア１２に接続され、プログラムカウンタ２４には
増減回路２５が接続されて、内容を＋１、又は−
１、つまりインクリメント又はデクリメントされ
る。
施例を示し、メモリ１１に対し、アドレスバツフ
ア１２の内容によりアドレス指定が行なわれ、デ
ータバツフア１３の内容が、その指定されたアド
レス位置に書込まれ、又はそこから読出されてデ
ータバツフア１３内に格納される。データバツフ
ア１３の内容中の命令は命令レジスタ１４にセツ
トされ、その内容はデコーダ１５で解続される。
またデータバツフア１３はデータバス１６を通じ
て演算レジスタ１７，１８、演算回路１９に接続
され、更に汎用レジスタ２１，２２に接続され
る。スタツクポインタ２３、プログラムカウンタ
２４はアドレスバス２６を通じてアドレスバツフ
ア１２に接続され、プログラムカウンタ２４には
増減回路２５が接続されて、内容を＋１、又は−
１、つまりインクリメント又はデクリメントされ
る。
メモリ１１は65535番地まであり、その全番地
の指定は16ビツトのアドレスにより行なわれる。
従つてアドレスバス２６は16ビツトである。一方
マイクロコンピユータは８ビツトの命令語で動作
し、従つてデータバス１６は８ビツトとされる。
の指定は16ビツトのアドレスにより行なわれる。
従つてアドレスバス２６は16ビツトである。一方
マイクロコンピユータは８ビツトの命令語で動作
し、従つてデータバス１６は８ビツトとされる。
この実施例では16ビツトの汎用レジスタ２１は
８ビツトの部分レジスタＲ０，Ｒ２に、レジスタ
２２は部分レジスタＲ１，Ｒ３にそれぞれ分割さ
れる。これ等部分レジスタＲ０，Ｒ１はアドレス
の下位８ビツトを指定でき、部分レジスタＲ１，
Ｒ３はアドレスの上位８ビツトを指定できるよう
に構成される。
８ビツトの部分レジスタＲ０，Ｒ２に、レジスタ
２２は部分レジスタＲ１，Ｒ３にそれぞれ分割さ
れる。これ等部分レジスタＲ０，Ｒ１はアドレス
の下位８ビツトを指定でき、部分レジスタＲ１，
Ｒ３はアドレスの上位８ビツトを指定できるよう
に構成される。
例えばレジスタ間接アドレス指定を行う場合は
部分レジスタＲ０，Ｒ１の１つと、Ｒ２，Ｒ３の
１つとをそれぞれ選択して16ビツトのアドレスと
してアドレスバス２６へ出力する。この場合この
部分レジスタの組合せはＲ０Ｒ２，Ｒ０Ｒ３，Ｒ
１Ｒ２，Ｒ１Ｒ３の４通りとなり、４種類のアド
レスを発生できる。従来においてはレジスタが分
割されずレジスタ２１，２２の１つを選択するこ
としかできず、２通りのアドレスを発生するだけ
である。この場合と比較して２つの汎用レジスタ
２１，２２を使用するが、この発明方式によれば
より多くのアドレスを発生でき、それだけレジス
タを効率的に利用できる。
部分レジスタＲ０，Ｒ１の１つと、Ｒ２，Ｒ３の
１つとをそれぞれ選択して16ビツトのアドレスと
してアドレスバス２６へ出力する。この場合この
部分レジスタの組合せはＲ０Ｒ２，Ｒ０Ｒ３，Ｒ
１Ｒ２，Ｒ１Ｒ３の４通りとなり、４種類のアド
レスを発生できる。従来においてはレジスタが分
割されずレジスタ２１，２２の１つを選択するこ
としかできず、２通りのアドレスを発生するだけ
である。この場合と比較して２つの汎用レジスタ
２１，２２を使用するが、この発明方式によれば
より多くのアドレスを発生でき、それだけレジス
タを効率的に利用できる。
インデツクス修飾アドレス指定を行うには、部
分レジスタＲ２又はＲ３を指定し、その内容によ
りアドレスの上位８ビツトを指定し、命令中の変
位量をデータバス１６からアドレスバス２６へ供
給して、アドレスの下位８ビツトを指定する。
分レジスタＲ２又はＲ３を指定し、その内容によ
りアドレスの上位８ビツトを指定し、命令中の変
位量をデータバス１６からアドレスバス２６へ供
給して、アドレスの下位８ビツトを指定する。
スクラツチパツド・レジスタアドレス指定の場
合は、スクラツチパツドレジスタが０番地から
255番地までにあるため、アドレス上位８ビツト
は全て０であり、下位８ビツトととして部分レジ
スタＲ０又はＲ１だけを指定すればよい。従来に
おいては16ビツトのレジスタの内容のすべてがア
ドレスバス２６へ送出されるため、そのレジスタ
の上位８ビツトをすべて０にする操作が必要とな
り、そのため２バイト命令が必要である。しかし
この実施例では単に１つの部分レジスタを指定し
て出力すればよい。
合は、スクラツチパツドレジスタが０番地から
255番地までにあるため、アドレス上位８ビツト
は全て０であり、下位８ビツトととして部分レジ
スタＲ０又はＲ１だけを指定すればよい。従来に
おいては16ビツトのレジスタの内容のすべてがア
ドレスバス２６へ送出されるため、そのレジスタ
の上位８ビツトをすべて０にする操作が必要とな
り、そのため２バイト命令が必要である。しかし
この実施例では単に１つの部分レジスタを指定し
て出力すればよい。
オートインクリメント又はオートデクリメント
アドレス指定の場合は先のレジスタ間接アドレス
指定におけるように、部分レジスタＲ０又はＲ１
の一方を選択して、アドレスの下位８ビツトを指
定し、これと共に部分レジスタＲ２又はＲ３を選
択してアドレスの上位８ビツトを指定する。この
ようにしてアドレス指定した後に、部分レジスタ
Ｒ０又はＲ１の選択したものの内容を増減回路２
５により＋１又は−１、或いは＋２、若しくは−
２すればよい。或いはスクラツチパツドレジスタ
アドレス指定の場合のように部分レジスタＲ０，
Ｒ１の一方のみを選択してアドレスの下位８ビツ
トを指定し、上位８ビツトは全て０にし、その
後、その選択したＲ０又はＲ１の内容のみを増減
回路２５で±１、又は±２のインクリメント或い
はデクリメントを行う。
アドレス指定の場合は先のレジスタ間接アドレス
指定におけるように、部分レジスタＲ０又はＲ１
の一方を選択して、アドレスの下位８ビツトを指
定し、これと共に部分レジスタＲ２又はＲ３を選
択してアドレスの上位８ビツトを指定する。この
ようにしてアドレス指定した後に、部分レジスタ
Ｒ０又はＲ１の選択したものの内容を増減回路２
５により＋１又は−１、或いは＋２、若しくは−
２すればよい。或いはスクラツチパツドレジスタ
アドレス指定の場合のように部分レジスタＲ０，
Ｒ１の一方のみを選択してアドレスの下位８ビツ
トを指定し、上位８ビツトは全て０にし、その
後、その選択したＲ０又はＲ１の内容のみを増減
回路２５で±１、又は±２のインクリメント或い
はデクリメントを行う。
以上述べたようにこの発明のアドレス指定方式
によれば各種のアドレス指定方式を行うことがで
きる。しかも１つの部分レジスタの内容を変更す
るには２バイト命令で行うことができる。しかも
１つの部分レジスタのみを変更すればよい場合が
あり、その場合は２バイト命令で済むが、従来に
おいては下位８ビツトのみを変更する場合でも、
16ビツトレジスタの内容を変更することになるた
め、３バイト命令を必要としたことからするとこ
の発明のアドレス指定方式によれば命令数が少な
く、プログラムの量も従来より少なくて済む。ま
た先に述べたように上位指定用の部分レジスタ群
と、下位指定用の部分レジスタ群とからそれぞれ
選択して組合せることにより、効率よくアドレス
を発生できる。
によれば各種のアドレス指定方式を行うことがで
きる。しかも１つの部分レジスタの内容を変更す
るには２バイト命令で行うことができる。しかも
１つの部分レジスタのみを変更すればよい場合が
あり、その場合は２バイト命令で済むが、従来に
おいては下位８ビツトのみを変更する場合でも、
16ビツトレジスタの内容を変更することになるた
め、３バイト命令を必要としたことからするとこ
の発明のアドレス指定方式によれば命令数が少な
く、プログラムの量も従来より少なくて済む。ま
た先に述べたように上位指定用の部分レジスタ群
と、下位指定用の部分レジスタ群とからそれぞれ
選択して組合せることにより、効率よくアドレス
を発生できる。
第１図は従来の汎用レジスタをアドレス指定に
利用する場合を説明するための図、第２図はこの
発明によるアドレス指定方式の一例を示すブロツ
ク図である。 １１……メモリ、１２……アドレスバツフア、
１３……データバツフア、１４……命令レジス
タ、１５……命令デコーダ、１６……データバ
ス、１７，１８……演算レジスタ、１９……演算
回路、２１，２２……汎用レジスタ、２３……ス
タツクポインタ、２４……プログラムカウンタ、
２５……増減回路、２６……アドレスバス。
利用する場合を説明するための図、第２図はこの
発明によるアドレス指定方式の一例を示すブロツ
ク図である。 １１……メモリ、１２……アドレスバツフア、
１３……データバツフア、１４……命令レジス
タ、１５……命令デコーダ、１６……データバ
ス、１７，１８……演算レジスタ、１９……演算
回路、２１，２２……汎用レジスタ、２３……ス
タツクポインタ、２４……プログラムカウンタ、
２５……増減回路、２６……アドレスバス。
Claims (1)
- １ 所定ビツト長のレジスタを少なくとも２個有
し、各レジスタを上位側アドレスおよび下位側ア
ドレスを指定する複数のブロツクに分割し、第１
および第２のレジスタの各上位側アドレス指定ブ
ロツクのうちの一方、および第１および第２のレ
ジスタの各下位側アドレス指定ブロツクのうちの
一方を選択してこれらを組み合わせてアドレス情
報を作成することを特徴とするアドレス指定方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11714378A JPS5543680A (en) | 1978-09-22 | 1978-09-22 | Address designation system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11714378A JPS5543680A (en) | 1978-09-22 | 1978-09-22 | Address designation system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5543680A JPS5543680A (en) | 1980-03-27 |
| JPS623462B2 true JPS623462B2 (ja) | 1987-01-24 |
Family
ID=14704514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11714378A Granted JPS5543680A (en) | 1978-09-22 | 1978-09-22 | Address designation system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5543680A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0427830Y2 (ja) * | 1986-04-16 | 1992-07-03 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69434971T2 (de) | 1993-05-27 | 2008-01-17 | Matsushita Electric Industrial Co., Ltd., Kadoma | Programmumsetzungseinheit |
-
1978
- 1978-09-22 JP JP11714378A patent/JPS5543680A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0427830Y2 (ja) * | 1986-04-16 | 1992-07-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5543680A (en) | 1980-03-27 |
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