JPS644207B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタル・データ処理システムに関
し、特にアドレス指定可能なレジスタに記憶され
た２進数を指定された記憶場所で始まる記憶のた
め、メモリーに対して移動する命令を構成するた
めのデータ処理システムにおける装置に関する。
その２進数の書式又は形態は、システムのワード
のアドレス指定可能なメモリーからこの２進数を
取り出すためのシステムの能力と両立不可能であ
り得る。命令の構成に際しては、本装置は、後で
検索可能なように記憶されることと両立可能な書
式に前記２進数をおく。

デイジタル・データ処理システムは、ある数の
ビツトを並行的に取扱うよう最適化され、即ち構
成要件として１つのワード即ち機械ワードとして
定義される。１つのワードは更に、各々がある数
のビツトを含む複数のバイトを含むものとして定
義することができる。１バイトに対するビツト数
については標準的な統一はない。あるコンピユー
タ装置のメーカはその装置を８ビツトのバイトを
用いることを標準化し、他のメーカは９ビツト・
バイトを使用する。本願においては、接頭辞即ち
変更記号なしに用いる場合のワード・バイトは９
ビツト・バイトを意味する。

あるデータ処理システムは、各々のアドレス指
定可能な記憶場所は１つのバイト、それも殆んど
８ビツトのバイトを記憶することを基準にしてそ
のメモリー即ち作業ストアを構成する。他のシス
テムは、各アドレス指定可能な記憶場所が１つの
機械ワードを記憶するように構成される。２進数
について演算即ち処理を行う必要がある時、何れ
のタイプの計算システムも一般にこの２進数を１
つの８ビツト・バイト機械における１つの文字が
８ビツトを有し、９ビツト・バイト機械は９ビツ
ト即ち１つのノネツトを有する如きある数の文字
に限定する。本発明が適用可能なワード専用デー
タ処理システムは、１ワードが４バイトに分割可
能な36ビツトを有するワード・アドレス指定可能
メモリーを有する。８ビツト・バイト専用コンピ
ユータと競合するようにこのようなワード専用シ
ステムの能力を向上させるには、このワード専用
コンピユータが、プログラムおよびコンピユータ
に対する最小限度の変更で８ビツト・バイト文字
のアドレス指定可能なメモリーのコンピユータ・
システム用に書かれたアプリケーシヨン・プログ
ラムの実行が可能であることが望ましい。このよ
うなワード専用コンピユータは、メモリーに関す
る読出しおよび書込みを含み、オクテツト又はノ
ネツトの何れかである１乃至４文字の２進数を効
率よく取扱うことができなければならない。この
能力を有するコンピユータにより得られる１つの
利点は、バイト専用コンピユータを置換するユー
ザがワード専用コンピユータにより実行するアプ
リケーシヨン・プログラムを書換えなければなら
ない必要をなくすことになる。このような変換は
高価でありかつ時間を浪費するものであり勝ちで
ある。しかし、前記の特徴を有するワード専用コ
ンピユータに１文字当り８又は９ビツトのある限
られた数の文字を有する２進数の取扱い能力を与
えるためには、コンピユータは、２進数の最上位
ビツトを含む２進数の最上位文字を命令に指定さ
れた１つのアドレスにおける１つのワードの４つ
のバイトの記憶場所のどれか１つに記憶させて１
つの２進数を１つの記憶場所に記憶する能力を持
たねばならない。１つのワード境界をオーバーフ
ローする２進数のどの文字も隣接即ち連続の記憶
アドレスに記憶される。オーバーフローが生じる
かどうかは、ある２進数における文字数と、この
２進数の最上位文字を含む第１のワードにおける
バイト記憶場所に依存する。第２のワードは、必
要に応じて、それにバイトが１つのワード境界に
対し左寄せされるように配された２進数の文字を
含むバイトをおくことになる。文字を含むバイト
は、左から右へ重みが逓減する順序で配置され
る。８ビツト文字が９ビツト・バイトの記憶場所
即ち位置に記憶されるべき場合、各バイトの最上
位ビツト位置は１つの充填ビツト、即ち通常はこ
れに記憶された１つの論理値零を有する。

ある２進数の各文字が１グループのアドレス指
定可能なレジスタの指定された１つに記憶される
１文字当り８又は９ビツトを有する１乃至４文字
の２進数が与えられ、この２進数の文字が１ワー
ド又は半ワードの境界に対して右寄せされると、
問題は２進数の文字があるワード・アドレス指定
可能なメモリーから効率的に検索され得るよう
に、いかにしてあるワード・アドレス指定可能な
メモリーにおいてこの２進数の文字を記憶するか
と云うことである。このためには、１バイト位置
当り唯１つの文字があること、又これら文字を含
むバイトの記憶場所が容易かつ正確に決定可能で
あることが必要となる。これを達成する１つの方
法は、２進数の最上位文字を、ある記憶場所に記
憶されるべきワードの４つのバイト位置の指定さ
れた１つにおき、文字を含む他のバイトはある順
序でおかれることによる。更に、問題は１つの２
進数が指定されたアドレス指定可能なレジスタに
存在する時、いかにしてこの２進数をデータ・ア
ウト・レジスタに対して移動し、２進数の最上位
文字を含むバイトをデータ・アウト・レジスタに
おける第１のワードにおいて、その結果最上位文
字を含むバイトが命令により決定されるバイト位
置における第１ワードにおかれ、２進数の文字を
含む他のバイトが重さが逓減する順序で第１のワ
ードに配されるようにするかである。この２進数
の文字を含むバイトが第１のワードのワード境界
にかけてオーバーフロー即ち跨るならば、このオ
ーバーフロー・バイトは左寄せされ、第１ワード
が指定された記憶場所に記憶されるようにメモリ
ーに対して送出された後にデータ・アウト・レジ
スタに記憶されるべき第２のワードにおける順序
で記憶される。

これ迄はこの特定の機能が実施された方法はソ
フトウエア・プログラムによるものであつた。し
かし、このようなプログラムはかなりの数の命令
を必要とし、この命令の各々は数クロツク時間を
要し、その結果このようなプログラムの実行には
比較的多くの時間が必要となる。このような変換
を行わなければならないデータ処理システムのス
ループツトに照して測定される性能上のペナルテ
イが、特に８ビツト文字に分割可能な大きな数の
純２進数に関する演算を必要とするプログラムの
実施において、メモリーにおける２進数の文字を
直接アドレス指定するよう構成されたデータ処理
システムと有効に競合するこのようなデータ処理
システムの能力に明らかに悪影響を及ぼす。

本発明は、１つの文字が複数のフル・ワード又
は半ワード・レジスタの１つからの８ビツト又は
９ビツトからなる如き１乃至４文字の１つの２進
数を移動する１つの命令を構成し、１ワードが４
つのバイト位置即ちバイトに分割可能な36ビツト
を有する如く定義される装置を提供する。この２
進数はアドレス指定可能なレジスタの指定された
１つに記憶され、１つのワード境界に右寄せさ
れ、即ち、この２進数の最下位ビツトがレジスタ
の最下位ビツト位置におかれる。この２進数の最
上位ビツトは、右から左へ重さが逓増する順序で
レジスタのビツト位置に記憶される。

メモリー（MTM）命令に対する移動の受取り
に応答して、データ処理システムの中央処理装置
（CPU）の制御論理回路装置即ちコントローラは
制御信号をアドレス指定されたレジスタに与え、
このレジスタにおいて前記２進数が記憶されてそ
の各ビツトを書式化スイツチに与えさせ、このス
イツチの条件は、２進数の各文字がオクテツトで
あればアンパツクされるようにコントローラから
の制御信号により選択され即ち付勢される。１つ
のオクテツトが各バイトにおかれ、各オクテツト
の各ビツトはこのような各バイトの下位ビツト位
置を占有する。前記書式化スイツチの出力ワード
は中間レジスタに記憶される。中間レジスタに記
憶されたワードは、コントローラからの信号に応
答してシフターに与えられる。このコントローラ
からの制御信号は、シフターおよび関連する諸回
路をしてこれに与えられたビツトをシフト即ち回
転させ、又前記２進数の最上位文字を含むバイト
が第１のワードの予め定められたバイト位置にお
かれる第１の出力ワードを形成させ、前記第１の
ワードはデータ・アウト・レジスタに与えられ、
これに記憶される。最上位（もしあれば）文字以
外の２進数の文字を含むバイトは左から右へ重さ
が逓減する順序で第１ワードに配される。もし２
進数の文字を含むバイト数が前記第１ワードにお
いて使用可能なバイト位置を越えるならば、第１
のワードがデータ・アウト・レジスタからメモリ
ーに送られた後、コントローラから制御信号がシ
フターおよび関連する回路に第２のワードを生じ
させ、この第２ワードにおいてオーバーフロー・
バイトが左寄せされて重さの逓減する順序に配さ
れる。第２のワードはデータ・アウト・レジスタ
に記憶され、その結果このワードはメモリーに読
込まれる用意ができる。

従つて、本発明の目的は、アドレス指定可能な
レジスタに記憶された文字に分割可能な２進数を
移動する１つの命令を構成し、２ワード以下の２
進数の文字をワードをメモリーに読込む用意のあ
るデータ・アウト・レジスタにおき、前記２進数
の有効文字を含むバイトは命令により指定される
バイト位置に配される装置の提供にある。

本発明の別の目的は、１つのアドレス指定可能
レジスタに記憶された２進数を命令により指定さ
れる記憶場所に記憶される用意のあるデータ・ア
ウト・ワード・レジスタに対して迅速にかつ高い
信頼度を以つて移動するためのソフトウエア・プ
ログラムを置換する命令を同期デイジタル・デー
タ処理システムに与えることにある。

本発明の他の目的、特徴および長所については
添付図面に関して本発明のある望ましい実施態様
の以下の記述を照合すれば容易に理解されよう。
但し、本発明の漸新な主旨および範囲から逸脱す
ることなく変更が可能である。

第１図において、対メモリー移動（MTM）命
令の実行に使用される中央処理装置（CPU）１
０の３つの素子のみを示した。CPU１０は、
1976年12月28日発行の米国特許第4000487号に示
された如きデータ処理システムのサブシステムで
ある。対メモリー移動命令は、純２進数が半ワー
ド・レジスタの２つのバンク１４，１６および２
つのフル・ワード・レジスタRA１８とRQ２０
を含むアドレス指定可能レジスタ１２のグループ
の１つに記憶された後に構成即ち実行される。ア
ドレス指定可能レジスタ１２の１つに記憶された
２進数は通常、これについて演算即ち操作してそ
の結果即ち２進数を生じた後図示されないCPU
１０の演算装置により生じ、この２進数はメモリ
ーへの書込み即ち記憶される前にアドレス指定可
能レジスタ１２の１つに記憶される。半ワード・
レジスタの第１のバンク１４はレジスタRX０，
１，４および５を含み、第２のバンク１６はレジ
スタRX２，３，６および７を含む。レジスタ
RX０〜７は半ワード・レジスタであり、即ちこ
れは１つ又は２つの文字を有する２進数のみがそ
れに記憶できるように18ビツトを記憶することが
可能である。

アドレス指定可能レジスタ１２のどれかに記憶
された１つの２進数の文字は半ワード又はフル・
ワードの境界に対して右寄せされ、即ち２進数の
最下位ビツトがレジスタの最下位ビツト位置を占
める。レジスタRA１８およびRQ２０はフル・
ワード・レジスタであり、即ちこれらは36ビツト
位置を有し、その結果８又は９ビツトの何れの４
つ迄の文字を有する２進数がレジスタRA又は
RQの何れかに記憶され、２進数の文字は、この
場合、レジスタ１８，２０のビツト位置35と36間
にあるフル・ワードの境界に対して右寄せされ
る。アドレス指定可能レジスタ１２の１つから２
進数を移動するために、その書式が第２図に示さ
れる対メモリー移動命令がメモリーから読出され
て、第３図に示されるCPU１０の制御論理回路
即ちコントローラ２３の２倍ワード命令レジスタ
２２に記憶される。レジスタ２２は、命令レジス
タRIB２４とデイスクリプタ・レジスタRDES２
６に分割される。

RECRフイールド即ち命令２８のビツト位置14
〜17は、メモリーに対して移動されるべき２進数
がおかれるグループのレジスタ１２の各レジスタ
を識別する。命令コード・フイールド即ちビツト
位置はこの命令が対メモリー移動命令であること
を識別する。Ｙフイールド即ちデイスクリプタ３
０のビツト位置０〜17は、２進数の最上位文字を
含む第１ワードが書込まれるワード場所のデータ
処理システムの記憶サブシステムにおけるアドレ
スである。Ｃフイールド即ちデイスクリプタ３０
のビツト位置18〜19は２進数の最上位文字がおか
れるべきメモリーに記憶されるワードにおけるバ
イト位置を識別し、Ｂフイールド即ちビツト位置
22は文字のタイプ即ちオクテツトかノネツトかを
識別する。デイスクリプタ３０のＬフイールド即
ちビツト位置32〜35は、フイールドRECRにおい
て識別されるアドレス指定可能なレジスタに記憶
される２進数における文字数を識別し即ちこれを
含む。

１つの命令ワード２８および１つのデイスクリ
プタ３０を含むMTM命令の受取りの後、その一
部を第３図に示した制御回路２３が命令の構成に
必要な制御信号を生じる。フイールドRECRにお
いて識別されたアドレス指定可能なレジスタは、
もしレジスタRX０〜７の１つがフイールド
RECRにおいて指定され、このレジスタに記憶さ
れた信号がバスZGR３６に与えられ更にこれを
経て書式化スイツチ３４に与えられる信号を選択
するセレクタ・スイツチのバンク３３に対する入
力バスに与えられるならば、セレクタ・スイツチ
３１又は３２の適当な位置と共に付勢される。２
進数の文字のタイプ即ちオクテツトかノネツトか
に従い又２進数が記憶されるアドレス指定可能レ
ジスタに従つて、スイツチ位置FS０〜２の中の
１つがコントローラ２３の信号によつて付勢即ち
選定され、その結果、必要に応じて、書式出力バ
スZFS３８におけるワードにおいて１つのバイト
当り唯１つの文字があるように、又２進数の各文
字を含むワードのバイトが右寄せされ、即ち最下
位文字を含むバイトが１つの半ワード又はフルワ
ードの境界に対して右寄せされるように、２進数
の各文字が配され即ち再び書式化される。もし文
字がノネツトであれば、従つて２進数が記憶され
たアドレス指定可能レジスタの如何に拘わらず、
最初の位置FS―０が付勢され、この状態がバス
ZGR３６上の信号を切換えられない書式化スイ
ツチ３４を経て信号を書式化スイツチの出力バス
ZFS３８に送る。

もし２進数の各文字がノネツトであれば、又も
し指定されたアドレス指定可能レジスタがフル・
ワード・レジスタRA又はRQであれば、位置FS
―１が付勢され、この状態が２進数の文字をアン
パツクして唯１つのオクテツトが書式化スイツチ
出力バス３８上の１つのバイト位置に存在し、２
進数の文字を含むバイトはフルワード境界に対し
右寄せされる。各バイト位置におけるオクテツト
も又そのバイト内で右寄せされ、１つのオクテツ
トを含む各バイトの最上位ビツト位置がそれにお
かれた通常は論理値零である１つの充填ビツトを
有する。

もし２進数の各文字がオクテツトであれば、又
もし２進数が記憶される指定されたアドレス指定
可能レジスタが半ワード・レジスタRX０〜７の
１つであれば、書式化スイツチ３４の位置FS―
２が付勢され、この状態が書式化スイツチ３４に
与えられた２進数のオクテツトをアンパツクし、
その結果書式化スイツチ出力バス３８上の１つの
バイト位置に唯１つのオクテツトが配され即ち存
在し、２進数の文字を含む各バイトが半ワード境
界に対して右寄せされる。バスZFS３８における
各バイト場所におけるオクテツトも又そのバイト
内で右寄せされ、各バイトの最上位ビツト位置は
それに記憶された１つの充填ビツトを有する。出
力バスZFS３８上の書式化スイツチ出力ワードの
ビツトは中間レジスタRIM４０に与えられて記
憶される。中間レジスタ４０に記憶された書式化
スイツチ出力ワードは１乃至４文字を含み、１つ
のバイト当り１つの文字および２進数の最下位文
字を含むバイトがフル・ワード又は半ワードの境
界に対して右寄せされる。

この時コントローラ２３は、中間レジスタ４０
に記憶されたワードを、スイツチZRIM―Ａ４８
およびスイツチZRIM―Ｂ５０を付勢することに
よつてバスZS―Ａ４４およびZS―Ｂ４６上をシ
フター４２に与えさせる。２進数の文字数がデイ
スクリプタ３０のフイールドＬに指定され、２進
数が得られたレジスタが命令２８のフイールド
RECRにおいて指定され、２進数の最上位文字を
含むバイトがおかれ、あるいは記憶されるべきメ
モリーに記憶される第１ワードにおけるバイト位
置がデイスクリプタ３０のフイールドＣに指定さ
れるため、コントローラ２３はシフター４２に対
し制御信号を与えてバスZS―ＡおよびZS―Ｂ上
で与えられるワードをシフター４２に回転させ、
２進数の最上位文字を含むバイトをシフター出力
バスZSHF５２上のワードの所望のバイト位置に
おく。コントローラ２３からの制御信号に応答し
て、セレクタ５６のスイツチ位置ZSHF５４は、
データ・アウト・レジスタRDO５８に与えられ
て記憶されるべきバスZSHF上のバイトを選択す
る。スイツチ位置54のこれだけのバイト位置が付
勢され、この状態が、２進数の最上位文字を含む
バイトと、バスZM６０のワード境界内の下位の
バイト位置における２進数の文字を含む他のバイ
トがデータ・アウト・レジスタ５８に与えられて
記憶されることを許容する。２進数の最上位文字
を含むバイトが記憶されるものよりも更に上位の
重さのバイト位置は充填ビツト即ち論理値０で充
填される。

もし２進数の最下位文字を含むバイトが例えば
バスZM６０上のあるワード境界に交叉即ちオー
バーフローするならば、２進数の最下位文字の如
きを含む残りのバイトがメモリーに記憶されるた
めには、中間レジスタ４０の内容はシフター４２
に対して２回目に与えられ、最上位文字を含むバ
イトがデイスクリプタ３０のフイールドＣにより
指示されるバイト位置になるように前述の如くシ
フトされる。本例においては、スイツチ位置
ZSHF５４に与えられる制御信号は、バスZM―
６０の左のワード境界に対して左寄せされて重さ
が逓減する順序で配されたこのようなオーバーフ
ロー・バイトがバスZM―６０によつてデータ・
アウト・レジスタ５８に与えられるように、スイ
ツチZSHF―５４のバイト位置を付勢する。その
結果、オーバーフロー文字を含む第２のワードは
レジスタ５８に記憶され、隣接即ち連続する記憶
場所即ち例えば（Ｙ＋１）のアドレスを有する記
憶場所に記憶される用意ができる。

２進数の最上位文字を含むレジスタ５８に記憶
される第１のデータ・アウト・ワードは、明らか
に、メモリー書込み命令が制御回路２３によりレ
ジスタRD０を経てメモリーに対して発される結
果としてメモリーに記憶されるためレジスタRD
０から読出された第１のワードである。このよう
な書込み命令は、レジスタ５８に記憶される次の
ワードを記憶場所Ｙに記憶させる。２進数の１文
字を含む第１のデータ・ワードがレジスタ５８か
らメモリーに対して送られた後、もしオーバーフ
ロー条件が存在すれば、２進数の比較的下位の文
字を含むレジスタ５８に記憶された第２のデー
タ・ワードは、第２の書込み命令の発生に応答し
て記憶場所（Ｙ＋１）に記憶するためメモリーに
対して発される。２進数の文字を含むメモリーに
記憶されるワードのバイトはこのように、２進数
の最上位文字を含むバイトに対して左から右へ重
さを逓減する順序で配される。

第３図は、CPU１０の公知の制御回路２３の
一部のブロツク図である。命令２８とデイスクリ
プタ３０がメモリー・サービス・バスZRMS６４
上でメモリーから受取られた後、レジスタ２４，
２６におけるこれらの信号即ちビツトの存在は、
フロツプFGIN６６をセツトさせる図示しない公
知の回路により検知される。フロツプ６６がセツ
トされると、このフロツプは、コントローラ２３
の公知の構成要素をして命令２８のRELRフイー
ルド即ちビツト位置14〜17を検知させる信号を生
じ、命令２８のOPコード・フイールド即ちビツ
ト位置18〜27が命令復号回路６８に与えられる。
デイスクリプタ３０のアドレス・フイールド即ち
ビツト場所０〜17はメモリー書込み命令を準備す
るため記憶命令準備回路７０により使用される。
Ｃフイールドのビツト位置18〜19、Ｂフイールド
のビツト位置22、およびＬフイールドのビツト位
置32および35も又検知され、その結果必要に応じ
て、書式化スイツチ３４、シフター４２、および
セレクタ・スイツチ５６の位置54に対する適当な
制御信号が生成できる。

フロツプ６６がセツトされると、論理値１であ
るそのＱ信号はAND回路７２―０に与えられる。
命令復号回路６８は導線７４を付勢し、クロツク
７６は本例では論理値１であるクロツク・パルス
を周期的に生じる。このように、開始フロツプ６
６がセツトされ、回線７４がこれに与えられて命
令復号回路６８が対メモリー移動命令である命令
２８のOPコード・フイールドを復号したことを
表示する論理値１の信号を有する時、クロツク７
６により生じた次のクロツク・パルスがANDゲ
ート７２―０を付勢して、論理値１の信号をセツ
トするフロツプFGMTMA７８のセツト・ター
ミナルに与える。フロツプ７８をセツトする信号
はフロツプFGIN６６をリセツトする。フロツプ
FGM―TMA７８がセツトされると、フイール
ドRECRにより指定されるアドレス指定可能なレ
ジスタにおける２進数は、図示した必要なセレク
タ・スイツチの適当な位置を選択することにより
書式化スイツチ３４に与えられる。書式化スイツ
チ３４の位置即ち条件は、スイツチ３４に与えら
れる２進数の文字がもしオクテツトであれば１バ
イト当り１文字でアンパツクされ、もしこれらの
バイトがRA又はRQの如きフル・ワード・レジ
スタからのものであればフル・ワード境界に対し
て右寄せされ、もしこれらが指標レジスタRX０
〜７の１つからであれば半ワード境界に対して右
寄せされるように選定される。書式化スイツチ出
力バスZFS３８上のワードのビツトは中間レジス
タ４０に記憶される。

フロツプFGMTMA７８がセツトされると、
そのＱ信号はANDゲート７２―１の１つの入力
ターミナルへ与えられる。ゲート７２―１の第２
のターミナルはMTM回線７４に接続される。こ
のように、次のクロツク・パルスが生じると、フ
ロツプFGMTMB８０はセツトされ、フロツプ
FGMTMBをセツトするANDゲート７２―１か
らの信号は又フロツプFGMTMAのリセツト・
ターミナルに与えられる。フロツプ８０がセツト
されると、レジスタRIM４０に記憶される信号
がシフター入力バスZS―Ａ４４およびシフター
入力バスZS―Ｂ５６上をシフター４２に対して
与えられる。シフター４２は又、２進数の最上位
文字を含むバイトをフイールドＣにより指定され
るシフター出力バス５２上のワードのバイト位置
におくのに必要なシフト即ち回転量を制御する制
御信号を与えられる。公知の回路である本例のシ
フター４２は、以下に説明するように、与えられ
た信号を左方に指定された量即ち１、２、３又は
４ビツト位置だけ回転する。セレクタ・スイツチ
５６のスイツチ位置54は、バスZSHF５２上の第
１のシフター出力ワードのこれだけのバイト位置
がバスZM６０に与えられて、このバスが２進数
の最上位文字と、前記シフター出力ワードのワー
ド境界内で重さが逓減する順序で２進数の重さの
少い文字を含む他のバイトが含むように付勢され
る。バスZM６０上の第１のデータ・アウト・ワ
ードはデータ・アウト・レジスタRDO５８に記
憶される。第１のデータ・アウト・ワードがレジ
スタ５８に記憶されると、このワードはメモリー
に記憶され即ち書込まれる用意ができる。記憶命
令準備回路７０は書込み命令をメモリーに対して
発して記憶システムがデータ・アウト・バス
ZRDO上の次のワードを記憶する用意をさせる
が、前記第１のワードはデイスクリプタ３０のフ
イールドＹにより指定される記憶場所に２進数の
１つの文字を含む。

もし２進数の最上位文字を含むバイト、プラス
２進数の文字数がおかれるバイト位置が４を越す
ならば、オーバーフロー条件が存在する。オーバ
ーフロー条件とは、２進数の比較的重さが少い文
字を含む１つ以上のバイトが連続する記憶場所に
おいて書込まれるべき第２のデータ・アウト・ワ
ードにおかれねばならないことを意味する。もし
オーバーフロー条件があれば、オーバーフロー・
フロツプFFOVR８２がセツトされる。フロツプ
FGMTMBのＱ出力はフロツプFFOVRのＱ出力
と同様論理値１となる。対メモリー移動命令復号
回線７４も又論理値１となり、従つてANDゲー
ト７２―２が付勢される。クロツク７６からのク
ロツク・パルスはセツトするフロツプFGMTC８
４のセツト・ターミナルに与えられる。ANDゲ
ート７２―２からの論理値１即ちクロツク・パル
スはORゲート８６―０を介して与えられてフロ
ツプFGMTMB８０をリセツトする。フロツプ
FGMTC８４がセツトされると、レジスタRIM
４０の内容は再びシフター４２に与えられ、フロ
ツプFGMTMB８０がセツトされた場合と同様
にシフト即ち回転される。シフター出力バス５２
上の出力バスも又同じであるが、この場合、セレ
クタ・スイツチ５６の位置54は、これらバイトが
１つのワード境界をオーバーフローした２進数の
比較的重さが少い文字を含むか、RDOで記憶す
るためバスZM―６０に与えられた出力ワードに
存在する最上位文字を含むバイト位置よりも上位
のバイト位置におかれるように付勢される。その
結果２進数のオーバーフロー文字を含むバイトの
みが左から右へ重さを逓減する順序で配され、最
上位のオーバーフロー文字を含むバイトは第２の
データ・アウト・ワードのワード境界に対して左
寄せされる。フロツプFGMTMCがセツトされる
と、記憶命令準備回路７０は（Ｙ＋１）のアドレ
スを有する第２の対メモリー命令を発し、レジス
タRDOに記憶された第２のデータ・アウト・ワ
ードをして場所（Ｙ＋１）において記憶するよう
にメモリーに読込ませる。フロツプFGMTMCの
セツテイングはANDゲート７２―４を付勢し、
その結果クロツク７６からの次のクロツク・パル
スはORゲート８６―１を経て与えられ、命令フ
ロツプFFOF８８の終了をセツトする。ゲート７
２―４からの信号はリセツトするフロツプ
FGMTMCのリセツト・ターミナルに与えられ
る。

もしオーバーフロー条件がなければ、フロツプ
８２はリセツトされて、その出力における信号
が論理値１となる。ANDゲート７２―３は、フ
ロツプ８０のＱ出力信号と、導線７４上の論理値
１の信号と、FFOVR８２からの信号によつて
付勢され、その結果クロツク７６により生じた次
のクロツク・パルスがORゲート８６―１に与え
られて命令フロツプ８８の終了をセツトする。
ANDゲート７２―３により生じた論理値１の信
号はORゲート８６―０を介して与えられてフロ
ツプ８０をリセツトする。フロツプFFOFのセツ
テイングにより本例のMTM命令の実行を終了
し、唯１つのデータ・アウト・ワードがメモリー
の場所Ｙに書込まれる。

第４図において、第４Ａ図、第４Ｂ図および第
４Ｃ図は、書式化スイツチ３４に与えられたワー
ド又は半ワードの書式と、コントローラ２３から
の制御信号により選択即ち付勢される書式化スイ
ツチ３４の位置FS０―２の関数としてのスイツ
チ３４の出力ワードの書式との間の関係を示す。
もしRA，RQ又はRX０―７の何れかに記憶され
た２進数の文字がノネツトからなる。即ち１文字
当り９ビツトを有するならば、ノネツトおよびバ
イト位置は第４Ａ図に示す如く一致する。第４図
および他の図において、ノネツトはC′で示され、
最上位文字はC′Oである。このように、スイツチ
位置FS―０が付勢されると、出力バスZFS３８
上に生じるビツトは変更されない。

もし２進数の文字がオクテツトであり、又これ
らがRA又はRQレジスタに記憶されると、第４
Ｂ図の上の線に示される書式を有する。もしそう
であれば、書式化スイツチ位置FS―１が付勢さ
れ、この状態がオクテツトＣをアンパツクし、そ
の結果１つのバイト位置当り１つのオクテツトＣ
がある。１ワードにおけるバイト位置はＢ０，Ｂ
１，Ｂ２，Ｂ３と表示される。本例における文字
Ｃ０，Ｃ１，Ｃ２，Ｃ３はオクテツトであるた
め、大文字Ｃで表示される。出力バスZFS３８上
のシフター出力ワードの各バイト位置Ｂ０〜３
は、Ｂ３に対しＣ３，Ｂ２に対しＣ２……等の如
くオクテツトを配する。各バイト位置Ｂ０〜３に
おける最上位ビツト位置はそれぞれ１つの充填ビ
ツト０、９、18、27を配する。２進数の文字Ｃを
含むバイトは本例においてはワード境界に対して
右寄せされる。

第４Ｃ図において、もしアドレス指定可能レジ
スタが指標レジスタRX０〜７の１つであり、指
標レジスタの１つに記憶された２進数の文字がオ
クテツトであれば、書式化スイツチ３４に与えら
れた信号の書式は第４Ｃ図の上の線に示された如
くになる。文字Ｃ０，Ｃ１はスイツチ位置FS―
２を付勢することによりアンパツクされる。本例
においては、第４Ｃ図の下の線で示された書式化
スイツチの出力ワードのバイトＢ０およびＢ１の
最上位ビツト位置がそれに充填ビツトの論理値
０、ビツト位置０および９をおいた状態となる。

第５図は、MTM命令の構成即ち実行中アドレ
ス指定可能レジスタに記憶された２進数の文字に
生じる内容を示している。第５Ａ図は、３つのオ
クテツトＣ０，Ｃ１およびＣ２がありオクテツト
Ｃ０―２がある順序で配されてフル・ワード境界
に対して右寄せされ、即ち２進数の最下位ビツト
がビツト位置35に存在するため、本例ではRA又
はRQであるアドレス指定可能レジスタに記憶さ
れる如き２進数の事例である。書式スイツチ３４
を経た後、文字Ｃ０―２はアンパツクされ、即ち
１つのバイト位置当り１オクテツトがあり、オク
テツトＣ０はバイト位置Ｂ１に、オクテツトＣ１
はバイト位置Ｂ２に、オクテツトＣ２はバイト位
置Ｂ３にある。バイト位置Ｂ１，Ｂ２およびＢ３
の最上位ビツト位置は１つの充填ビツト即ち論理
値０を記憶している。第５Ｂ図は、レジスタ
RIM４０に記憶されるその出力バスZFS―３８
における書式化スイツチ３４により生じた出力ワ
ードの書式を示す。第５図においては、最上位の
オクテツトＣ０が第５Ｅ図に示された第１デー
タ・ワードＤ０―１におけるバイト位置Ｂ０にお
かれてバイトはオクテツトＣ０に対し重さが逓減
する順序でおかれたオクテツトＣ１およびＣ２を
含むものと仮定する。中間レジスタRIM４０に
おけるワードはバスZS―ＡおよびZS―Ｂに与え
られ、その結果シフター４２に与えられるワード
の書式は第５Ｃ図に示される如きものとなる。２
進数は３つの文字即ちオクテツトを有し、最上位
のオクテツトＣ０がバイト位置Ｂ０におかれるた
め、シフター４２は、これに与えられたワードを
第５Ｄ図に示す如く本例では１バイト位置だけ左
方にシフトさせる信号を与えられる。シフター４
２の出力ワードはシフター出力バスZSHFに与え
られる。出力バスZSHF５２は１ワードのバス
で、上位のワードSHF―Ｕのビツトのみがセレ
クタ・スイツチ５６のスイツチ位置SZHF５４に
与えられる。オーバーフローがないため、スイツ
チ位置54が、データ・アウトレジスタ５８に記憶
するためその出力バスZM６０に与えられるバイ
ト位置がどれかを選定する必要はない。第５Ｅ図
は又、メモリーに書込まれる用意のあるデータ・
アウト・レジスタ５８に記憶される如きデータ・
アウト・ワードの書式を示す。

第６図は、４つのノネツトC′０―３からなる第
６Ａ図に示されたRA又はRQであるアドレス指
定可能レジスタに記憶された２進数のノネツトへ
の変更を示す。書式スイツチの位置FS―０が付
勢され、この状態がバスZGR上の信号を第６Ｂ
図に示す如き中間レジスタ４０に記憶するため変
更されないバスZFSに与える。この時、中間レジ
スタ４０に記憶された書式スイツチの出力ワード
がバスZS―ＡおよびZS―Ｂ上をシフター４２に
対して与えられ、その結果シフター４０に与えら
れたワードが第６Ｃ図に示される如くになる。本
例においては、最上位文字C′０はバイト位置Ｂ２
におかれて、シフター４２に与えられたワードが
左の２つのバイト位置即ち18ビツトだけシフト即
ち回転される。最上位ノネツトC′０を含むバイト
がバイト位置Ｂ２におかれて２進数が４つのノネ
ツトを有するものとすれば、本例では、（２＋４）
が４より大きいためオーバーフロー条件が存在し
てその結果オーバーフロー・フロツプ８２がセツ
トされる。第１のデータ・アウト・ワードＤ０―
１がデータ・アウト・レジスタ５４に記憶される
と、位置ZSHF５４の比較的上位のバイト位置Ｂ
０およびＢ１は付勢されず、その結果文字C′０お
よびC′１のみが第６Ｅ図に示される如くバスZM
上のワードにおけるバイト位置Ｂ―２およびＢ―
３に存在する。次のクロツク信号と同時に、コン
トローラ２３からの信号は中間レジスタRIMの
内容と共にシフター４２に与えられ、その結果与
えられたワードは前と同様に第６Ｄ図に示された
バイト位置にシフトされる。これはオーバーフロ
ー条件であるため、スイツチZSHF５４のバイト
位置Ｂ２およびＢ３は付勢されないがバイト位置
Ｂ０およびＢ１は付勢され、その結果文字C′２お
よびC′３は第６Ｆ図に示された書式を有する第２
のデータ・アウト・ワードＤ０―２のビツト位置
におかれる。

第７図は、もし２進数が指標レジスタRX０―
７の内の１つに記憶されるならば生じる変換の一
例を示す。２進数の文字が書式スイツチ３４に与
えられる時、又もしこれらの文字がオクテツトで
あれば、スイツチ位置FS―２が付勢される。こ
の状態は文字Ｃ０およびＣ１をアンパツクして文
字Ｃ１はバイトＢ１に、又Ｃ０はバイトＢ０にお
かれる。最下位文字Ｃ１は、第７Ｂ図に示される
如くビツト位置17と18間の半ワード境界に対し右
寄せされる。次のクロツク・パルスと同時に、第
７Ｂ図に示す如く、中間レジスタRIMの内容は
バスZS―ＡおよびZS―Ｂ上でシフター４２に与
えられる。シフター４２に与えられたワードの書
式を第７Ｃ図に示す。本例においては、最上位文
字Ｃ０を含むバイトが第１のデータ・ワードＤ０
―１における第４のバイト位置Ｂ―３におかれる
ものとする。このためには、シフター４２に与え
られたワードは１バイト位置だけ左方にシフトさ
れる。これらワードの左方に１バイト位置だけ回
転された後の書式は第７Ｄ図に示される。これは
オーバーフロー条件であり、即ち２進数に対し２
つの文字があり最上位文字が第４のバイト位置に
おかれるため、スイツチ位置ZSHF５４は、バイ
ト位置Ｂ―３のみがデータ・アウト・レジスタ５
８に記憶されるためにその出力バスZM６０に与
えられることを可能にする。充填ビツト即ち論理
値零は、第７Ｅ図に示す如くバスZM上の他の更
に上位のバイト位置Ｂ―０，Ｂ―１，Ｂ―２を充
填するために使用される。オーバーフロー条件が
ある場合は、最上位文字を含むバイトがおかれる
バイト位置の左側の全てのバイト位置は望ましい
実施例において充填ビツトで充填される。シフタ
ー４２を経る第２のトリツプと同時に、フロツプ
FGMTC８４が付勢されるため、シフター４２に
与えられた信号およびシフト即ち回転量は変らな
いが、本例では、第２のデータ・アウト・ワード
Ｄ０―２がバイト位置Ｂ０においてオクテツトＣ
１を有する。データ・アウト・レジスタ４０に与
えられ記憶される如き第２のデータ・アウトＤ０
―２の書式は第７Ｆ図に示す如くである。

第８図は、入力ターミナルＤ０―２に与えられ
た３つの論理信号の内どれがスイツチング装置９
０の出力ターミナルZOに対し接続されてこれに
生じるかを選定する書式化スイツチ３４の１対３
のゲートを設けた選定スイツチング装置９０のブ
ロツク図である。ターミナルZOはこの時スイツ
チ出力バスZFS３８の１つの導線の最上位ビツト
位置例えばビツト位置０に接続される。望ましい
本実施例におけるある機械ワードは36ビツトを有
するため、スイツチ３４は少くとも36個のスイツ
チング装置９０からなる。各装置９０は３つの３
入力ANDゲート９２ ０〜２が設けられる。
ANDゲート９２ ０〜２のどれが付勢されるか
はそれぞれ公知の増幅器９４ ０〜１に与えられ
るゲート選択制御信号Ｓ１，Ｓ２によつて決定さ
れる。増幅器９４ ０〜１はその出力制御信号と
して信号Ｓ１，Ｓ２および１，２を生じる。
制御信号Ｓ１，Ｓ２およびその補数信号１，
２はANDゲート９２ ０〜２の各々の入力ター
ミナルの内の２つに与えられ、その結果常にゲー
ト９２ ０〜２の内一時に１つのみが選定即ち付
勢される。どのANDゲート９２〜 ０〜２が付
勢されるかはある瞬間に２進数値Ｓ１およびＳ２
によつて決定される。ANDゲート９２ ０〜２
の他の入力ターミナルは入力ターミナルＤ０〜２
の内の１つにそれぞれ接続され、このターミナル
に対しては、バスZGR３６上の論理信号即ちビ
ツト、又は論理値０として規定される接地電位の
如き電源からの信号が与えられる。増幅器回路９
４ ０〜１に与えられたゲート選択信号Ｓ１，Ｓ
２に加え、付勢論理信号EAおよびEBが与えられ
てANDゲート９６を付勢する。ANDゲート９６
の出力信号は出力ANDゲート９８の入力ターミ
ナルに与えられる。ゲート９６および９８は、望
ましい実施例の２つの入力ターミナルのANDゲ
ートに存在する。出力ゲート９８はその出力ター
ミナルにおいて信号ZOおよびその補数を生
じ、必要に応じて使用できる。信号Ｓ１およびＳ
２の値に従つて、又もし付勢信号EAおよびEBが
存在すれば、装置９０の入力ターミナルＤ０〜２
の内の選定された１つに与えられた信号が出力タ
ーミナルZOに存在し、このため書式化スイツチ
出力バスZFS３６上の書式化スイツチ出力ワード
の最上位ビツト位置であるビツト位置０に存在す
る。本文におけるこれ迄の記述および図示に基け
ば、スイツチング装置９０の入力ターミナルＤ０
〜２をバスZRG３６上の適当な導線に接続して
第４図に示されたスイツチ３４の３つの条件の
各々について出力バスZFS３６上のワードの書式
を生じることは十分当業者の知る処であるものと
考える。

前述のことから、本発明は、１つの文字が８又
は９ビツトを持ち得る１乃至４文字の２進数を迅
速かつ十分な信頼度を以つて移動する命令を構成
し、２進数がプロセサのアドレス指定可能なレジ
スタに記憶され、この２進数のビツトおよび文字
が最上位文字を含むバイトが命令により指定され
る記憶場所においてメモリーに書込まれるべきデ
ータ・ワードにおけるバイト位置を占める前記の
指定された記憶場所に対するワード又は半ワード
境界に対して右寄せされるハードウエアを提供す
ることが明らかになるものと考える。前記２進数
の文字を含む残りのバイトは、２進数の更に低い
順序の文字を有するバイトが仮にあるワード境界
をオーバーフローしても最上位文字を含むバイト
で開始するよう左から右に重さを逓減する順序で
配される。もしこのようなオーバーフローが生ず
れば、第２のワードは隣接する記憶場所において
メモリーに書込まれ、その結果２進数の文字の全
てをメモリーにおいて連続的に記憶することがで
きる。

本発明の原理については１つの望ましい実施例
において明らかにされたが、この原理から逸脱す
ることなく回路の変更が可能である。頭書の特許
請求の範囲はかかる変更を包含するものである。

【図面の簡単な説明】

第１図は本発明を示すデータ処理システムの中
央プロセサの一部を示すブロツク図、第２図は１
つの命令の書式を示す図、第３図は制御論理回路
の一部のブロツク図、第４Ａ図乃至第４Ｃ図は書
式化スイツチを介して２進数が移動する時の２進
数の書式の変更を示す図、第５Ａ図乃至第５Ｅ図
はアドレス指定可能レジスタに記憶され、シフタ
ーに与えられる時再び書式化された後中間レジス
タに記憶され、シフターの出力バス上に現われ、
メモリーに書込まれる用意があるデータ・アウ
ト・レジスタに記憶される１つの２進数の書式を
示す図、第６Ａ図乃至第６Ｆ図は文字サイズの異
なる可能性を示し、中間レジスタに記憶されるワ
ードがシフト即ち回転されてデータ・アウト・レ
ジスタに与えられるべき２つの出力ワードを生じ
る方法を示す第５Ａ図乃至第５Ｅ図に類似の図、
第７Ａ図乃至第７Ｆ図は半ワード・レジスタに記
憶される２進数の書式を示し、１つの文字を含む
バイトの１つがワードの境界をオーバーフローす
る方法を示す第６図に類似の図、および第８図は
書式化スイツチのスイツチング装置を示すブロツ
ク図である。 １０……中央処理装置（CPU）、１２……アド
レス指定可能レジスタ、１４，１６……半ワー
ド・レジスタ・バンク、１８，２０……フル・ワ
ード・レジスタ、２２……２倍ワード命令レジス
タ、２３……制御論理回路（コントローラ）、２
４……命令レジスタ、２６……デイスクリプタ・
レジスタ、２８……命令、３０……デイスクリプ
タ、３１〜３３……セレクタ・スイツチ、３４…
…書式化スイツチ、３６，３８……バス、４０…
…中間レジスタ、４２……シフター、４４，４６
……バス、４８，５０……スイツチ、５２……シ
フター出力バス、５６……セレクタ・スイツチ、
５８……データ・アウト・レジスタ、６０，６４
……バス、６６……フロツプ、６８……命令復号
回路、７０……記憶命令準備回路、７６……クロ
ツク、７８，８０，８２，８４，８８……フロツ
プ、８６……ORゲート、９０……スイツチング
装置、９２……ANDゲート、９４……増幅器、
９６，９８……ANDゲート。

Claims (1)

1. 【特許請求の範囲】 １ システム内でワード指向形式で処理されるデ
   ータをシステムメモリーにバイト指向形式で記憶
   するためのデータに位置合わせする回路装置であ
   つて、 単一ワードレジスタ１８，２０の内容を受け取
   つて、アンパツクし、そのアンパツクした内容を
   ２つの並列バスZS―Ａ，ZS―Ｂ上に出力するた
   めの形式制御スイツチ装置３３，３４，４０と、 前記２つの並列バスによつて与えられる信号を
   受け取つて、前記単一ワードレジスタ内の最上位
   文字が指定されたバイト位置を占めるような出力
   データワードを与えるために、前記信号を下位バ
   イト位置に巡回的にシフトするデータシフト回路
   装置４２と、 前記出力データワードを受け取つて、前記シス
   テムメモリーへ記憶するために出力レジスタ５８
   へ連続して（）前記出力データワードの前記最
   上位文字によつて占められたバイト位置より下位
   のバイト位置に有する前記最上位文字と次の文字
   のみからなる第１のデータワードと（）前記出
   力データワードの前記最上位文字によつて占めら
   れたバイト位置より上位のバイト位置に有る文字
   のみからなる第２のデータワードとを与える装置
   ５６と、 からなることを特徴とする装置。 ２ 各々が１つのレジスタ境界を有する複数個の
   アドレス指定可能レジスタを設け、該レジスタの
   各々は文字数に分割可能な１つの２進数を記憶
   し、前記文字数は予め定めた範囲内にあり、どん
   な２進数の各文字も予め定めた数のビツトを有
   し、前記２進数はそのビツトがレジスタの境界に
   対して右寄せされて前記レジスタに記憶され、 １つの文字のビツト数又はこの数プラス１と１
   つのバイトが等しい場合、もし１文字当たりのビ
   ツト数が１つのバイト内のビツト数より小さけれ
   ば２進数の文字をアンパツキングして１つの書式
   化スイツチ出力ワードを生じるため前記レジスタ
   の指定された１つに記憶されたビツトが与えられ
   る、アドレス指定可能レジスタに結合された１つ
   の境界を有し、２進数の文字を含む書式化スイツ
   チの出力ワードのバイトは２進数が記憶されたア
   ドレス指定可能レジスタの境界と対応する境界に
   対して右寄せされる書式化スイツチ装置と、 前記書式化スイツチ出力ワードにおける２進数
   の文字を含むバイトをシフトして、最上位文字を
   含むバイトがシフター出力ワードにおける予め定
   めたバイト位置を占め他のバイトがある順序で配
   された２進数の文字を含むシフター出力ワードを
   生じるため、書式化スイツチに作用的に接続され
   たシフター出力バスを有するシフター装置と、 前記シフター出力バスに接続されたシフター出
   力スイツチ装置と、 ２進数の最上位文字を含むバス位置のビツトを
   含むレジスタ装置に対して第１のワードを与える
   シフター出力スイツチ装置により前記レジスタ装
   置に与えられるワードを記憶し、２進数の比較的
   下位の文字を含むバイトは左から右に重さを逓減
   する順序で配され、その後第１のワードにおける
   よりも低い重さの文字を有するバスを含む第２の
   ワードをレジスタ装置に対して与え、第２のワー
   ドにおける２進数の文字を含むバイトが前記レジ
   スタのワード境界に対して左寄せされる、シフタ
   ー出力スイツチに対し作用的に接続されるレジス
   タ装置とを設けることを特徴とする組み合わせの
   装置。 ３ 文字数の範囲が１乃至４であることを特徴と
   する特許請求の範囲第２項記載の組み合わせの装
   置。 ４ １ワードにおけるビツト数が36であることを
   特徴とする特許請求の範囲第３項記載の組み合わ
   せの装置。 ５ レジスタの境界がフル・ワードの境界である
   ことを特徴とする特許請求の範囲第４項記載の組
   み合わせの装置。 ６ レジスタの境界が半ワードの境界であること
   を特徴とする特許請求の範囲第４項記載の組み合
   わせの装置。 ７ １つのバイトにおけるビツト数が９であるこ
   とを特徴とする特許請求の範囲第３項記載の組み
   合わせの装置。