JPS602703B2 - 記憶装置リ−ド／ライト処理方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、記憶装置リードノラィト処理方式、特に例え
ばバッファ・メモリなどの如く、２ｍ語×ｒビットによ
って構成されるメモリ単位のアクセス番地数にくらべて
アクセス・ライン数が少なくて足りる記憶装遣において
、ｎバイト単位のアクセス単位のバンダリを意識するこ
となくラインを超えない範囲において１回のアクセスで
上記ｎバイト単位のデータをリード／ラィトし得るよう
にした記憶装置リード／ライト処理方式に関するもので
ある。

−般に記憶装置では主記憶装置を含めて常にバンダリを
意識しながらリードノラィト処理が行なわれている。

即ち一般にはリード／ライト処理に当って例えば８バイ
トを１アクセス単位として処理されるが、このときのり
ードノライト・データの先頭バイト番号が常に＃０、＃
８、＃１０……・・・・…・・の如く８のべき乗数と一
致しているとは限らない。このために上記先頭バイト番
号をチェックしてリード／ライトを行なうようにされる
。本発明はバッファ・メモリに限られるものではないが
、例えば２５粛清×１ビットのメモリ単位の如く２５針
固の番地にくらべてライン数の少なくて足りる記憶装置
において、上記バンダリを意識することなくリードノラ
ィトできるよう構成して、１回のアクセスによって例え
ば８バイト分のデー夕をリード／ライトできるようにす
ることを目的としている。そしてそのため本発明の記憶
袋直りードノラィト処理方式は２ｍ語×ｒビットによっ
て構成されるメモリ単位を有する記憶装置に対してｎバ
イト単位でリード／ライトする記憶装置リードノライト
処理方式において、１つのメモリ単位内に同一ライン・
アドレスによって選択される領域を複数個もうけると共
に１語ｑビットに対応するｑ個のメモリ単位を１ユニッ
トとして構成し、かつ上記各ユニットに対応して存在す
るバイト・デコーダをもつバイト選択回路をもうけると
共に与えられたブロック内アドレスに対応して上記バイ
ト・デコーダが各ユニット毎にライン・アドレスと対に
なって２ｍ語内アドレスとして使用される値を指示する
よう構成し、当該値と上記ライン。アドレスとが対にさ
れて上記２ｍ語の領域のうちのいずれの領域を選択する
かを決定するよう機成し、上記りード／ライト処理に当
たってｎバイト分のりード・データ／ライト・データの
バイト・ァラィン処理を当該データの先頭バイトの位置
に対応して行うようにしたことを特徴としている。以下
図面を参照しつつ説明する。なお上記においてｍは２以
上の整数「 ｒは２以上の整数「ｎは１以上の整数、ｑ
は１以上の整数を表している。第１図は本発明の一実施
例であるバッファ・メモリの構成を説明する説明図、第
２図は第１図図示のメモリ構成を２５虎積×１ビットの
メモリ単位によって構成した一実施例、第３図は本発明
によるリード／ライト処理を説明する説明図、第４図は
本発明に用いるバイト選択回路の１実施例、第５図は本
発明の１実施例を示す。

今松バイトのバッファ・レジスタを３２バイト×６４ラ
インによって構成するものとするとき、実効アドレスー
の＃８ないし＃２０がべ−ジ単位選択アドレスとなり、
＃２１ないし＃２６がライン・アドレスとなり、＃２７
ないし＃３１がバイト選択アドレス（ブロック内アドレ
ス）として利用され、上記ライン・アドレスと上記ブロ
ック内アドレスとが対にされて２ｍ語内アドレスに対応
している。

そしてバッファ・メモリ側においては私ラインをもつよ
う構成される。そして１つのライン・アドレスによって
３２バイト分が指定できるよう構成される。この場合、
リードノライトのためのアクセス単位を８バイトとする
と、１回のりードノラィトによってリードノライトされ
るデー外ま、＃０バイトないし＃７バイト、＃８バイト
ないし＃１５ゞイト、・・・・・・・・…・・・・、＃
２４ゞイトないし＃３１バイトとなるケース、＃１バイ
トないし＃８バイト、＃９バイトないし＃１０ゞイト、
……………、＃２５バイトないし＃０バイトとなるケー
ス、……………＃３１バイトないし＃６バイト、＃７バ
イトないし＃１４バイト、・・・・・・・・・・…・・
、＃２３バイトないし＃３ルゞイトとなるケースが存在
する。そして、１回のアクセスによって８バイトを超え
ることがな一い。上記バッファ・メモリを２５虎積×１
ビットのメモリ単位によって構成する場合、第２図図示
の如く、１諸９ビットとするとき９個のメモリ単位３を
もって１ユニット４を構成するようにする。

そして、各メモリ単位３は４つの領域５一０，５一１，
５−２，５一３に区分され、ライン・アドレス（ビット
＃２１ないし＃２６）によって各領域５一０，５−１，
５一２，５一３内のいずれか１つ即ち合計４つの番地が
選択されるよう構成される。実際には１つのメモリ単位
内では１つの番地しかアクセスできないので、後述する
ように上記４つの領域のいずれの領域を選択するかがバ
イト選択回路によって指示される。そして、ユニット４
一０上では、領域５−０の＃ｉライン対応部に第亀図図
示の＃０バイト目のデータが、領域５−１の＃ｉライン
対応部に第１図図示の＃８バイト目のデータが、……・
・・・・・・・・領域５−３の＃ｉライン対応部に第１
図図示の＃２心ゞィト目のデータが格納されるよう構成
される。

また同機にユニット４−１上では、領域５−０の＃ｉラ
イン対応部に第１図図示の＃１バイト目のデータが、…
・・・・…・・・・・格納されるよう構成される。そし
て言うまでもなくユニット４−７上では、領域５一０の
＃ｉライン対応部に第１図図示の＃７バイト目のデータ
が、…・・・・・・・・・・・・格納されるよう構成さ
れる。この結果、後述するようにバイト選択回路によっ
て、図示領域５一０ないし５−３のいずれか１つが指定
された上でライン・アドレスとして＃０‐が与えられて
リード・アクセスが行なわれたとすると、ユニット４一
０から第１図図示の＃０バイト目のデータが、ユニット
４一１から第１図図示の＃１バイト目のデータが、……
………ユニット４−７から第１図図示の＃７バイト目の
データが読出されることとなる。

上記第２図図示の構成において、今リード・アクセスさ
れる８バイト分のデータが第１図図示の＃６バイト目か
らはじまる８バイト分のデータであるとし、１回のアク
セスによって８バイト分全体をリードしようとする場合
、ユニット４−０ないし４一５に対しては領域５一１を
選択し、ユニット４−６，４−７に対しては領域５一０
を選択するようにされることとなる。

上記ユニット４一０なし、し４一７に対して夫々いずれ
の領域を選択するかを決定するために、第４図図示の如
きバイト選択回路が用意される。

図中の符号６一０なし、し６−７は夫々バイト・デコー
ダであって、各デコーダは第２図図示のユニット４−０
なし、し４−７に夫々対応づけられて存在Ｊする。そし
て、与えられた実効アドレスーの＃２７なし、し＃３１
ビットの値が値「６」を示しているとき、デコーダ６−
０は領域５一１を指示し、デコーダ６−１は領域５一１
を指示し、・・・・・・・・・・・・…デコーダ６一５
は領域５−１を指示し、デコーダＺ６−６は領域５−０
を指示し、デコーダ６−７は領域６−０を指示するよう
にされる。なお、第４図は、例えばデコーダ６一０１こ
対して、実効アドレス１の＃２７なし、し＃３１ビット
の値が値「２５」ないし「０」を示しているとき領域５
一０が選択され、値「１」ないし「８」を示していると
き領域５ーーが選択され、値「９」ないし「１６」を示
しているとき領域５−２が選択され、値「１６」ないし
「２４」を示しているとき領域５−３が選択されること
を示していると考えてよい。

第３図は本発明によるリードノライト処理を説明する説
明図を示している。図中の符号２は第１図に対応するバ
ッファ・メモリ、５−０ないし５−３は第２図に対応す
る領域、７はストア・データ、８はストア・バイト・ア
ラィン回路、９は書込みデータ・レジスタ、１川ま講出
しデ−夕、１１はフエツチ・バイト・アライン回路、１
２はフェツチ・データ・レジス夕を表わしている。今ス
トア・データが＃６バイト目からはじまる８バイト分の
データであるものとすると、先頭バイトのバイト番号に
もとづいて、ストア・バイト・アラィン回路８は図示矢
印の如くバイト位置を配列し直して書込みデータ・レジ
スタ９にセットする。そしてバッファ・メモリ２上には
第４図図示のデコーダ６−０ないし６一７の出力によっ
て図示の如く書込まれる。また図示＃６バイト目の位置
を先頭とする８バイト分のデータをフェツチする場合、
読出しデータ１０として第４図図示のデコーダ６−０な
いし６一７の出力によって図示の如くデータが読出され
る。そして先頭バイトのバイト番号にもとづいて、フェ
ッチ・バイト・アライン回路１１によって図示矢印の如
く配列し直されてフェツチ・データ・レジス夕１２にセ
ットされる。第５図は本発明の１実施例を示している。

図中の符号８，９，１１，１２は第３図に対応しており
、２一０はバッファ・レジスタのデータ部、２一１はバ
ッファ・レジスタのタグ部、１３は実効アドレス・レジ
スタ、１４は主記憶装置アドレス・レジスタ、１５はバ
イト選択回路であって第４図図示の如き構成をもつもの
、１６は比較回路を表わしている。図示バイト選択回路
１５、バイト・アラィン回路８，１１を除いた構成は、
従来公知のバッファ・メモリに対するアクセス回路構成
と同じである。

即ち、実効アドレスがレジスタ１３にセットされたとき
、ライン・アドレス（ビット＃２１なし、し＃２６）に
よって夕グ部２一１とデータ部２一０とがアクセスされ
る（なお本発明の場合にはデータ部２一０はライン・ア
ドレスとバイト選択回路１５の出力とによってアクセス
される）。

リード・アクセスの場合、タグ部２−１から読出された
複数のアドレス情報（ページ・アドレス）としジスタ１
３の内容中のビット＃８なし、し＃２０とが比較回路１
６によって比較される。そして一致するアドレス情報が
読出されていれば、データ部２一０から謙出された複数
個の８バイト単位データの１つが選択されてレジスタ１
２にセットされる。このとき、比較回路１６が一致出力
を発しないとき、アドレス・レジスタ１４の内容によっ
てブロック・ロードが行なわれる。またライト・アクセ
スの場合、上記比較回路１６による比較結果によって、
データ部２一０１こ書込まれる。

上述の如くリード／ライト処理が行なわれるものである
が、本発明の場合、実効アドレス・レジスタ１３の内容
中のビット＃２７ないし＃３１によって第４図を参照し
て説明した如く、バイト選択回路１５が谷上記ユニット
４一０ないし４−７（第２図）に対して領域選択を行な
うようにする。

そしてデータ部２−０の各ユニットは、ライン・アドレ
スとバイト選択回路１５の出力とによってアクセスされ
る。そして、第３図を参照して説明した如く、ライト時
にはアラィン回略８がまたリード時にはアラィン回路１
１によるバイト・アラインが行なわれる。以上説明した
如く、本発明によれば、例えばバッファ・メモリにおい
てアクセス単位のバンダリを意識することなくリード／
ライト処理を行なうことが可能となる。

そして、上記バンダリがラインを超えない限ぎり、１つ
のアクセス単位を１回のアクセスによってリード／ライ
トすることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例であるバッファ・メモリの構
成を説明する説明図、第２図は第１図図示メモリ構成を
２５館藩×１ビットのメモリ単位によって構成した一実
施例、第３図は本発明によるリード／ライト処理を説明
する説明図、第４図は本発明に用いるバイト選択回路の
１実施例、第５図は本発明の１実施例を示す。 図中、２はバッファ・メモリ、２−０はデータ部、２−
１はタグ部、３はメモリ単位、４−０ないし４一７は夫
々ユニット、５一０なし、し５−３は夫々領域、６−０
ないし６−７は夫々デコーダ、８，１１は夫々バイト・
アライン回路、９は書込みデータ・レジスタ、１２はフ
ヱッチ・データ・レジスタ、１３は実効アドレス・レジ
スタ、１５はバイト選択回路、１６は比較回路を表わす
。 ガー図 才２図 矛３図 矛４図 汐５図

Claims (1)

【特許請求の範囲】
1. １ ２＾ｍ語×ｒビツトによって構成されるメモリ単位
   を有する記憶装置に対してｎバイト単位でリード／ライ
   トする記憶装置リード／ライト処理方式において、１つ
   のメモリ単位内に同一ライン・アドレスによって選択さ
   れる領域を複数個もうけると共に１語ｑビツトに対応す
   るｑ個のメモリ単位を１ユニツトとして構成し、かつ上
   記各ユニツトに対応して存在するバイト・デコーダをも
   つバイト選択回路をもうけると共に与えられたブロツク
   内アドレスに対応して上記バイト・デコーダが各ユニツ
   ト毎にライン・アドレスと対になって２＾ｍ語内アドレ
   スとして使用される値を指示するよう構成し、当該値と
   上記ライン・アドレスとが対にされて上記２＾ｍ語の領
   域のうちのいずれの領域を選択するかを決定するよう構
   成し、上記リード／ライト処理に当たってｎバイト分の
   リード・データ／ライト・データのバイト・アライン処
   理を当該データの先頭バイトの位置に対応して行うよう
   にしたことを特徴とする記憶装置リード／ライト処理方
   式。