JPH03100829A - プログラム内蔵型計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は命令コード量の増加や実行速度の低下を招くこ
となく類似プログラムを１つにまとめて実行することの
できるプログラム内蔵型計算機に関する。

（従来の技術） プログラム内蔵型計算機は、番地付き記憶装置に予め記
憶されている命令コードの系列（所謂プログラム）を逐
次読出し、これを演算装置（ＣＰＵ）にて解釈実行して
上記命令コードに対応した操作を行う如く構成される。

この番地付き記憶装置（所謂プログラム・メモリ）に格
納されたプログラムを構成する命令コードは、通常、ビ
ット列の操作（オペレーション）を指定する為のオペレ
ーション・コードと、その操作の対象となるビット列（
オペランド）を指定する為のデータとにより構成される
。前記演算装置はこのような命令コードを解釈実行する
ことにより、その命令コードに対応した操作を行うこと
になる。

ところでこのような命令コードにおけるオペランドに関
しては、例えば上記記憶装置や演算装置内のレジスタに
おける記憶内容を変更することで、その指定を変更する
ことができるようになっている。具体的には成るオペレ
ーション拳コードをデコード（解釈）する場合であって
も、演算装置内のレジスタにおける記憶内容を予め異な
らせておくことにより、全く異なるビット列をオペラン
ドとして指定し得るようになっている。このような機能
を活用することにより、１つのプログラムが含んでいる
オペレーションを、例えばそのプログラムを実行する毎
に、相互に異なるオペランドの組み合わせに対して適用
することが可能となる。

このことはプログラムを変更することなく、オペランド
の異なる種々の対象に対応可能であると云う効果が奏せ
られる。そして従来では、この機能を利用してオペラン
ドのビット列だけが異なる命令コードの系列を１つのプ
ログラムとしてまとめ、これによって類似プログラムを
整理することが行われている。

然し乍ら、オペレーションに関しては上述したオペラン
ドに関するような効果を期待することはできず、オペラ
ンドの指定が同じであってもそのオペレーションが異な
る毎に命令コードを準備することが必要である。これ故
、オペランドが同一でオペレーションのみが若干異なる
ような類似する複数の命令コード系列であっても、これ
を１つのプログラムとしてまとめることができず、結局
、類似したプログラムを複数個準備する必要があった。

これ故、プログラム・メモリに格納すべき命令コード量
が膨大化することが否めなかった。

しかもプログラムを構成する命令コード列に共通性があ
り、特定のオペレーションを含む命令が追加されている
ような複数のプログラムを１つにまとめる場合には、そ
の追加された命令部分を個々に実行するか否かを判断す
る為の新たな命令コードを、１つにまとめられた複数の
プログラムに対応して追加する必要がある。これ故、プ
ログラムの改定が必要となる上、個々のプログラムに比
較して実質的な命令コード量が増加し、その実行速度が
低下すると云う問題が生じた。

（発明が解決しようとする課題） このように従来のプログラム内蔵型計算機においては、
−数的にオペランドだけが異なる一連の命令コード系列
を１つのプログラムとしてまとめることはできるが、オ
ペレーションのみが部分的に異なる命令コードの系列に
ついては１つのプログラムにまとめることができず、ま
た特定のオペレーションを含む命令のみが追加されてい
るような類似プログラムを１つにまとめるような場合に
は、個々のプログラムに比較してその命令コード量が増
加し、実行速度が低下すると云う問題が生じた。

本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、プログラムの改定や実行速度の
低下等の不具合を招くことなしにオペレーションの異な
る類似プログラムを１つにまとめて効率の良いプログラ
ムの解釈実行を可能とするプログラム内蔵型計算機を提
供することにある。

［発明の構成］ （課題を解決するための手段） 本発明は番地付き記憶装置に予め格納されている命令コ
ードの系列を逐次読出し、この番地付き記憶装置から読
出した命令コードを演算装置にて解釈実行して上記命令
コードに対応した操作を行うプログラム内蔵型計算機に
係り、 命令コードとその命令コードの解釈実行により生じる操
作との対応を変更する為の特定の命令コードを準備して
おき、演算装置における上記特定の命令コードの解釈実
行により当該特定の命令コードにより指定される所定の
命令コードとその命令コードの解釈実行により生じる操
作との対応を変更するようにしたことを特徴とするもの
である。

つまり特定の命令コードの解釈実行により、命令コード
とその命令コードの解釈実行により生じる操作との対応
を変更、回復し得るようにしたことを特徴とするもので
ある。

（作　用） このような本発明に係るプログラム内蔵型計算機によれ
ば、命令コードとオペレーションとの対応を、特定の命
令の実行により適宜変更することができるので、事前に
上記特定の命令を解釈実行スることにより、同一のプロ
グラムを実行するだけでオペラランドを同じ＜シ、オペ
レーションだけが異なる類似プログラムをそれぞれ効率
的に実行することが可能となる。また特定のオペレーシ
ョン・コードを含む命令コードが追加されるような複数
の類似プログラムを１つにまとめた場合であっても、予
めその特定のオペレーションを上述した特定の命令によ
って無効化することにより、命令コード量を殆ど増加さ
せることなく、またその実行速度の低下を招くことなく
上述した複数の類似プログラムを効率的に実行すること
が可能となる。

（実施例） 以下、図面を参照して本発明の一実施例に係るプログラ
ム内蔵型計算機について説明する。

第１図は実施例に係るプログラム内蔵型計算機の主要部
をなす演算装置（ＣＰＵ）の概略番、■成因である。

プログラム内蔵型計算機は、命令コード列からなるプロ
グラムを記憶した番地付き記憶装置（プログラム・メモ
リ）と、この記憶装置からプログラムを逐次読み出す為
のプログラム・カウンタ、また上記記憶装置から逐次読
み出されるプログラムを解釈実行する演算装置（ＣＰＵ
）とその処理操作に用いられる各種のレジスタ、更に入
出力インターフェース等をデータバスおよびアドレスバ
スを介して相互に接続して構成される。

しかして番地付き記憶装置（プログラム・メモリ）に記
憶されたプログラム（命令コードの系列）は、プログラ
ムカウンタからのアドレスバスを介するアドレス指定を
受けてデータバス上に逐次読み出される。ＣＰＵはこの
ようにしてデータバス上に読み出される上記メモリ内容
（命令コード）を、データバッファｌからＣＰＵ内部バ
ス２を介してインストラクション・レジスタ３に取り込
む（フェッチする）。ＣＰＵにおけるインストラクショ
ン・デコーダ４は、基本的には上述したようにしてイン
ストラクション拳レジスタ３にフェッチされた命令コー
ドを解釈し、その解釈結果に従って上記命令コード（イ
ンストラクション・コード）に対応する操作を実現する
為の制御コードを生成出力する。

前記ＣＰＵのタイミング−コントローラ５は、このよう
にしてインストラクション・デコーダ４が命令コードの
解釈により生成する制御コードに従い、その制御コード
に対応した各種の制御信号を発生する。このタイミング
ψコントローラ５から出力される制御信号に従って演算
ユニット６やレジスタユニット７の動作が制御され、上
記インストラクション・コードに対応する操作が実現さ
れる。

尚、８はレジスタユニット７から指定されるアドレスデ
ータをラッチして前記アドレスバスに出力する為のアド
レスバッファである。

ここで命令コードを解釈して制御コードを生成するイン
ストラクション・デコーダ４は、具体的には上述した命
令コードの中のオペレーションコードに対応する部分の
ビット列（ビット数：ｎ）によって番地付けされている
２″ワードの制御コードを記憶する第１の記憶装置４ａ
と、この第１の記憶装置４ａと同様に番地付けされ、前
記オペレーション・コードに対応して予め定められた制
御コードを格納した読み出し専用の第２の記憶装置４ｂ
とをデコーダ部として備えている。即ち、これらのデコ
ーダ部として機能する記憶装置４ａ、　４ｂは、命令コ
ードに対応付けられたアドレスに、その命令コード−に
よって指定される操作を実現する為の制御コードをそれ
ぞれ格納して構成される。

そして命令コードの入力によりアドレス指定されたとき
、そのアドレスに格納されている上記命令コードに対応
した制御コードを出力することにより当該命令コードを
解釈するものとなっている。

具体的には命令コードｎが与えられたとき、記憶装置４
ａのアドレス［ｎｌに記憶されている上記命令コードｎ
に対応する操作、例えば加算処理を実行する為の制御コ
ード［ＡＤＤ］を読み出す。

しかしてこのインストラクション・デコーダ４における
セレクタ４ｃは、前記プログラムφメモリから読み出さ
れて前記インストラクション・レジスタ３にフェッチさ
れた命令コード、または後述するように前記ＣＰＵ内部
バス２上に与えられる命令コードを後述するようにタイ
ミング・コントローラ５からの制御を受けて選択的に取
り込み、これをアドレス・ラッチ４ｄに保持する。この
アドレス・ラッチ４ｄに保持された命令コードが前記記
憶装置４ａ、　４ｂに対するアドレスデータとして用い
られ、記憶装置４ａ、　４ｂのアクセスが行われる。こ
のようなアクセス処理により、前記記憶装置４ａ。

４ｂに格納された制御コードの読み出しやその書き込み
が制御される。

さてこのように構成されたインストラクション・デコー
ダ４は、基本的にはプログラム・カウンタの進行に伴っ
て前記インストラクション・レジスタ３に逐次フェッチ
されるオペレーション・コードをセレクタ４ｃを介して
アドレス・ラッチ４ｄに保持し、これをアドレス指定情
報として第１の記憶装置４ａをアクセスする。そしてこ
の第１の記憶装置４ａから、上述した如くアドレスとし
て入力した上記オペレーション・コードに対応する記憶
内容（制御コード）を制御コード・バス４ｅ上に出力す
る。この制御コード・バス４ｅ上に出力された制御コー
ドが、前記命令コードをデコード（解釈）して生成され
る制御コードとして前記タイミング・コントローラ５に
与えられ、上記命令コードに対応した操作（処理動作）
を実行する為の制御信号の生成に供せられる。

ところで前記第１および第２の記憶装置４ａ、　４ｂに
は、前述した個々の命令コード（オペレーション・コー
ド）に対応する操作をそれぞれ指定する制御コードだけ
ではなく、そのオペレーション・コードに対応して記憶
された制御コードを変更する為の特別な命令コードに対
応する特別な制御コードが格納されている。つまり第２
図に例示するように、前記第１および第２の記憶装置４
ａ、　４ｂの２”個のアドレスは、基本的には複数の命
令コードにそれぞれ対応付けられ、その命令コードの解
釈により実行される操作を前記タイミング・コントロー
ラ５に対して指示する為の制御コードがそれぞれ格納さ
れるが、その中の幾つかは命令コードに対応する制御コ
ードを変更する為の予め定められた特別な命令コードに
対応付けられている。

例えば制御コードの変更を指示する特別な命令コードＸ
に対しては記憶装置４ａ、　４ｂのアドレス［Ｘ］が割
り当てられる。そしてそのアドレス［Ｘ］にはその操作
（制御コード）を変更しようとする命令コードを示す情
報と、その命令コードに対して新たに設定したい操作（
制御コード）を指定する為の情報とが格納される。

具体的には、例えば基本的には加算処理を指定する制御
コード［ＡＤＤ］が割り当てらる命令コードｎに減算処
理を指定する制御コード［ＳＵＢ］を割り当てることで
、上記命令コードｎとその操作との対応を変更する為の
特別な命令コードＸがある場合、この命令コードに関し
て前記記憶装置４ａ、　４ｂのアドレス［ｘ］が対応付
けられる。そしてこのアドレス［Ｘ］にその変更対象と
する操作の制御コード［ＡＤＤ］を指定する命令コード
ｎに関する情報と、変更しようとする操作の制御コード
［ＳＵＢ］を指定する命令コードｍに関する情報とが、
対応操作の変更制御の為の情報として格納される。

しかしてこのような制御コードを変更する為の特別な命
令コードＸが前記インストラクション・レジスタ３を介
して入力されると、インストラクション・デコーダ４は
先ずその人力された命令コードＸに従って第１の記憶装
置４ａをアクセスする（第２図中、■の処理）。そして
この命令コードＸに従って第１の記憶装置４ａがら読み
出された制御コードをタイミング・コントローラ５が受
は取ると、タイミング−コントローラ５はその制御コ−
ドに従い、先ず前記ＣＰＵ内部バス２を経由してレジス
タユニット７やプログラム・メモリから、前記変更しよ
うとする操作の制御コード［ＳＵＢ］を指定する命令コ
ードｍを入力し、これを前記アドレス・ラッチ４ｄに保
持する。そしてこのアドレス・ラッチ４ｄに保持された
オペレーション・コード（命令コードｍ）に従って読み
出し専用の第２の記憶装置４ｂのアドレス［ｍｌをアク
セスしく第２図中、■の処理）、そのオペレーション・
コードに対応する制御コード［Ｓ　Ｕ　Ｂ］を制御コー
ドバス４ｅに読み出す。

この状態で前記タイミング・コントローラ５は次に前記
ＣＰＵ内部バス２を再度経由し、今度は対応する操作を
変更しようとするオペレーション・コード（命令コード
ｎ）を読み込み、これをアドレス・ラッチ４ｄに保持す
る。そしてこのアドレス・ラッチ４ｄに保持されたオペ
レーション・コードにより指定される前記第１の記憶装
置４ａのアドレス［ｎｌをアクセスしく第２図中、■の
処理）、このアドレス［ｎｌに前記制御コードバス４ｅ
に読み出されている制御コード［ＳＵＢ］を書き込む（
第２図中、■の処理）。

このような処理操作により、第１の記憶装置４ａのアド
レス［ｎｌに記憶されていた制御コード［ＡＤＤ］が、
ｍ２の記憶装置４ｂの別のアドレス［ｍｌに記憶されて
いた制御コード［ＳＵＢ］により書き替えられ、上記オ
ペレーションφコード（命令コードｎ）に対応付けられ
る操作の変更が行われる。つまり命令コードｎには本来
的には加算処理を示す制御コード［ＡＤＤ］が対応付け
られているが、操作の対応関係を変更する特別な命令コ
ードＸの解釈実行により、上記命令コードｎには減算処
理を示す制御コード［ＳＵＢ］が新たに対応付けられる
ことになる。

かくしてこのような命令コードとその操作の対応を変更
する特別な命令コードを備え、その実行によって同じ命
令コードであっても、その命令コードの解釈により実行
される操作を変更することのできる本計算機によれば、
例えば第３図に示すように最初に出現する命令コードｎ
の解釈実行時には、その命令コードｎに対して本来的に
設定されている操作である加算処理を、その制御コード
［ＡＤＤ］に従ってそのまま実行する。しかしその後、
命令コードｎに対する操作の対応を変更する命令コード
Ｘが与えられ、命令コードｎに対応する操作が減算処理
に変更されると、その後、同じ命令コードｎが与えられ
た場合には、今度は減算処理を指示する制御コード［Ｓ
ＵＢ］が求められることになる。この結果、同じ命令コ
ードｎが与えられると靴も、特別な命令コードＸによっ
てその対応操作が変更される前後により、異なった処理
操作が実行されることになる。

従ってオペランドが同一で、そのオペレーションだけが
異なるような類似したプログラムであっても、これを１
つのプログラムとしてまとめておき、上述した特別な命
令コードを用いて同一の命令コードに対する操作の対応
を変更することで、上述したオペレーションの異なる類
似プログラムをそれぞれ効率的に実行することが可能と
なる。

換言すれば、命令コード自体を変更することなしに、そ
の命令コードに対応する操作の内容を適宜変更して異な
る処理を行わせることが可能となる。

この結果、オペレーションだけが異なる類似した複数の
プログラムを効率的に１つにまとめ、そのオペレーショ
ンの異なりを、その対応操作を変更する特別な命令コー
ドを用いて変更することだけで上述した複数の類似プロ
グラムをそれぞれ効率的に実行することが可能となる。

また本計算機によれば、例えば対応操作を変更する特別
な命令コードとして、その対応操作を無効命令に変更す
るものを用いれば、命令コードが追加されているような
類似プログラムであっても、その命令コードの追加のな
いプログラムと同様に実行することが可能となる。この
結果、基本プログラムを同じくする複数の類似プログラ
ムを効果的に１つにまとめることが可能となる。

従って命令コードが若干具なるだけの複数の類似プログ
ラムや、命令コードの若干の追加があるような別のプロ
グラムが沢山あるような場合であっても、これらを１つ
のプログラムとして効果的にまとめ、命令コードに対応
する操作の変更処理だけにより、これらの各ブローグラ
ムをそれぞれ高速に実行することが可能となる等の実用
上多大なる効果が奏せられる。

尚、ここでは命令コードｎに対応する操作を加算処理［
ＡＤＤ］から減算処理［ＳＵＢ］に変更する例について
説明したが、無効命令［ＮＯＰ］やその他の操作に変更
することも勿論可能である。

更には他の命令コードに対応する操作の変更に対しても
同様に適用可能である。

また変更された命令コードとその操作（オペレーション
・コードと制御コード）との対応は、例えば上述した変
更操作の際に指定する２つの命令コードを一致させるこ
とにより回復可能である。

つまり第１の記憶装置４ａにおける命令コードｎの操作
が減算処理［ＳＵＢ］に変更されていても、第２の記憶
装置４ｂには上記命令コードｎに対して本来的に対応付
けられている操作である加算処理［Ａ　Ｄ　Ｄｌの情報
が格納されているので、この情報をアドレス指定するこ
とにより、その対応操作を元に戻すことができる。しか
しこの場合、実際的には同じ命令コードを２回に亘って
繰り返し入力することは冗長なので、変更後の操作を指
定する命令コードをそのまま用いて変更対象とする命令
コードを指定するようにする方が好都合である。

更には数多くの命令コードに対応する操作が変更されて
いるような場合には、第２の記憶装置４ｂの内容を一括
的に第１の記憶装置４ａに書き込むような命令を準備し
ておけば、これらの変更された対応操作の一括回復を行
わせることができる。その他、本発明はその要旨を逸脱
しない範囲で種々変形して実施することができる。

［発明の効果〕 以上説明したように本発明によれば、オペレーションコ
ードと、それを実行した際のビット列操作との対応を適
宜変更することができるので、オペレー、ジョンコード
だけが異なる複数のプログラムを１つの基本的なプログ
ラムを用いて効果的に代替実行させることが可能となる
。しかも命令コードの追加があるような複数のプログラ
ムについても、これを１つのプログラム上でそれぞれ効
果的に実行させることが可能となる。この結果、複数の
プログラムを整理してプログラム・メモリに格納すべき
命令コードの量を大幅に削減し、また実行的な処理速度
の低下を殆ど招くことなしに、これらの複数のプログラ
ムをそれぞれ高速に実行することが可能となる等の実用
上多大なる効果が奏せられる。

【図面の簡単な説明】

図は本発明の一実施例に係るプログラム内蔵型計算機に
ついて示すもので、第１図はそのＣＰＵの概略構成図、
第２図は実施例における命令コードに対応する操作の変
更手続きの概念を模式的に示す図、第３図は実施例によ
る効果を模式的に示す図である。 ３・・・インストラクション・レジスタ、４・・・イン
ストラクション・デコーダ、４ａ・・・第１の記憶装置
、４ｂ・・・第２の記憶装置、４ｃ・・・セレクタ、４
ｄ・・・アドレスψラッチ、５・・・タイミングＱコン
トローラ。

Claims (3)

【特許請求の範囲】
1. （１）番地付き記憶装置に予め格納されている命令コー
   ドの系列を番地指定により逐次読出し、この番地付き記
   憶装置から読出した命令コードを演算装置にて解釈実行
   して上記命令コードに対応した操作を行うプログラム内
   蔵型計算機において、命令コードとその命令コードの解
   釈実行により生じる操作との対応を変更する為の特定の
   命令コードを準備しておき、この特定の命令コードの解
   釈実行によりこの特定の命令コードにより指定される所
   定の命令コードとその命令コードの解釈実行により生じ
   る操作との対応を変更することを特徴とするプログラム
   内蔵型計算機。
2. （２）命令コードと操作との対応の変更は、命令コード
   を解釈するデコーダの内容を変更することにより行われ
   ることを特徴とする請求項（１）に記載のプログラム内
   蔵型計算機。
3. （３）操作との対応を変更する為の特定の命令コードの
   １つは、一旦変更された命令コードと操作との対応を変
   更前の対応に戻す為の命令コードからなることを特徴と
   する請求項（１）に記載のプログラム内蔵型計算機。