JPH04346153A - メモリアクセスバス制御方法とその情報処理装置 - Google Patents
メモリアクセスバス制御方法とその情報処理装置Info
- Publication number
- JPH04346153A JPH04346153A JP11976291A JP11976291A JPH04346153A JP H04346153 A JPH04346153 A JP H04346153A JP 11976291 A JP11976291 A JP 11976291A JP 11976291 A JP11976291 A JP 11976291A JP H04346153 A JPH04346153 A JP H04346153A
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- Japan
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- memory
- cpu
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- 238000000034 method Methods 0.000 title claims description 11
- 238000003079 width control Methods 0.000 claims abstract description 17
- 230000010365 information processing Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 3
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はメモリアクセスバス制御
方法とその情報処理装置に関し、特に、例えば、ＲＯＭ
カードのような交換可能なメモリに対するメモリアクセ
スバス制御方法とその情報処理装置に関するものである
。
方法とその情報処理装置に関し、特に、例えば、ＲＯＭ
カードのような交換可能なメモリに対するメモリアクセ
スバス制御方法とその情報処理装置に関するものである
。
【０００２】
【従来の技術】従来の情報処理装置において、交換可能
な外部メモリに対するＣＰＵのアクセス時のバス幅は、
内蔵のハードウエアにより固定となるように構成されて
いたか或は、外部メモリ側にバス幅を制御するハードウ
エアを設けるように構成されていた。
な外部メモリに対するＣＰＵのアクセス時のバス幅は、
内蔵のハードウエアにより固定となるように構成されて
いたか或は、外部メモリ側にバス幅を制御するハードウ
エアを設けるように構成されていた。
【０００３】
【発明が解決しようとする構成】しかしながら上記従来
例では、次のような欠点があった。 （１）外部メモリに対するＣＰＵのアクセス時のバス幅
が内蔵ハードウエアにより固定となるように構成された
場合、１種類のバス幅しか使用できない。 （２）外部メモリに対するＣＰＵのアクセス時のバス幅
が外部メモリ側のバス幅を制御するハードウエアにより
制御されるように構成された場合、個々の外部メモリに
バス幅を制御するハードウエアが必要であり、また、メ
モリとのインタフエース上にバス幅を制御するための信
号線が必要になるので、装置構成が複雑になり、また外
部メモリとのインタフェースも複雑になる。
例では、次のような欠点があった。 （１）外部メモリに対するＣＰＵのアクセス時のバス幅
が内蔵ハードウエアにより固定となるように構成された
場合、１種類のバス幅しか使用できない。 （２）外部メモリに対するＣＰＵのアクセス時のバス幅
が外部メモリ側のバス幅を制御するハードウエアにより
制御されるように構成された場合、個々の外部メモリに
バス幅を制御するハードウエアが必要であり、また、メ
モリとのインタフエース上にバス幅を制御するための信
号線が必要になるので、装置構成が複雑になり、また外
部メモリとのインタフェースも複雑になる。
【０００４】本発明は上記従来例に鑑みてなされたもの
で、外部メモリのバス幅に応じてＣＰＵのバス幅を可変
に制御できる外部メモリアクセスバス制御方法とその情
報処理装置を提供することを目的とする。
で、外部メモリのバス幅に応じてＣＰＵのバス幅を可変
に制御できる外部メモリアクセスバス制御方法とその情
報処理装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明のメモリアクセスバス制御方法は以下の様な工
程からなる。即ち、アクセスバス幅に関する情報を有し
た交換可能なメモリへのアクセスバス幅を制御するメモ
リアクセスバス制御方法であって、前記メモリから前記
アクセスバス幅に関する情報を読み込む工程と、前記ア
クセスバス幅に関する情報に基づいてアクセスバス幅を
決定する工程と、決定された前記アクセスバス幅に基づ
いて前記メモリをアクセスする工程とを有することを特
徴とするメモリアクセスバス制御方法を備える。
に本発明のメモリアクセスバス制御方法は以下の様な工
程からなる。即ち、アクセスバス幅に関する情報を有し
た交換可能なメモリへのアクセスバス幅を制御するメモ
リアクセスバス制御方法であって、前記メモリから前記
アクセスバス幅に関する情報を読み込む工程と、前記ア
クセスバス幅に関する情報に基づいてアクセスバス幅を
決定する工程と、決定された前記アクセスバス幅に基づ
いて前記メモリをアクセスする工程とを有することを特
徴とするメモリアクセスバス制御方法を備える。
【０００６】また、他の発明によれば、アクセスバス幅
に関する情報を有した交換可能なメモリへのアクセスが
可能な情報処理装置であって、ＣＰＵと、前記メモリか
ら前記アクセスバス幅に関する情報を読み込むバス幅読
み込み手段と、前記アクセスバス幅に関する情報に基づ
いて前記メモリへのアクセスバス幅を決定するバス幅決
定手段と、決定された前記アクセスバス幅に基づいて前
記メモリをアクセスするよう前記ＣＰＵを制御するバス
幅制御手段とを有することを特徴とする情報処理装置を
備える。
に関する情報を有した交換可能なメモリへのアクセスが
可能な情報処理装置であって、ＣＰＵと、前記メモリか
ら前記アクセスバス幅に関する情報を読み込むバス幅読
み込み手段と、前記アクセスバス幅に関する情報に基づ
いて前記メモリへのアクセスバス幅を決定するバス幅決
定手段と、決定された前記アクセスバス幅に基づいて前
記メモリをアクセスするよう前記ＣＰＵを制御するバス
幅制御手段とを有することを特徴とする情報処理装置を
備える。
【０００７】
【作用】以上の構成により、本発明は外部メモリが有す
るアクセスバス幅に関する情報に基づいて、外部メモリ
に対するアクセスバス幅を決定してアクセスを行うよう
動作する。
るアクセスバス幅に関する情報に基づいて、外部メモリ
に対するアクセスバス幅を決定してアクセスを行うよう
動作する。
【０００８】
【実施例】以下添付図面を参照して本発明の好適な実施
例を詳細に説明する。
例を詳細に説明する。
【０００９】図１は本発明の代表的な実施例である情報
処理装置の構成を示すブロック図である。図１において
、１は装置全体の制御を行なうＣＰＵである。また、２
はＣＰＵ１の制御対象を指示するアドレス信号を転送す
るアドレスバスであり、３は装置各部で相互にデータを
転送するデータバスである。４は、ＲＯＭであり、後述
するバス幅設定処理のための各種プログラム及びデータ
等を格納する。本実施例の場合ではバス幅設定処理のた
めのプログラム等を格納する手段としてＲＯＭを採用し
たが、プログラム、データ等を格納する機能を持つもの
であれば必ずしもＲＯＭでなくともよい。５はＲＡＭで
ありＣＰＵ１のワークエリアとして用いられる。６は外
部メモリインタフエース回路であり、通常、データバツ
フア等で構成される。７は外部メモリであり、ＲＯＭ、
ＮＶＲＡＭ等の不揮発性メモリを含むものとする。
処理装置の構成を示すブロック図である。図１において
、１は装置全体の制御を行なうＣＰＵである。また、２
はＣＰＵ１の制御対象を指示するアドレス信号を転送す
るアドレスバスであり、３は装置各部で相互にデータを
転送するデータバスである。４は、ＲＯＭであり、後述
するバス幅設定処理のための各種プログラム及びデータ
等を格納する。本実施例の場合ではバス幅設定処理のた
めのプログラム等を格納する手段としてＲＯＭを採用し
たが、プログラム、データ等を格納する機能を持つもの
であれば必ずしもＲＯＭでなくともよい。５はＲＡＭで
ありＣＰＵ１のワークエリアとして用いられる。６は外
部メモリインタフエース回路であり、通常、データバツ
フア等で構成される。７は外部メモリであり、ＲＯＭ、
ＮＶＲＡＭ等の不揮発性メモリを含むものとする。
【００１０】外部メモリ７は、外部メモリインタフエー
ス回路６を介しＣＰＵ１によりアクセスされる。８はプ
ログラマブルバス幅制御回路であり、ＣＰＵ１が外部メ
モリ７をアクセスする際のバス幅を制御する。プログラ
マブルバス幅制御回路８はＣＰＵ１によりプログラムで
設定されたバス幅に従いＣＰＵ１が外部メモリ７にアク
セスする際のバス幅を制御する。９はプログラマブルバ
ス幅制御回路８からＣＰＵ１に出力されるバス幅制御信
号である。
ス回路６を介しＣＰＵ１によりアクセスされる。８はプ
ログラマブルバス幅制御回路であり、ＣＰＵ１が外部メ
モリ７をアクセスする際のバス幅を制御する。プログラ
マブルバス幅制御回路８はＣＰＵ１によりプログラムで
設定されたバス幅に従いＣＰＵ１が外部メモリ７にアク
セスする際のバス幅を制御する。９はプログラマブルバ
ス幅制御回路８からＣＰＵ１に出力されるバス幅制御信
号である。
【００１１】次に、以上の構成をもつ情報処理装置を用
いた外部メモリ７に対するバス幅を設定する処理につい
て、図２に示すフローチヤートを参照して説明する。な
お、本実施例で説明する外部メモリ７には図３に示すよ
うに３２ビットバス幅の外部メモリ（図３の（ａ））と
１６ビットバス幅の外部メモリ（図３の（ｂ））との２
種類があるものとする。ここで、３２ビットバス幅の外
部メモリ（ＲＯＭ、ＮＶＲＡＭ等）には図３（ａ）に示
すように下位１６ビツト側にバス幅情報が格納され、ま
た、１６ビットバス幅の外部メモリ（ＲＯＭ、ＮＶＲＡ
Ｍ等）には図３（ｂ）に示すように第１ブロックにバス
幅情報が格納されているものとする。
いた外部メモリ７に対するバス幅を設定する処理につい
て、図２に示すフローチヤートを参照して説明する。な
お、本実施例で説明する外部メモリ７には図３に示すよ
うに３２ビットバス幅の外部メモリ（図３の（ａ））と
１６ビットバス幅の外部メモリ（図３の（ｂ））との２
種類があるものとする。ここで、３２ビットバス幅の外
部メモリ（ＲＯＭ、ＮＶＲＡＭ等）には図３（ａ）に示
すように下位１６ビツト側にバス幅情報が格納され、ま
た、１６ビットバス幅の外部メモリ（ＲＯＭ、ＮＶＲＡ
Ｍ等）には図３（ｂ）に示すように第１ブロックにバス
幅情報が格納されているものとする。
【００１２】まず、ステツプＳ２０１において、外部メ
モリ７に対するアクセスの前に、プログラマブルバス幅
制御回路８に、設定可能な最小のバス幅（本実施例の場
合、１６ビット）を設定する。次に、ステツプＳ２０２
で、ＣＰＵ１は、外部メモリ７から外部メモリインタフ
エース回路６を介してあらかじめ外部メモリ７のＲＯＭ
、ＮＶＲＡＭ等に最小のバス幅にあわせて設定されてい
るバス幅情報を読み取る。ここで、外部メモリが３２ビ
ットバス幅なら、外部メモリインタフエース回路６の下
位１６ビツト側を介してバス幅情報を読み取り、１６ビ
ットバス幅なら１６ビット幅全部のバス幅情報を読み取
る。
モリ７に対するアクセスの前に、プログラマブルバス幅
制御回路８に、設定可能な最小のバス幅（本実施例の場
合、１６ビット）を設定する。次に、ステツプＳ２０２
で、ＣＰＵ１は、外部メモリ７から外部メモリインタフ
エース回路６を介してあらかじめ外部メモリ７のＲＯＭ
、ＮＶＲＡＭ等に最小のバス幅にあわせて設定されてい
るバス幅情報を読み取る。ここで、外部メモリが３２ビ
ットバス幅なら、外部メモリインタフエース回路６の下
位１６ビツト側を介してバス幅情報を読み取り、１６ビ
ットバス幅なら１６ビット幅全部のバス幅情報を読み取
る。
【００１３】ステツプＳ２０３では、ステツプＳ２０２
にて得られたバス幅情報に基づき、バス幅を決定する。 ステツプＳ２０４においては、ステツプＳ２０３で決定
したバス幅をプログラマブルバス幅制御回路８に設定す
る。即ち、外部メモリが３２ビットバス幅ならバス幅と
して３２ビットが、１６ビットバス幅ならバス幅として
１６ビットがセットされる。最後に、ステップＳ２０５
では、プログラマブルバス幅制御回路８は、バス幅制御
信号９によってセットされたバス幅で外部メモリ７をア
クセスするようＣＰＵ１を制御する。
にて得られたバス幅情報に基づき、バス幅を決定する。 ステツプＳ２０４においては、ステツプＳ２０３で決定
したバス幅をプログラマブルバス幅制御回路８に設定す
る。即ち、外部メモリが３２ビットバス幅ならバス幅と
して３２ビットが、１６ビットバス幅ならバス幅として
１６ビットがセットされる。最後に、ステップＳ２０５
では、プログラマブルバス幅制御回路８は、バス幅制御
信号９によってセットされたバス幅で外部メモリ７をア
クセスするようＣＰＵ１を制御する。
【００１４】このようにして、ＣＰＵ１が外部メモリ７
を外部メモリインタフエース回路６を介してアクセスす
る際のバス幅がプログラマブルバス幅制御回路８に設定
され、以降設定されたバス幅で外部メモリ７がＣＰＵ１
からアクセスされることになる。
を外部メモリインタフエース回路６を介してアクセスす
る際のバス幅がプログラマブルバス幅制御回路８に設定
され、以降設定されたバス幅で外部メモリ７がＣＰＵ１
からアクセスされることになる。
【００１５】従って本実施例に従うなら、外部メモリ７
側にバス幅を制御する特別なハードウエアを用意するこ
となく、外部メモリ７の構成に応じたバス幅でＣＰＵ１
は外部メモリ７をアクセスすることが可能になる。
側にバス幅を制御する特別なハードウエアを用意するこ
となく、外部メモリ７の構成に応じたバス幅でＣＰＵ１
は外部メモリ７をアクセスすることが可能になる。
【００１６】なお本実施例では、外部メモリ７に対する
アクセスの前に、プログラマブルバス幅制御回路８に、
設定可能な最小のバス幅を設定する場合について説明し
たが本発明はこれに限定されるものではない。例えば、
この設定値を設定可能な最大のバス幅（例えば、３２ビ
ット）としてもよい。その場合、外部メモリ７上のＲＯ
Ｍ、ＮＶＲＡＭ等に設定されているバス幅情報の読み出
しアドレスか変わるのみであり、その他の処理は本実施
例と同様なので、外部メモリ７側にバス幅を制御する特
別なハードウエアを用意することなく、外部メモリ７の
構成に応じたバス幅でＣＰＵ１は外部メモリ７をアクセ
スすることが可能になる。
アクセスの前に、プログラマブルバス幅制御回路８に、
設定可能な最小のバス幅を設定する場合について説明し
たが本発明はこれに限定されるものではない。例えば、
この設定値を設定可能な最大のバス幅（例えば、３２ビ
ット）としてもよい。その場合、外部メモリ７上のＲＯ
Ｍ、ＮＶＲＡＭ等に設定されているバス幅情報の読み出
しアドレスか変わるのみであり、その他の処理は本実施
例と同様なので、外部メモリ７側にバス幅を制御する特
別なハードウエアを用意することなく、外部メモリ７の
構成に応じたバス幅でＣＰＵ１は外部メモリ７をアクセ
スすることが可能になる。
【００１７】本発明は、複数の機器から構成されるシス
テムに適用しても、１つの機器から成る装置に適用して
も良い。また、本発明はシステム或は装置にプログラム
を供給することによつて達成される場合にも適用できる
ことは言うまでもない。
テムに適用しても、１つの機器から成る装置に適用して
も良い。また、本発明はシステム或は装置にプログラム
を供給することによつて達成される場合にも適用できる
ことは言うまでもない。
【００１８】
【発明の効果】以上説明したように本発明によれば、交
換可能なメモリが有するアクセスバス幅に関する情報に
基づいて、メモリに対するＣＰＵのアクセス時のバス幅
が決定されるので、特別なハードウエアを用意すること
なく、メモリの構成に応じたバス幅でメモリをアクセス
することが可能になる効果がある。
換可能なメモリが有するアクセスバス幅に関する情報に
基づいて、メモリに対するＣＰＵのアクセス時のバス幅
が決定されるので、特別なハードウエアを用意すること
なく、メモリの構成に応じたバス幅でメモリをアクセス
することが可能になる効果がある。
【図１】本発明の代表的な実施例である情報処理装置の
構成を示すブロツク図である。
構成を示すブロツク図である。
【図２】バス幅設定処理を示すフローチヤートである。
【図３】外部メモリの内部論理構成を示す図である。
１ ＣＰＵ
２ アドレスバス
３ データバス
４ ＲＯＭ
５ ＲＡＭ
６ 外部メモリインタフエース回路
７ 外部メモリ
８ プログラマブルバス幅制御回路
９ バス幅制御信号
Claims (2)
- 【請求項１】 アクセスバス幅に関する情報を有した
交換可能なメモリへのアクセスバス幅を制御するメモリ
アクセスバス制御方法であって、前記メモリから前記ア
クセスバス幅に関する情報を読み込む工程と、前記アク
セスバス幅に関する情報に基づいてアクセスバス幅を決
定する工程と、決定された前記アクセスバス幅に基づい
て前記外部メモリをアクセスする工程とを有することを
特徴とするメモリアクセスバス制御方法。 - 【請求項２】 アクセスバス幅に関する情報を有した
交換可能なメモリへのアクセスが可能な情報処理装置で
あって、ＣＰＵと、前記メモリから前記アクセスバス幅
に関する情報を読み込むバス幅読み込み手段と、前記ア
クセスバス幅に関する情報に基づいて前記メモリへのア
クセスバス幅を決定するバス幅決定手段と、決定された
前記アクセスバス幅に基づいて前記メモリをアクセスす
るよう前記ＣＰＵを制御するバス幅制御手段とを有する
ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11976291A JPH04346153A (ja) | 1991-05-24 | 1991-05-24 | メモリアクセスバス制御方法とその情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11976291A JPH04346153A (ja) | 1991-05-24 | 1991-05-24 | メモリアクセスバス制御方法とその情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346153A true JPH04346153A (ja) | 1992-12-02 |
Family
ID=14769552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11976291A Withdrawn JPH04346153A (ja) | 1991-05-24 | 1991-05-24 | メモリアクセスバス制御方法とその情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04346153A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010527484A (ja) * | 2007-05-14 | 2010-08-12 | クゥアルコム・インコーポレイテッド | メモリページサイズの自動検出 |
-
1991
- 1991-05-24 JP JP11976291A patent/JPH04346153A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010527484A (ja) * | 2007-05-14 | 2010-08-12 | クゥアルコム・インコーポレイテッド | メモリページサイズの自動検出 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |