JPH0721083A - メモリ読み出し装置 - Google Patents
メモリ読み出し装置Info
- Publication number
- JPH0721083A JPH0721083A JP18766593A JP18766593A JPH0721083A JP H0721083 A JPH0721083 A JP H0721083A JP 18766593 A JP18766593 A JP 18766593A JP 18766593 A JP18766593 A JP 18766593A JP H0721083 A JPH0721083 A JP H0721083A
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- JP
- Japan
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- address
- memory
- cpu
- data
- counter
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- Pending
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Abstract
(57)【要約】
【目的】 システムの高速化を安価に成し得るメモリ読
み出し装置を提供すること。 【構成】 ＣＰＵ１と、このＣＰＵ１から出力されるア
ドレスをデータメモリ３に入力するためのアドレスバス
４と、データメモリ３から出力されるデータをＣＰＵ１
が取り込むためのデータバス５とを備えている。ＣＰＵ
１とデータメモリ３との間のアドレスバス４に、ＣＰＵ
１からのアドレスを予想し次アドレスとして予めデータ
メモリ３に与えるカウンタ６と、このカウンタ６に与え
られた次アドレスとＣＰＵ１からの実際の次アドレスと
を比較しその一致の有無を判定する比較器７とを装備し
ている。
み出し装置を提供すること。 【構成】 ＣＰＵ１と、このＣＰＵ１から出力されるア
ドレスをデータメモリ３に入力するためのアドレスバス
４と、データメモリ３から出力されるデータをＣＰＵ１
が取り込むためのデータバス５とを備えている。ＣＰＵ
１とデータメモリ３との間のアドレスバス４に、ＣＰＵ
１からのアドレスを予想し次アドレスとして予めデータ
メモリ３に与えるカウンタ６と、このカウンタ６に与え
られた次アドレスとＣＰＵ１からの実際の次アドレスと
を比較しその一致の有無を判定する比較器７とを装備し
ている。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ読み出し装置に
係り、とくにアドレスの先読みによるメモリ制御を可能
としたメモリ読み出し装置に関する。
係り、とくにアドレスの先読みによるメモリ制御を可能
としたメモリ読み出し装置に関する。
【０００２】
【従来の技術】従来のメモリ読出し機構は、ＣＰＵとメ
モリがアドレスバスとデータバスとで接読されている。
ＣＰＵのメモリ・リード・サイクルにおいてＣＰＵから
出力されるアドレスが、アドレスバス上に出力されメモ
リに与えられる。ＣＰＵは、メモリのアクセスタイム後
に、メモリのデータをデータバスを通して取り込む。メ
モリのアクセスタイムを短縮することは、システムの高
速化に際しての重要な要因となっている。
モリがアドレスバスとデータバスとで接読されている。
ＣＰＵのメモリ・リード・サイクルにおいてＣＰＵから
出力されるアドレスが、アドレスバス上に出力されメモ
リに与えられる。ＣＰＵは、メモリのアクセスタイム後
に、メモリのデータをデータバスを通して取り込む。メ
モリのアクセスタイムを短縮することは、システムの高
速化に際しての重要な要因となっている。
【０００３】アクセスタイムの短いメモリを使用せずに
読出し動作を高速化する従来技術として、ＣＰＵ内部に
メモリを指定するアドレスを設定するレジスタと、２回
目以降のアクセスにおけるアドレス変化置を設定するレ
ジスタ、及びこの両者に基づき生成されるメモリアドレ
スを固定アドレスにかかるメモリアクセスレジスタに設
定するカウンタを設けたものがある。そして、このメモ
リアクセスレジスタに設定されたアドレスに従ってメモ
リを高速にアクセスしている（例えば、特開平２−１３
０６５４号公報）。
読出し動作を高速化する従来技術として、ＣＰＵ内部に
メモリを指定するアドレスを設定するレジスタと、２回
目以降のアクセスにおけるアドレス変化置を設定するレ
ジスタ、及びこの両者に基づき生成されるメモリアドレ
スを固定アドレスにかかるメモリアクセスレジスタに設
定するカウンタを設けたものがある。そして、このメモ
リアクセスレジスタに設定されたアドレスに従ってメモ
リを高速にアクセスしている（例えば、特開平２−１３
０６５４号公報）。
【０００４】
【発明が解決しようとする課題】この従来のメモリ読出
し機構では、システムを高速化するためにアクセスタイ
ムの短いメモリを使用するのが、重要な条件となってい
る。しかしながら、アクセスタイムの短いメモリは、シ
ステムを高速化する一方，高価であり、従って従来技術
ではシステムを高速化するほど装置全体の原価が高騰す
るという不都合が常に伴っていた。
し機構では、システムを高速化するためにアクセスタイ
ムの短いメモリを使用するのが、重要な条件となってい
る。しかしながら、アクセスタイムの短いメモリは、シ
ステムを高速化する一方，高価であり、従って従来技術
ではシステムを高速化するほど装置全体の原価が高騰す
るという不都合が常に伴っていた。
【０００５】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくにシステムの高速化を安価に成し得るメ
モリ読み出し装置を提供することを、その目的とする。
を改善し、とくにシステムの高速化を安価に成し得るメ
モリ読み出し装置を提供することを、その目的とする。
【０００６】
【課題を解決するための手段】本発明では、ＣＰＵと、
このＣＰＵから出力されるアドレスをメモリに入力する
ためのアドレスバスと、前記メモリから出力されるデー
タを前記ＣＰＵが取り込むためのデータバスとを備えて
いる。
このＣＰＵから出力されるアドレスをメモリに入力する
ためのアドレスバスと、前記メモリから出力されるデー
タを前記ＣＰＵが取り込むためのデータバスとを備えて
いる。
【０００７】ＣＰＵとメモリとの間のアドレスバスに
は、ＣＰＵからのアドレスを予想し次アドレスとして予
めメモリに与えるカウンタと、このカウンタに与えられ
た次アドレスとＣＰＵからの実際の次アドレスとを比較
しその一致の有無を判定する比較器とを備える。そし
て、この比較器が次アドレス一致を確認した場合、ＣＰ
Ｕは、メモリに予め準備していたデータを読み出すよう
にする、という構成を採っている。これによって前述し
た目的を達成しようとするものである。
は、ＣＰＵからのアドレスを予想し次アドレスとして予
めメモリに与えるカウンタと、このカウンタに与えられ
た次アドレスとＣＰＵからの実際の次アドレスとを比較
しその一致の有無を判定する比較器とを備える。そし
て、この比較器が次アドレス一致を確認した場合、ＣＰ
Ｕは、メモリに予め準備していたデータを読み出すよう
にする、という構成を採っている。これによって前述し
た目的を達成しようとするものである。
【０００８】
【実施例】以下、本発明の一実施例を図１に基づいて説
明する。この図１に示す実施例は、ＣＰＵ１と、このＣ
ＰＵ１から出力されるアドレスをデータメモリ３に入力
するためのアドレスバス４と、データメモリ３から出力
されるデータをＣＰＵ１が取り込むためのデータバス５
とを備えている。
明する。この図１に示す実施例は、ＣＰＵ１と、このＣ
ＰＵ１から出力されるアドレスをデータメモリ３に入力
するためのアドレスバス４と、データメモリ３から出力
されるデータをＣＰＵ１が取り込むためのデータバス５
とを備えている。
【０００９】ＣＰＵ１とデータメモリ３との間のアドレ
スバス４に、ＣＰＵ１からのアドレスを予想し次アドレ
スとして予めデータメモリ３に与えるカウンタ６と、こ
のカウンタ６に与えられた次アドレスとＣＰＵ１からの
実際の次アドレスとを比較しその一致の有無を判定する
比較器７とを装備している。
スバス４に、ＣＰＵ１からのアドレスを予想し次アドレ
スとして予めデータメモリ３に与えるカウンタ６と、こ
のカウンタ６に与えられた次アドレスとＣＰＵ１からの
実際の次アドレスとを比較しその一致の有無を判定する
比較器７とを装備している。
【００１０】この比較器７が次アドレス一致を確認した
場合、ＣＰＵ１は、データメモリ３に予め準備していた
データを読み出す。一方、比較器７が次アドレス不一致
を確認した場合、ＣＰＵ１は、該カウンタ６に当該不一
致にかかるアドレスを設定すると共に，これをデータメ
モリ３に与えて正確なデータ読み出す機能を備えてい
る。
場合、ＣＰＵ１は、データメモリ３に予め準備していた
データを読み出す。一方、比較器７が次アドレス不一致
を確認した場合、ＣＰＵ１は、該カウンタ６に当該不一
致にかかるアドレスを設定すると共に，これをデータメ
モリ３に与えて正確なデータ読み出す機能を備えてい
る。
【００１１】これを更に詳述すると、ＣＰＵ１のデータ
メモリ３のリードサイクルにおいて、まず、データメモ
リ３を指定するアドレスがＣＰＵ１からアドレスバス４
に出力されると、カウンタ６はこのアドレス値を取り入
れ、設定すると共にデータメモリ３にこのアドレスを与
える。
メモリ３のリードサイクルにおいて、まず、データメモ
リ３を指定するアドレスがＣＰＵ１からアドレスバス４
に出力されると、カウンタ６はこのアドレス値を取り入
れ、設定すると共にデータメモリ３にこのアドレスを与
える。
【００１２】データ確定後、ＣＰＵ１はデータバス５を
通してデータを読出す。このリードサイクル終了後、す
ぐにカウンタ６は設定したアドレス値をインクリメント
し、次のデータメモリ３リードサイクルの予想アドレス
としてデータメモリ３に与えておき、データ出力の準備
をする。
通してデータを読出す。このリードサイクル終了後、す
ぐにカウンタ６は設定したアドレス値をインクリメント
し、次のデータメモリ３リードサイクルの予想アドレス
としてデータメモリ３に与えておき、データ出力の準備
をする。
【００１３】その後、ＣＰＵ１のプログラムメモリ２リ
ードサイクルの終了後、ＣＰＵ１は次のデータメモリ３
リードサイクルに入る。この時、ＣＰＵ１によって出力
されるアドレスと先にカウンタ６で生成された予想アド
レスを比較器７によって比較する。この結果、両者が一
致している場合、ＣＰＵ１は予めデータメモリ３に準備
していたデータを読出す。
ードサイクルの終了後、ＣＰＵ１は次のデータメモリ３
リードサイクルに入る。この時、ＣＰＵ１によって出力
されるアドレスと先にカウンタ６で生成された予想アド
レスを比較器７によって比較する。この結果、両者が一
致している場合、ＣＰＵ１は予めデータメモリ３に準備
していたデータを読出す。
【００１４】即ち、アドレスを与えてからデータが出力
されるまでの時間を比較器７の遅延時間とすることによ
って結果的にデータメモリ３のアクセスタイムを短縮し
たことになる。
されるまでの時間を比較器７の遅延時間とすることによ
って結果的にデータメモリ３のアクセスタイムを短縮し
たことになる。
【００１５】もし、比較した結果、不一致である場合は
ＣＰＵ１によって出力されたアドレスを新たにカウンタ
６に設定すると共にデータメモリ３に与えて正確なデー
タを読出すことができる。
ＣＰＵ１によって出力されたアドレスを新たにカウンタ
６に設定すると共にデータメモリ３に与えて正確なデー
タを読出すことができる。
【００１６】
【発明の効果】以上説明したように本発明は、メモリリ
ードサイクルの終了と同時にカウンタにより次アドレス
を生成するため、ＣＰＵから出力される次アドレスを予
想することによってメモリのアクセスタイムを短縮した
ことになる。従って同じアクセスタイムをもつメモリを
使用した場合、より高速なアクセスが可能であるという
従来にない優れたメモリ読み出し装置を提供することが
できる。
ードサイクルの終了と同時にカウンタにより次アドレス
を生成するため、ＣＰＵから出力される次アドレスを予
想することによってメモリのアクセスタイムを短縮した
ことになる。従って同じアクセスタイムをもつメモリを
使用した場合、より高速なアクセスが可能であるという
従来にない優れたメモリ読み出し装置を提供することが
できる。
【図１】本発明の一実施例を示すブロック図である。
１ ＣＰＵ ３ データメモリ ４ アドレスバス ５ データバス ６ カウンタ ７ 比較器
Claims (2)
- 【請求項１】 ＣＰＵと、このＣＰＵから出力されるア
ドレスをメモリに入力するためのアドレスバスと、前記
メモリから出力されるデータを前記ＣＰＵが取り込むた
めのデータバスとを備えたメモリ読み出し装置におい
て、 前記ＣＰＵと前記メモリとの間のアドレスバスに、前記
ＣＰＵからのアドレスを予想し次アドレスとして予め前
記メモリに与えるカウンタと、このカウンタに与えられ
た次アドレスと前記ＣＰＵからの実際の次アドレスとを
比較しその一致の有無を判定する比較器とを備えると共
に、 この比較器が次アドレス一致を確認した場合、前記ＣＰ
Ｕは、前記メモリに予め準備していたデータを読み出す
ようにしたことを特徴とするメモリ読み出し装置。 - 【請求項２】 ＣＰＵと、このＣＰＵから出力されるア
ドレスをメモリに入力するためのアドレスバスと、前記
メモリから出力されるデータを前記ＣＰＵが取り込むた
めのデータバスとを備えたメモリ読み出し装置におい
て、 前記ＣＰＵと前記メモリとの間のアドレスバスに、前記
ＣＰＵからのアドレスを予想し次アドレスとして予め前
記メモリに与えるカウンタと、このカウンタに与えられ
た次アドレスと前記ＣＰＵからの実際の次アドレスとを
比較しその一致の有無を判定する比較器とを装備し、 この比較器が次アドレス一致を確認した場合、前記ＣＰ
Ｕは、前記メモリに予め準備していたデータを読み出す
と共に、 前記比較器が次アドレス不一致を確認した場合、前記Ｃ
ＰＵは、該カウンタに当該不一致にかかるアドレスを設
定すると共に，これを前記メモリに与えて正確なデータ
読み出すようにしたことを特徴とするメモリ読み出し装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18766593A JPH0721083A (ja) | 1993-06-30 | 1993-06-30 | メモリ読み出し装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18766593A JPH0721083A (ja) | 1993-06-30 | 1993-06-30 | メモリ読み出し装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721083A true JPH0721083A (ja) | 1995-01-24 |
Family
ID=16210034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18766593A Pending JPH0721083A (ja) | 1993-06-30 | 1993-06-30 | メモリ読み出し装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721083A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58144269A (ja) * | 1982-02-22 | 1983-08-27 | Nec Corp | メモリ・アクセス方式 |
-
1993
- 1993-06-30 JP JP18766593A patent/JPH0721083A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58144269A (ja) * | 1982-02-22 | 1983-08-27 | Nec Corp | メモリ・アクセス方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19951114 |