JPH03237537A - メモリ読み出し方式 - Google Patents

メモリ読み出し方式

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JPH03237537A
JPH03237537A JP3157990A JP3157990A JPH03237537A JP H03237537 A JPH03237537 A JP H03237537A JP 3157990 A JP3157990 A JP 3157990A JP 3157990 A JP3157990 A JP 3157990A JP H03237537 A JPH03237537 A JP H03237537A
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JP
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address
data
signal
latch
memory
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JP3157990A
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Akihide Katou
加藤 晃秀
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、情報処理装置などにおけるメモリ読み出し方
式に係り、特に新規に与えられたアドレスと直前のアド
レスとが同一の場合には、データの高速読み出しを行な
うことができるメモリ読み出し方式に関する。
[従来の技術] 一般に、コンピュータ等の情報処理装置などにおいては
、処理すべき或いは処理されたデータを記憶するための
多数のメモリが使用されており、必要に応じて、これら
メモリにデータが書き込まれ、或いはこれらからデータ
が読み出されている。
そして、データの処理速度を上げるためには、例として
これらメモリへの書き込み速度或いはメモリからの読み
取り速度を速くする必要があり、例えば従来のメモリア
クセス方式としては特願昭63−6901号明細書など
が知られている。
ここで、従来のメモリ読み出し方式について説明する。
第2図は従来のメモリ読み出し方式を示す図である。
図示する如く、1はメモリ制御部、2はチップイネーブ
ル(CE*(*は負論理の信号を示す。
以下、同じ))信号作成部、3はアドレスラッチ、9−
1〜9−nはデータを記憶するメモリブロックである。
モして12は図示せぬ外部回路に接続された外部アドレ
スバス(ADR)でアリ、ソの外部回路より読み出すべ
きアドレス情報が入力される。
また13は、内部アドレスバス(ADRI)、16はデ
ータバス(RDDT)であり、読み出したデータをこれ
を介して出力する。上記メモリ制御部lへ人力される信
号18は図示せぬ外部回路から与えられるアドレストロ
ーブ信号(AS*)、19は図示せぬ外部回路から与え
られるデータストローブ信号(DS*)、20は図示せ
ぬ外部回路に対してデータの読み出しが終了したことを
通知する応答信号(DTACK*)である。また、21
はアドレスラッチ3のランチタイミング及びSE信号2
7−1〜27−nの発生タイミングを制御する制御信号
(L1*)、27−1〜27nはそれぞれメモリブロッ
ク9−1〜9−nに対して与えられるCE*信号(CE
l* 〜CEn*)である。
第3図は従来のメモリ読み出し動作を示したものである
第3図中(a)はメモリ制御部1へ入力されるAS*及
びDS*信号、(b)は図示せぬ外部回路から外部アド
レスバス12を経由して与えられるアドレス(ADR)
信号、(C)はメモリ制御部1からCE木本信号作成2
及びアドレスラッチ3へ通知されるタイミング信号Ll
*、(d)はアドレスラッチ3によりラッチされたアド
レスを示すアドレス(ADRI)信号、(e)〜(g)
はそれぞれCE*信号信号作成上2各メモリブロック9
−1〜9− n ヘ出力されるCF3I 〜CEn*、
(h)はメモリブロックから読み出されたデータ(Da
ta)信号、(i)はデータの読み出しを完了したこと
を通知すべくメモリ制御部1から出力される応答信号(
DTACK*)、(j)はメモリブロック9−1〜9−
nがCE本信号(e)〜(g)を受けてからデータ(h
)を出力するまでの遅延時間、kはAS*信号(a)を
受けてからDTACK*信号(i)を返すまでのメモリ
システムのアクセスタイム、Aはアクセスするアドレス
、Diは読み出しデータをそれぞれ示す。
次に第2図、第3図を用いて従来のメモリ読み出し方式
について説明する。図示せぬ外部回路からアドレスバス
12を経由してADH信号としてアドレスAが与えられ
ると、内部アドレスバス13にもアドレスAが出力され
る(第3図(b)、(d))。次に図示せぬ外部回路か
らAS*信号(第2図(a))が与えられるとメモリ制
御部lはタイミング信号L1本(第3図(C))を発生
して、アドレスラッチ3で先のアドレスAをラッチし、
CE*信号作戊作成で前記ラッチしたアドレスAに対応
するCE*信号、例えばCE1*信号27を有効にする
(第3図(e〉)。これによりメモリブロック9−1〜
9−n(図示例では9−1)は遅延時間j後に読み出し
データD1をデータバス16に出力することになる(第
3図(h))。なおこのときメモリ制御部1は図示せぬ
外部回路に対しDTACK*信号(第3図(i))を発
生する。
[発明が解決しようとする課題J しかしながら、この従来方式ではADR信号としてのア
ドレスA及びアドレスストローブAS*信号、データス
トローブDS*信号(第3図(a))を受けた後にCE
*信号(例えば第3図(e))を作成し、メモリブロッ
ク9−1〜9−nへのアクセスが開始されるため、読み
出しデータD1が出力されるまでにはメモリブロックの
遅延時間jが常に必要である。
その結果、この種の従来のメモリ読み出し方式における
アクセスタイムには遅延時間jよりも短縮できずシステ
ムのスルーブツトを低下させていた。
これに対し、前記の問題点を除去するために遅延時間j
の短い高速のメモリブロックを使用することが考えられ
るが、この場合にはメモリブロックのスピードアップに
伴ってコストもアップするため、大容量のメモリシステ
ムを構成する場合に安価なメモリシステムを提供できな
いという問題があった。
本発明は、以上のような問題点に着目し、これを有効に
解決すべく創案されたものである。
本発明の目的は、前述した如きメモリ読み出し時のメモ
リブロックのデータ出力遅延時間によるシステムのスル
ーブツトの低下−という問題点を除去し、メモリのコス
トアップを引き起こすことなく高速な読み出しが可能な
メモリ読み出し方式を提供するにある。
[課題を解決するための手段] 本発明は、前記問題点を解決するためにアクセスされた
アドレスに対応するメモリブロックからデータを読み出
してこれを出力するようにしたメモリ読み出し方式にお
いて、アクセスされたアドレスに対して演算を行うアド
レス演算手段としてのアドレス演算部と、このアドレス
演算部にて演算されたアドレスをラッチするためのアド
レスラッチ手段としてのアドレスラッチ(第2アドレス
ラ、チ)と、演算されたアドレスに対応するメモリブロ
ックのデータを読み出してこれをラッチするデータラッ
チ手段としてのデータラッチと、新規に与えられたアド
レスと先のアドレスラッチにてラッチされているアドレ
スとを比較するアドレス比較手段たるアドレス比較部と
、このアドレスの比較の結果、これらが一致している場
合には先のデータラッチにて先行してラッチされている
データを出力し、不一致の場合には新規に与えられたア
ドレスに基づいてメモリブロックから読み出したデータ
を出力するデータ出力手段たるデータ出力部とを備え、
新規に与えられたアドレスと直前に先行するアドレスと
が同一の場合には、すでにラッチされているデータをそ
のまま出力するようにしたものである。
[作用] まず、最初アクセスされるべく入力されたアドレスに対
してアドレス演算部は演算を行い、この演算結果に基づ
いてCE*信号作成部は対応するメモリブロックをイネ
ーブルにする。そして、メモリブロックからは該当する
データが読み出されてデータ出力部から外部機器へ出さ
れる。このとき、このデータはデータラッチにてラッチ
される一方、演算されたアドレスも第2アドレスラツチ
にてラッチされている。そして、次にアクセスされるべ
き新規なアドレスが与えられると、このアドレスも前述
同様にアドレス演算部にて演算される。そして、演算さ
れたアドレスは、第2アドレスランチにて直前に先行し
てラッチされたアドレスとアドレス比較部にて比較され
る。この比較の結果、両アドレスが一致している場合に
は、再度メモリブロックからデータを読み出すことなく
、先にデータラッチにてラッチされていたデータをデー
タ出力部から外部回路へ向けて即座に出力することにな
る。従って、この場合には、データの読み出し速度が大
幅に改善されることになるまた、上記比較の結果、両ア
ドレスが不一致ならば、該当するメモリブロックからデ
ータが読み出され、これがデータ出力部より外部回路へ
出力される。
[実施例] 以下に、本発明の好適一実施例を添付図面と共に説明す
る。
第1図は本発明に係るメモリ読み取り方式を示す図であ
る。図中1はこのメモリシステム全体を制御するメモリ
制御部、2はチップイネーブル信号を作成するチップイ
ネーブル(CE *)信号作成部、3は外部より入力さ
れるアドレスをラッチする第1アドレスランチ、4は後
述するアドレス演算手段にて演算されたアドレスをラッ
チするアドレスラッチ手段としての第2アドレスラツチ
、10は後述するメモリブロックのデータを読み出して
これをラッチするデータラッチ手段としてのデータラッ
チ、5は出力バッファ等からなるデータ出力部、6はア
クセスされたアドレスに対して演算を行うアドレス演算
手段としてのアドレス演算部、7は新規に与えられたア
ドレスと上記アドレスラッチ手段によりラッチされてい
るアドレスとを比較するアドレス比較手段としてのアド
レス比較部、8は上記データ出力部5の制御を行うデー
タ出力制御部、9−1〜9−nはデータを記憶するメモ
リブロックである。また、12は図示せぬ外部回路に接
続される外部アドレスバス(ADR)であり、これはメ
モリ制御部lと第1アドレスラツチ3へ入力されている
。13は第1アドレスバス(ADRI)であり、第1ア
ドレスラツチ3から出力され、アドレス演算部6へ入力
される。
14は第2アドレスバス(ADR2)であり、アドレス
演算部6から出力され、CE*信号作戊作成、第2アド
レスラツチ4、アドレス比較部7及びメモリブロック9
−1〜9−nへ入力される。
15は第3内部アドレスバス(ADR3)であり、第2
アドレスラツチ4から出力されアドレス比較部7へ入力
される。16は内部データバス(RDDT)であり、各
データブロック9−1〜9−nから出力されデータラッ
チ10へ入力される。17は図示せぬ外部回路に接続さ
れる外部データバス(SBDT)であり、これにより読
み出したデータを外部へ出力する。18は図示せぬ外部
回路からメモリ制御部1へ与えられるアドレスストロー
ブ(AS*)信号、19は図示せぬ外部回路からメモリ
制御部1へ与えられるデータストローブ(DS*)信号
、20は図示せぬ外部回路にデータの読み出しが完了し
たことを通知すべくメモリ制御部1から出力される応答
信号(DTACK*)である。21はラッチのタイミン
グをとるラッチタイミング(L 1 *)信号であり、
メモリ制御部1から出力され第1アドレスラツチ3及び
CE*信号作成部2へ入力される。22はラッチタイミ
ング(L2*)信号であり、メモリ制御部1から出力さ
れ、第2アドレスラツチ4及びCE*信号作成部2へ入
力される。そして、Ll*信号21とL2*信号22は
ともにCE*信号27−1〜27−〇の発生タイミング
を制御することになる。
23はメモリ制御部lからアドレス演算部6へ出力され
る制御信号(AOE*)であり、この演算動作を制御す
る。24はアドレス比較部7での比較結果を示す制御信
号(ADM*)であり、これはメモリ制御部りとデータ
出力制御部8とへ出力され、これら制御部の動作を制御
する。25は制御信号(DEN*)であり、データ出力
制御部8から出力されてデータ出力部5へ人力され、こ
のデータ出力を制御する。26は制御信号(L 3 *
)であり、データ出力制御部8から出力されてデータラ
ッチIOへ入力され、このラッチ操作を制御する。27
−1〜27−nは、チップイネーブル(CE *)信号
であり、CE木本信号作成2より出力されそれぞれメモ
リブロック9−1〜9−nへ人力される。
第4図は本発明に係るメモリ読み出し方式のメモリ読み
出しタイミングであり、先行読み出しのアドレスと今回
アクセスするアドレスとが一致した場合を示す。第4図
(a)はAS*及びDS*信号、(b)はADR信号、
(C)はL1*信号、(d)はADR1信号、(e)は
AOE*信号、(f)はADR2信号、(g)はL2本
信号、(h)はADR3信号、(i)はADM*信号、
(j)〜(Q)はそれぞれCE1*〜CEn*信号、(
m)はメモリから読み出したデータたるRDDT信号、
(n)はL3本信号、(o)はデータ出力部5のデータ
ラッチ10でラッチしているデータを示すLTDT信号
、(p)はDEN*信号、(q)は外部データバス17
に出力されるデータを示すSBDT信号、(r)はDT
ACK*信号である。
また、Aは前回アクセスのアドレス値、A−は演算後の
アドレス値(先行読み出しのアドレス値)Bは今回アク
セスするアドレス値、Dlは演算後のアドレス値によっ
て先行して読み出されたデータ、T1はメモリに対する
アクセスが行われていない期間、T2は今回アクセスさ
れている期間、T3は本メモリのアドレス一致時のアク
セスタイムである。
第5図は本発明に係るメモリ読み出し方式のメモリ読み
出しタイミングであり、演算後のアドレスと今回アクセ
スするアドレスとが不一致の場合を示す。第5図中(a
)〜(r)、A、A′ B、DI、TI、T2に関して
第4図と同一部分には同一符号を付す。その他に、D2
は、アドレス不一致のためにデータブロックより新規に
読み出したデータ、T4は本メモリ読み出し方式のアド
レス不一致時のアクセスタイムである。
次に、第1図、第4図及び第5図を用いて本発明に係る
メモリ読み出し方式を説明する。
まず、前回のアクセス終了後におけるメモリ非アクセス
期間T1での動作について説明する。メモリ制御部lへ
入力するAS*信号18、DS*信号19が無効になり
前回アクセスが終了すると、第1アドレスラツチ3は前
アドレスAを保持し、第1内部アドレスバス13に前ア
ドレスAを出力し続ける(第4図(d))。AS*信号
18、DS*信号19が無効になったことから、メモリ
制御部lはAOE*信号23を有効にしく第4図(e)
)、アドレス演算部6を起動する。このアドレス演算部
6は、第1内部アドレスバス13から入力されているア
ドレスAに対して演算を行いA′というアドレスを第2
内部アドレスバス14に出カスる(第4図(f))。こ
の時、第2アドレスラ、チ4はラッチ動作を行っていな
いので第3の内部アドレスバス15にアドレスA′を出
力し、アドレス比較部7へ人力する(第4図(h))。
メモリ制御部1は、アドレスA′が出力されるのを見計
らって、第2アドレスラツチ4とCE*信号信号作成部
会力されるし2*信号22を有効にする(第4図(g)
)。この時第2アドレスラツチ4は第2内部アドレスバ
ス14の内容A′をラッチする。
又、メモリ制御部lはL2本信号22を有効にすること
によりCE*信号作戊作成を起動し、CE*信号信号作
成部会E*信号、例えば本実施例ではCE1*信号27
−1を有効にする(第4図(j))。これにより、メモ
リブロックのデータ出力遅延時間経過後に先行読み出し
データDiがメモリブロック9−1より内部データバス
(RDDT)16に出力される(第4図(m))。これ
らを見計らってデータ出力制御部8が、L3本信号26
を有効にしく第4図(n))、先行読み出しデータD■
をデータ出力部5のデータラッチ10でラッチする(第
4図(o))、また、L3*信号26を有効にした時に
、メモリ制御部1からのL1*信号21、AOE*信号
23及びCE*信号作戊作成からのCE1*信号27−
1を無効にし、次の入力を待つようにする(第4図(c
)、(e)、(j))。
以上がメモリシステム非アクセス期間T1での動作であ
る。
次に、今回アクセスT2のうち演算後のアドレスA′と
今回アクセスするアドレスBとが一致した場合の動作に
ついて第1図と第4図とをもとに説明する。まず、今回
アクセスT2において、図示せぬ外部回路から外部アド
レスバス(ADR)12を経由して今回アクセスするア
ドレスBが与えられると(第4図(b))、第1のアド
レスラッチ3は第1内部アドレスバス(ADRI)13
にアドレスBを出力しく第4図(d))、そしてアドレ
ス演算部6は第2内部アドレスバス(ADR2)14に
アドレスBを出力する(第4図(f))。次に、メモリ
制御部1へ入力されるAS*信号18、及びDS本信号
19が有効になると(第4図(a))、メモリ制御部1
はLl*信号21を有効にしく第4図(C))、これに
より第1アドレスラツチ3はアドレスBをラッチする(
第4図(d))。この時、アドレス演算部6は起動され
ていないので(第4図(e))第1内部アドレスバス1
3の内容は演算されずにアドレスBのまま第2内部アド
レスバス14に出力されている(第4図(f))また、
メモリ制御部lから出力されるし1*信号21が有効に
なると同時に、アドレス比較部7が起動し、先に第2ア
ドレスラツチ4にラッチされて第3内部アドレスバス1
5に出力されている演算後のアドレスA′と第2内部ア
ドレスバス14に出力されている今回アクセスするアド
レスBとを比較する。
またL1*信号21が有効になると、CE*信号信号作
成部会回アクセスするアドレスBに対応するCE1*信
号27−1を有効にする。前記アドレス比較の結果、ア
ドレスBとアドレスA′とが等しいので、アドレス比較
部7はADM*信号24を有効にする(第4図(i))
。これにより、デ−タ出力制御部8はDEN*信号25
を有効にしく第4図(p))、これを人力するデータ出
力部5はデータラッチ10にて先にラッチしてあった先
行読み出しデータD1を外部データバス(SBDT)1
7に向けて即座に出力する(第4図(q))。
またメモリ制御部1は先行読み出しデータD1が出力さ
れるのを見計らってデータの読み出しか完了したことを
示すDTACK*信号20を有効にする。
このように、本発明に係るメモリシステムのアドレス一
致時のアクセスタイムはT3となり、アドレスが不一致
時の(従来に相当する)アクセスタイムT4(第5図参
照)と比較して短くなる。なおCEL*信号27が有効
になっているが(第4図(j))、外部データバス(S
BDT)17に出力されるデータは既に読み出されてラ
ッチされているので問題はない。以上がアドレス一致時
の動作である。
次に今回アクセスT2のうち演算後のアドレス八−と今
回アクセスするアドレスBが不一致の場合の動作につい
て第■図及び第5図を基に説明する。
今回アクセスT2において、図示せぬ外部回路から外部
アドレスバス(ADR)12を経由して今回アクセスす
るアドレスBが与えられると第1のアドレスラッチ3は
、第1の内部アドレスバス(ADRI)13にアドレス
Bを出力しく第5図(d))、次いでこれを人力したア
ドレス演算部6も第2内部アドレスバス14にアドレス
Bを出力する(第5図(f))。尚、ここでアドレスA
−≠アドレスBである。次に、メモリ制御部lへ入力さ
れるAS*信号18及びDS*信号19が有効になると
、メモリ制御部lはL1*信号21を有効にしく第5図
(C))、これにより第1アドレスラツチ3はアドレス
Bをラッチする(第5図(d))。この時、アドレス演
算部6は起動されていないので(第5図(e))、第1
内部アドレスバス13の内容は演算されずにアドレスB
のまま第2内部アドレスバスI4に出力されている(第
5図(f))。
また、L1*信号21が有効になると同時にアドレス比
較部7が起動し、先に第2アドレスラツチ4にラッチさ
れて第3内部アドレスバス(A D R3)15に出力
されている演算後のアドレスA−と第2内部アドレスバ
ス14に出力されているアドレスBとを比較する。また
、L1*信号21が有効になるとCE*信号作成部2は
今回アクセスするアドレスBに対応するCE*信号、例
えばCE2*信号27−2を有効にする(第5図(k)
)。
そして前記アドレス比較の結果、アドレスBとアドレス
A′とが等しくなく不一致なのでADM*信号24は有
効にならない(第5図(i))。これによりデータ出力
制御部8はL3本信号26を無効にしく第5図(n))
、データ出力部5のデータラッチ10にラッチしである
先行読み出しデータD1のラッチをやめる(第5図(0
))。ここで、前記CE2*信号27−2が有効になっ
てからメモリブロックのデータ出力遅延時間経過後、メ
モリブロック9−2から新規の読み出しデータD2が内
部データバス(RDDT)16に出力される(第5図(
m))。これを見計らって、データ出力制御部8は、L
3*信号26を有効にしく第5図(n))、新規の読み
出しデータD2をデータ出力部5にラッチする(第5図
(0))。これと同時に、DEN*信号25を有効にす
る(第5図(p))。
すると、これを受けてデータ出力部5は外部データバス
(SBDT)17に新規の読み出しデータD2を出力す
る(第5図(q))。またメモリ制御部1は、データD
2が出力されるのを見計らってDTACK*信号20を
有効にする。
以上がアドレス不一致時の動作であってこの時のアクセ
スタイムはT4のようになる。このアクセスタイムT4
は、先のアドレス一致の場合のアクセスタイムT3より
は長くなる。
このように、本実施例においては、前回アクセスのとき
に読み出されたデータをラッチしておき、今回のアクセ
スのアドレスと前回アクセスのアドレスとが一致した場
合には先にラッチしておいたデータを即座に外部データ
バスへ出力するよう(こし、もってそのような場合には
データをメモリブロックから再度読み出す時間を省き、
高速なデー夕の読み出しを達成することができる。
[発明の効果] 以上、詳細に説明したように、本発明によれば、情報処
理装置のメモリシステムにおいて、前回メモリアクセス
時のアドレスに対して演算を行なうアドレス演算手段と
、演算されたアドレスをう。
チするアドレスランチ手段と、演算されたアドレスに対
応するメモリブロックのデータを読み出してラッチする
データラッチ手段と、新規に与えられたアドレスと前記
アドレスラッチ手段にランチされているアドレスとを比
較するアドレス比較手段と、前記比較の結果、これらが
一致の場合には前記先行して読み出してラッチしてるデ
ータを出力し、不一致の場合には新規に読み出した正し
いデータを出力するデータ出力手段とを設けたので、安
価な低速のメモリを使用した場合でも前回アドレスと今
回アドレスとが一致すれば超高速なデータの読み出しを
行なうことができる。
また、本発明をデータ格納用のメモリシステム、例えば
RAMディスク、ウィンドウマツプメモリ等に採用した
場合には、データ格納時のアドレスの連続性により前記
アドレスの一致する確率が極めて高くなるので、ンステ
ムのスループットを大幅に向上させることができる。
【図面の簡単な説明】
第1図は本発明に係るメモリ読み出し方式を示す図、第
2図は従来のメモリ読み取り方式を示す図、第3図は第
2図に示すメモリ読み取り方式に関するタイムチャート
図、第4図は本発明に係るメモリ読み取り方式に関して
アドレス一致の場合のタイムチャート図、第5図は本発
明に係るメモリ読み取り方式に関してアドレス不一致の
場合のタイムチャート図である。 1はメモリ制御部、2はCE*信号作成部、4はアドレ
スラッチ手段(第2アドレスラツチ)、5はデータ出力
手段(データ出力部)、6はアドレス演算手段(アドレ
ス演算部)、7はアドレス比較手段(アドレス比較部)
、9−1〜9−nはメモリブロック、10はデータラッ
チ手段(データラッチ)である。

Claims (1)

  1. 【特許請求の範囲】 アクセスされたアドレスに対応するメモリブロックから
    データを読み出してこれを出力するようにしたメモリ読
    み出し方式において、 アクセスされたアドレスに対して演算を行なうアドレス
    演算手段と、 該アドレス演算手段にて演算されたアドレスをラッチす
    るためのアドレスラッチ手段と、前記演算されたアドレ
    スに対応する前記メモリブロックのデータを読み出して
    これをラッチするデータラッチ手段と、 新規に与えられたアドレスと前記アドレスラッチ手段に
    てラッチされているアドレスとを比較するアドレス比較
    手段と、 該アドレスの比較の結果、これらが一致している場合は
    前記データラッチ手段にて先行してラッチされているデ
    ータを出力し、不一致の場合には新規に与えられたアド
    レスに基づいて前記メモリブロックから読み出したデー
    タを出力するデータ出力手段と を備えたことを特徴とするメモリ読み出し方式。
JP3157990A 1990-02-14 1990-02-14 メモリ読み出し方式 Pending JPH03237537A (ja)

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