JPH03237537A - メモリ読み出し方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、情報処理装置などにおけるメモリ読み出し方
式に係り、特に新規に与えられたアドレスと直前のアド
レスとが同一の場合には、データの高速読み出しを行な
うことができるメモリ読み出し方式に関する。

［従来の技術］ 一般に、コンピュータ等の情報処理装置などにおいては
、処理すべき或いは処理されたデータを記憶するための
多数のメモリが使用されており、必要に応じて、これら
メモリにデータが書き込まれ、或いはこれらからデータ
が読み出されている。

そして、データの処理速度を上げるためには、例として
これらメモリへの書き込み速度或いはメモリからの読み
取り速度を速くする必要があり、例えば従来のメモリア
クセス方式としては特願昭６３−６９０１号明細書など
が知られている。

ここで、従来のメモリ読み出し方式について説明する。

第２図は従来のメモリ読み出し方式を示す図である。

図示する如く、１はメモリ制御部、２はチップイネーブ
ル（ＣＥ＊（＊は負論理の信号を示す。

以下、同じ））信号作成部、３はアドレスラッチ、９−
１〜９−ｎはデータを記憶するメモリブロックである。

モして１２は図示せぬ外部回路に接続された外部アドレ
スバス（ＡＤＲ）でアリ、ソの外部回路より読み出すべ
きアドレス情報が入力される。

また１３は、内部アドレスバス（ＡＤＲＩ）、１６はデ
ータバス（ＲＤＤＴ）であり、読み出したデータをこれ
を介して出力する。上記メモリ制御部ｌへ人力される信
号１８は図示せぬ外部回路から与えられるアドレストロ
ーブ信号（ＡＳ＊）、１９は図示せぬ外部回路から与え
られるデータストローブ信号（ＤＳ＊）、２０は図示せ
ぬ外部回路に対してデータの読み出しが終了したことを
通知する応答信号（ＤＴＡＣＫ＊）である。また、２１
はアドレスラッチ３のランチタイミング及びＳＥ信号２
７−１〜２７−ｎの発生タイミングを制御する制御信号
（Ｌ１＊）、２７−１〜２７ｎはそれぞれメモリブロッ
ク９−１〜９−ｎに対して与えられるＣＥ＊信号（ＣＥ
ｌ＊　〜ＣＥｎ＊）である。

第３図は従来のメモリ読み出し動作を示したものである
。

第３図中（ａ）はメモリ制御部１へ入力されるＡＳ＊及
びＤＳ＊信号、（ｂ）は図示せぬ外部回路から外部アド
レスバス１２を経由して与えられるアドレス（ＡＤＲ）
信号、（Ｃ）はメモリ制御部１からＣＥ木本信号作成２
及びアドレスラッチ３へ通知されるタイミング信号Ｌｌ
＊、（ｄ）はアドレスラッチ３によりラッチされたアド
レスを示すアドレス（ＡＤＲＩ）信号、（ｅ）〜（ｇ）
はそれぞれＣＥ＊信号信号作成上２各メモリブロック９
−１〜９−　ｎ　ヘ出力されるＣＦ３Ｉ　〜ＣＥｎ＊、
（ｈ）はメモリブロックから読み出されたデータ（Ｄａ
ｔａ）信号、（ｉ）はデータの読み出しを完了したこと
を通知すべくメモリ制御部１から出力される応答信号（
ＤＴＡＣＫ＊）、（ｊ）はメモリブロック９−１〜９−
ｎがＣＥ本信号（ｅ）〜（ｇ）を受けてからデータ（ｈ
）を出力するまでの遅延時間、ｋはＡＳ＊信号（ａ）を
受けてからＤＴＡＣＫ＊信号（ｉ）を返すまでのメモリ
システムのアクセスタイム、Ａはアクセスするアドレス
、Ｄｉは読み出しデータをそれぞれ示す。

次に第２図、第３図を用いて従来のメモリ読み出し方式
について説明する。図示せぬ外部回路からアドレスバス
１２を経由してＡＤＨ信号としてアドレスＡが与えられ
ると、内部アドレスバス１３にもアドレスＡが出力され
る（第３図（ｂ）、（ｄ））。次に図示せぬ外部回路か
らＡＳ＊信号（第２図（ａ））が与えられるとメモリ制
御部ｌはタイミング信号Ｌ１本（第３図（Ｃ））を発生
して、アドレスラッチ３で先のアドレスＡをラッチし、
ＣＥ＊信号作戊作成で前記ラッチしたアドレスＡに対応
するＣＥ＊信号、例えばＣＥ１＊信号２７を有効にする
（第３図（ｅ〉）。これによりメモリブロック９−１〜
９−ｎ（図示例では９−１）は遅延時間ｊ後に読み出し
データＤ１をデータバス１６に出力することになる（第
３図（ｈ））。なおこのときメモリ制御部１は図示せぬ
外部回路に対しＤＴＡＣＫ＊信号（第３図（ｉ））を発
生する。

［発明が解決しようとする課題Ｊ しかしながら、この従来方式ではＡＤＲ信号としてのア
ドレスＡ及びアドレスストローブＡＳ＊信号、データス
トローブＤＳ＊信号（第３図（ａ））を受けた後にＣＥ
＊信号（例えば第３図（ｅ））を作成し、メモリブロッ
ク９−１〜９−ｎへのアクセスが開始されるため、読み
出しデータＤ１が出力されるまでにはメモリブロックの
遅延時間ｊが常に必要である。

その結果、この種の従来のメモリ読み出し方式における
アクセスタイムには遅延時間ｊよりも短縮できずシステ
ムのスルーブツトを低下させていた。

これに対し、前記の問題点を除去するために遅延時間ｊ
の短い高速のメモリブロックを使用することが考えられ
るが、この場合にはメモリブロックのスピードアップに
伴ってコストもアップするため、大容量のメモリシステ
ムを構成する場合に安価なメモリシステムを提供できな
いという問題があった。

本発明は、以上のような問題点に着目し、これを有効に
解決すべく創案されたものである。

本発明の目的は、前述した如きメモリ読み出し時のメモ
リブロックのデータ出力遅延時間によるシステムのスル
ーブツトの低下−という問題点を除去し、メモリのコス
トアップを引き起こすことなく高速な読み出しが可能な
メモリ読み出し方式を提供するにある。

［課題を解決するための手段］ 本発明は、前記問題点を解決するためにアクセスされた
アドレスに対応するメモリブロックからデータを読み出
してこれを出力するようにしたメモリ読み出し方式にお
いて、アクセスされたアドレスに対して演算を行うアド
レス演算手段としてのアドレス演算部と、このアドレス
演算部にて演算されたアドレスをラッチするためのアド
レスラッチ手段としてのアドレスラッチ（第２アドレス
ラ、チ）と、演算されたアドレスに対応するメモリブロ
ックのデータを読み出してこれをラッチするデータラッ
チ手段としてのデータラッチと、新規に与えられたアド
レスと先のアドレスラッチにてラッチされているアドレ
スとを比較するアドレス比較手段たるアドレス比較部と
、このアドレスの比較の結果、これらが一致している場
合には先のデータラッチにて先行してラッチされている
データを出力し、不一致の場合には新規に与えられたア
ドレスに基づいてメモリブロックから読み出したデータ
を出力するデータ出力手段たるデータ出力部とを備え、
新規に与えられたアドレスと直前に先行するアドレスと
が同一の場合には、すでにラッチされているデータをそ
のまま出力するようにしたものである。

［作用］ まず、最初アクセスされるべく入力されたアドレスに対
してアドレス演算部は演算を行い、この演算結果に基づ
いてＣＥ＊信号作成部は対応するメモリブロックをイネ
ーブルにする。そして、メモリブロックからは該当する
データが読み出されてデータ出力部から外部機器へ出さ
れる。このとき、このデータはデータラッチにてラッチ
される一方、演算されたアドレスも第２アドレスラツチ
にてラッチされている。そして、次にアクセスされるべ
き新規なアドレスが与えられると、このアドレスも前述
同様にアドレス演算部にて演算される。そして、演算さ
れたアドレスは、第２アドレスランチにて直前に先行し
てラッチされたアドレスとアドレス比較部にて比較され
る。この比較の結果、両アドレスが一致している場合に
は、再度メモリブロックからデータを読み出すことなく
、先にデータラッチにてラッチされていたデータをデー
タ出力部から外部回路へ向けて即座に出力することにな
る。従って、この場合には、データの読み出し速度が大
幅に改善されることになるまた、上記比較の結果、両ア
ドレスが不一致ならば、該当するメモリブロックからデ
ータが読み出され、これがデータ出力部より外部回路へ
出力される。

［実施例］ 以下に、本発明の好適一実施例を添付図面と共に説明す
る。

第１図は本発明に係るメモリ読み取り方式を示す図であ
る。図中１はこのメモリシステム全体を制御するメモリ
制御部、２はチップイネーブル信号を作成するチップイ
ネーブル（ＣＥ　＊）信号作成部、３は外部より入力さ
れるアドレスをラッチする第１アドレスランチ、４は後
述するアドレス演算手段にて演算されたアドレスをラッ
チするアドレスラッチ手段としての第２アドレスラツチ
、１０は後述するメモリブロックのデータを読み出して
これをラッチするデータラッチ手段としてのデータラッ
チ、５は出力バッファ等からなるデータ出力部、６はア
クセスされたアドレスに対して演算を行うアドレス演算
手段としてのアドレス演算部、７は新規に与えられたア
ドレスと上記アドレスラッチ手段によりラッチされてい
るアドレスとを比較するアドレス比較手段としてのアド
レス比較部、８は上記データ出力部５の制御を行うデー
タ出力制御部、９−１〜９−ｎはデータを記憶するメモ
リブロックである。また、１２は図示せぬ外部回路に接
続される外部アドレスバス（ＡＤＲ）であり、これはメ
モリ制御部ｌと第１アドレスラツチ３へ入力されている
。１３は第１アドレスバス（ＡＤＲＩ）であり、第１ア
ドレスラツチ３から出力され、アドレス演算部６へ入力
される。

１４は第２アドレスバス（ＡＤＲ２）であり、アドレス
演算部６から出力され、ＣＥ＊信号作戊作成、第２アド
レスラツチ４、アドレス比較部７及びメモリブロック９
−１〜９−ｎへ入力される。

１５は第３内部アドレスバス（ＡＤＲ３）であり、第２
アドレスラツチ４から出力されアドレス比較部７へ入力
される。１６は内部データバス（ＲＤＤＴ）であり、各
データブロック９−１〜９−ｎから出力されデータラッ
チ１０へ入力される。１７は図示せぬ外部回路に接続さ
れる外部データバス（ＳＢＤＴ）であり、これにより読
み出したデータを外部へ出力する。１８は図示せぬ外部
回路からメモリ制御部１へ与えられるアドレスストロー
ブ（ＡＳ＊）信号、１９は図示せぬ外部回路からメモリ
制御部１へ与えられるデータストローブ（ＤＳ＊）信号
、２０は図示せぬ外部回路にデータの読み出しが完了し
たことを通知すべくメモリ制御部１から出力される応答
信号（ＤＴＡＣＫ＊）である。２１はラッチのタイミン
グをとるラッチタイミング（Ｌ　１　＊）信号であり、
メモリ制御部１から出力され第１アドレスラツチ３及び
ＣＥ＊信号作成部２へ入力される。２２はラッチタイミ
ング（Ｌ２＊）信号であり、メモリ制御部１から出力さ
れ、第２アドレスラツチ４及びＣＥ＊信号作成部２へ入
力される。そして、Ｌｌ＊信号２１とＬ２＊信号２２は
ともにＣＥ＊信号２７−１〜２７−〇の発生タイミング
を制御することになる。

２３はメモリ制御部ｌからアドレス演算部６へ出力され
る制御信号（ＡＯＥ＊）であり、この演算動作を制御す
る。２４はアドレス比較部７での比較結果を示す制御信
号（ＡＤＭ＊）であり、これはメモリ制御部りとデータ
出力制御部８とへ出力され、これら制御部の動作を制御
する。２５は制御信号（ＤＥＮ＊）であり、データ出力
制御部８から出力されてデータ出力部５へ人力され、こ
のデータ出力を制御する。２６は制御信号（Ｌ　３　＊
）であり、データ出力制御部８から出力されてデータラ
ッチＩＯへ入力され、このラッチ操作を制御する。２７
−１〜２７−ｎは、チップイネーブル（ＣＥ　＊）信号
であり、ＣＥ木本信号作成２より出力されそれぞれメモ
リブロック９−１〜９−ｎへ人力される。

第４図は本発明に係るメモリ読み出し方式のメモリ読み
出しタイミングであり、先行読み出しのアドレスと今回
アクセスするアドレスとが一致した場合を示す。第４図
（ａ）はＡＳ＊及びＤＳ＊信号、（ｂ）はＡＤＲ信号、
（Ｃ）はＬ１＊信号、（ｄ）はＡＤＲ１信号、（ｅ）は
ＡＯＥ＊信号、（ｆ）はＡＤＲ２信号、（ｇ）はＬ２本
信号、（ｈ）はＡＤＲ３信号、（ｉ）はＡＤＭ＊信号、
（ｊ）〜（Ｑ）はそれぞれＣＥ１＊〜ＣＥｎ＊信号、（
ｍ）はメモリから読み出したデータたるＲＤＤＴ信号、
（ｎ）はＬ３本信号、（ｏ）はデータ出力部５のデータ
ラッチ１０でラッチしているデータを示すＬＴＤＴ信号
、（ｐ）はＤＥＮ＊信号、（ｑ）は外部データバス１７
に出力されるデータを示すＳＢＤＴ信号、（ｒ）はＤＴ
ＡＣＫ＊信号である。

また、Ａは前回アクセスのアドレス値、Ａ−は演算後の
アドレス値（先行読み出しのアドレス値）Ｂは今回アク
セスするアドレス値、Ｄｌは演算後のアドレス値によっ
て先行して読み出されたデータ、Ｔ１はメモリに対する
アクセスが行われていない期間、Ｔ２は今回アクセスさ
れている期間、Ｔ３は本メモリのアドレス一致時のアク
セスタイムである。

第５図は本発明に係るメモリ読み出し方式のメモリ読み
出しタイミングであり、演算後のアドレスと今回アクセ
スするアドレスとが不一致の場合を示す。第５図中（ａ
）〜（ｒ）、Ａ、Ａ′　Ｂ、ＤＩ、ＴＩ、Ｔ２に関して
第４図と同一部分には同一符号を付す。その他に、Ｄ２
は、アドレス不一致のためにデータブロックより新規に
読み出したデータ、Ｔ４は本メモリ読み出し方式のアド
レス不一致時のアクセスタイムである。

次に、第１図、第４図及び第５図を用いて本発明に係る
メモリ読み出し方式を説明する。

まず、前回のアクセス終了後におけるメモリ非アクセス
期間Ｔ１での動作について説明する。メモリ制御部ｌへ
入力するＡＳ＊信号１８、ＤＳ＊信号１９が無効になり
前回アクセスが終了すると、第１アドレスラツチ３は前
アドレスＡを保持し、第１内部アドレスバス１３に前ア
ドレスＡを出力し続ける（第４図（ｄ））。ＡＳ＊信号
１８、ＤＳ＊信号１９が無効になったことから、メモリ
制御部ｌはＡＯＥ＊信号２３を有効にしく第４図（ｅ）
）、アドレス演算部６を起動する。このアドレス演算部
６は、第１内部アドレスバス１３から入力されているア
ドレスＡに対して演算を行いＡ′というアドレスを第２
内部アドレスバス１４に出カスる（第４図（ｆ））。こ
の時、第２アドレスラ、チ４はラッチ動作を行っていな
いので第３の内部アドレスバス１５にアドレスＡ′を出
力し、アドレス比較部７へ人力する（第４図（ｈ））。

メモリ制御部１は、アドレスＡ′が出力されるのを見計
らって、第２アドレスラツチ４とＣＥ＊信号信号作成部
会力されるし２＊信号２２を有効にする（第４図（ｇ）
）。この時第２アドレスラツチ４は第２内部アドレスバ
ス１４の内容Ａ′をラッチする。

又、メモリ制御部ｌはＬ２本信号２２を有効にすること
によりＣＥ＊信号作戊作成を起動し、ＣＥ＊信号信号作
成部会Ｅ＊信号、例えば本実施例ではＣＥ１＊信号２７
−１を有効にする（第４図（ｊ））。これにより、メモ
リブロックのデータ出力遅延時間経過後に先行読み出し
データＤｉがメモリブロック９−１より内部データバス
（ＲＤＤＴ）１６に出力される（第４図（ｍ））。これ
らを見計らってデータ出力制御部８が、Ｌ３本信号２６
を有効にしく第４図（ｎ））、先行読み出しデータＤ■
をデータ出力部５のデータラッチ１０でラッチする（第
４図（ｏ））、また、Ｌ３＊信号２６を有効にした時に
、メモリ制御部１からのＬ１＊信号２１、ＡＯＥ＊信号
２３及びＣＥ＊信号作戊作成からのＣＥ１＊信号２７−
１を無効にし、次の入力を待つようにする（第４図（ｃ
）、（ｅ）、（ｊ））。

以上がメモリシステム非アクセス期間Ｔ１での動作であ
る。

次に、今回アクセスＴ２のうち演算後のアドレスＡ′と
今回アクセスするアドレスＢとが一致した場合の動作に
ついて第１図と第４図とをもとに説明する。まず、今回
アクセスＴ２において、図示せぬ外部回路から外部アド
レスバス（ＡＤＲ）１２を経由して今回アクセスするア
ドレスＢが与えられると（第４図（ｂ））、第１のアド
レスラッチ３は第１内部アドレスバス（ＡＤＲＩ）１３
にアドレスＢを出力しく第４図（ｄ））、そしてアドレ
ス演算部６は第２内部アドレスバス（ＡＤＲ２）１４に
アドレスＢを出力する（第４図（ｆ））。次に、メモリ
制御部１へ入力されるＡＳ＊信号１８、及びＤＳ本信号
１９が有効になると（第４図（ａ））、メモリ制御部１
はＬｌ＊信号２１を有効にしく第４図（Ｃ））、これに
より第１アドレスラツチ３はアドレスＢをラッチする（
第４図（ｄ））。この時、アドレス演算部６は起動され
ていないので（第４図（ｅ））第１内部アドレスバス１
３の内容は演算されずにアドレスＢのまま第２内部アド
レスバス１４に出力されている（第４図（ｆ））また、
メモリ制御部ｌから出力されるし１＊信号２１が有効に
なると同時に、アドレス比較部７が起動し、先に第２ア
ドレスラツチ４にラッチされて第３内部アドレスバス１
５に出力されている演算後のアドレスＡ′と第２内部ア
ドレスバス１４に出力されている今回アクセスするアド
レスＢとを比較する。

またＬ１＊信号２１が有効になると、ＣＥ＊信号信号作
成部会回アクセスするアドレスＢに対応するＣＥ１＊信
号２７−１を有効にする。前記アドレス比較の結果、ア
ドレスＢとアドレスＡ′とが等しいので、アドレス比較
部７はＡＤＭ＊信号２４を有効にする（第４図（ｉ））
。これにより、デ−タ出力制御部８はＤＥＮ＊信号２５
を有効にしく第４図（ｐ））、これを人力するデータ出
力部５はデータラッチ１０にて先にラッチしてあった先
行読み出しデータＤ１を外部データバス（ＳＢＤＴ）１
７に向けて即座に出力する（第４図（ｑ））。

またメモリ制御部１は先行読み出しデータＤ１が出力さ
れるのを見計らってデータの読み出しか完了したことを
示すＤＴＡＣＫ＊信号２０を有効にする。

このように、本発明に係るメモリシステムのアドレス一
致時のアクセスタイムはＴ３となり、アドレスが不一致
時の（従来に相当する）アクセスタイムＴ４（第５図参
照）と比較して短くなる。なおＣＥＬ＊信号２７が有効
になっているが（第４図（ｊ））、外部データバス（Ｓ
ＢＤＴ）１７に出力されるデータは既に読み出されてラ
ッチされているので問題はない。以上がアドレス一致時
の動作である。

次に今回アクセスＴ２のうち演算後のアドレス八−と今
回アクセスするアドレスＢが不一致の場合の動作につい
て第■図及び第５図を基に説明する。

今回アクセスＴ２において、図示せぬ外部回路から外部
アドレスバス（ＡＤＲ）１２を経由して今回アクセスす
るアドレスＢが与えられると第１のアドレスラッチ３は
、第１の内部アドレスバス（ＡＤＲＩ）１３にアドレス
Ｂを出力しく第５図（ｄ））、次いでこれを人力したア
ドレス演算部６も第２内部アドレスバス１４にアドレス
Ｂを出力する（第５図（ｆ））。尚、ここでアドレスＡ
−≠アドレスＢである。次に、メモリ制御部ｌへ入力さ
れるＡＳ＊信号１８及びＤＳ＊信号１９が有効になると
、メモリ制御部ｌはＬ１＊信号２１を有効にしく第５図
（Ｃ））、これにより第１アドレスラツチ３はアドレス
Ｂをラッチする（第５図（ｄ））。この時、アドレス演
算部６は起動されていないので（第５図（ｅ））、第１
内部アドレスバス１３の内容は演算されずにアドレスＢ
のまま第２内部アドレスバスＩ４に出力されている（第
５図（ｆ））。

また、Ｌ１＊信号２１が有効になると同時にアドレス比
較部７が起動し、先に第２アドレスラツチ４にラッチさ
れて第３内部アドレスバス（Ａ　Ｄ　Ｒ３）１５に出力
されている演算後のアドレスＡ−と第２内部アドレスバ
ス１４に出力されているアドレスＢとを比較する。また
、Ｌ１＊信号２１が有効になるとＣＥ＊信号作成部２は
今回アクセスするアドレスＢに対応するＣＥ＊信号、例
えばＣＥ２＊信号２７−２を有効にする（第５図（ｋ）
）。

そして前記アドレス比較の結果、アドレスＢとアドレス
Ａ′とが等しくなく不一致なのでＡＤＭ＊信号２４は有
効にならない（第５図（ｉ））。これによりデータ出力
制御部８はＬ３本信号２６を無効にしく第５図（ｎ））
、データ出力部５のデータラッチ１０にラッチしである
先行読み出しデータＤ１のラッチをやめる（第５図（０
））。ここで、前記ＣＥ２＊信号２７−２が有効になっ
てからメモリブロックのデータ出力遅延時間経過後、メ
モリブロック９−２から新規の読み出しデータＤ２が内
部データバス（ＲＤＤＴ）１６に出力される（第５図（
ｍ））。これを見計らって、データ出力制御部８は、Ｌ
３＊信号２６を有効にしく第５図（ｎ））、新規の読み
出しデータＤ２をデータ出力部５にラッチする（第５図
（０））。これと同時に、ＤＥＮ＊信号２５を有効にす
る（第５図（ｐ））。

すると、これを受けてデータ出力部５は外部データバス
（ＳＢＤＴ）１７に新規の読み出しデータＤ２を出力す
る（第５図（ｑ））。またメモリ制御部１は、データＤ
２が出力されるのを見計らってＤＴＡＣＫ＊信号２０を
有効にする。

以上がアドレス不一致時の動作であってこの時のアクセ
スタイムはＴ４のようになる。このアクセスタイムＴ４
は、先のアドレス一致の場合のアクセスタイムＴ３より
は長くなる。

このように、本実施例においては、前回アクセスのとき
に読み出されたデータをラッチしておき、今回のアクセ
スのアドレスと前回アクセスのアドレスとが一致した場
合には先にラッチしておいたデータを即座に外部データ
バスへ出力するよう（こし、もってそのような場合には
データをメモリブロックから再度読み出す時間を省き、
高速なデー夕の読み出しを達成することができる。

［発明の効果］ 以上、詳細に説明したように、本発明によれば、情報処
理装置のメモリシステムにおいて、前回メモリアクセス
時のアドレスに対して演算を行なうアドレス演算手段と
、演算されたアドレスをう。

チするアドレスランチ手段と、演算されたアドレスに対
応するメモリブロックのデータを読み出してラッチする
データラッチ手段と、新規に与えられたアドレスと前記
アドレスラッチ手段にランチされているアドレスとを比
較するアドレス比較手段と、前記比較の結果、これらが
一致の場合には前記先行して読み出してラッチしてるデ
ータを出力し、不一致の場合には新規に読み出した正し
いデータを出力するデータ出力手段とを設けたので、安
価な低速のメモリを使用した場合でも前回アドレスと今
回アドレスとが一致すれば超高速なデータの読み出しを
行なうことができる。

また、本発明をデータ格納用のメモリシステム、例えば
ＲＡＭディスク、ウィンドウマツプメモリ等に採用した
場合には、データ格納時のアドレスの連続性により前記
アドレスの一致する確率が極めて高くなるので、ンステ
ムのスループットを大幅に向上させることができる。

【図面の簡単な説明】

第１図は本発明に係るメモリ読み出し方式を示す図、第
２図は従来のメモリ読み取り方式を示す図、第３図は第
２図に示すメモリ読み取り方式に関するタイムチャート
図、第４図は本発明に係るメモリ読み取り方式に関して
アドレス一致の場合のタイムチャート図、第５図は本発
明に係るメモリ読み取り方式に関してアドレス不一致の
場合のタイムチャート図である。 １はメモリ制御部、２はＣＥ＊信号作成部、４はアドレ
スラッチ手段（第２アドレスラツチ）、５はデータ出力
手段（データ出力部）、６はアドレス演算手段（アドレ
ス演算部）、７はアドレス比較手段（アドレス比較部）
、９−１〜９−ｎはメモリブロック、１０はデータラッ
チ手段（データラッチ）である。

Claims (1)

1. 【特許請求の範囲】 アクセスされたアドレスに対応するメモリブロックから
   データを読み出してこれを出力するようにしたメモリ読
   み出し方式において、 アクセスされたアドレスに対して演算を行なうアドレス
   演算手段と、 該アドレス演算手段にて演算されたアドレスをラッチす
   るためのアドレスラッチ手段と、前記演算されたアドレ
   スに対応する前記メモリブロックのデータを読み出して
   これをラッチするデータラッチ手段と、 新規に与えられたアドレスと前記アドレスラッチ手段に
   てラッチされているアドレスとを比較するアドレス比較
   手段と、 該アドレスの比較の結果、これらが一致している場合は
   前記データラッチ手段にて先行してラッチされているデ
   ータを出力し、不一致の場合には新規に与えられたアド
   レスに基づいて前記メモリブロックから読み出したデー
   タを出力するデータ出力手段と を備えたことを特徴とするメモリ読み出し方式。