JPH08191320A - データ通信システム - Google Patents

Abstract

(57)【要約】 【目的】 データのＩ／Ｏポートの割り当てに自由度が
あり、機能アップを容易に図ることができると共に、構
成の簡略化を図ることができ、低コストにて実現するこ
とができるデータ通信システムを提供することを目的と
する。 【構成】 データを送信或は受信すると共に、システム
全体の動作を制御するためのマスター装置と、夫々がデ
ータを送信或は受信するための複数のスレーブ装置と、
データの通信を行なうためのデータ通信回線とを備え、
前記マスター装置から前記複数のスレーブ装置に夫々対
応している複数種のパルスの内の何れかのパルスを含む
通信信号を出力させ、前記複数のスレーブ装置側におい
て前記パルスの種類を判別することにより、前記マスタ
ー装置において被通信装置として選択されているか否か
を検出し、選択されているスレーブ装置と該マスター装
置との間で相互にデータ通信を行なう様に構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の機器間で、デー
タを伝送し合うデータ通信システムに関するもので、特
に、夫々がマイクロプロセッサ或は同期式シリアルデー
タ通信用インターフェースを有する複数の機器間で、同
期式シリアルデータ通信用回線を用いて、同期式シリア
ルデータ通信を行なうデータ通信システムに関するもの
である。

【０００２】

【従来の技術】従来、複数の装置間でデータを互いに伝
送し合うシステムとして、例えば、１個の機器内部にお
いて、夫々がマイクロプロセッサ或は同期式シリアルデ
ータ通信用インターフェースを備えた複数の回路装置を
１組の同期式シリアルデータ通信用ラインで接続し、該
同期式シリアルデータ通信用ラインを介して相互に同期
式シリアルデータ通信を行なうことにより、各回路装置
間でデータの送受信を行ない、機器の各種機能を動作さ
せるように構成されているものがある。

【０００３】この様に構成された機器においては、マイ
クロプロセッサの低価格化に伴い、１個の機器において
各種機能を制御するための制御部を細分化し、夫々の制
御部にマイクロコンピュータ或は同期式シリアルデータ
通信用インターフェースを配し、各制御部を共通の同期
式シリアルデータ通信ラインにより接続することより、
機器の機能アップ及び処理速度の高速化を実現しようと
いうものである。

【０００４】また、最近では、同期式シリアルデータ通
信によって、他の機器から送信されるデータを入力し、
入力されたデータによって動作が制御される様に構成さ
れている機器もあり、この様に構成された機器において
も、機器内部に配された複数のマイクロプロセッサ及び
各機器を共通の同期式シリアルデータ通信ラインにより
接続する様に構成されている。

【０００５】図９は上述の様なデータ通信システムの構
成例を示すブロック図であり、該データ通信システム
は、３個のマイクロプロセッサ及び１個の同期式シリア
ルデータ通信用インターフェースを有する回路装置とに
より構成されている。

【０００６】図９において、２０１はシステムのマスタ
ー装置としてのマイクロプロセッサＡであり、同期式シ
リアルデータ通信ライン２０５に対して複数のマイクロ
プロセッサや回路装置が同時にデータを出力することに
より、データの衝突が発生しない様に同期式シリアルデ
ータ通信ラインのアービトレーションを行なう機能を有
しており、その他、システムのスレーブ装置としてのマ
イクロプロセッサＢ２０２、マイクロプロセッサＣ２０
３及び回路装置Ｄ２０４は、各々が共通の同期式シリア
ルデータ通信ライン２０５によって接続されている。

【０００７】尚、上記同期式シリアルデータ通信ライン
２０５は、ＴＸＤライン、ＲＸＤライン、クロックライ
ンＳＣＬＫの３本のシリアルデータ通信ラインによって
構成されているが、システムを構成するマイクロプロセ
ッサ、回路装置の仕様によっては、シリアルデータの入
力のみ或は出力のみといった具合に、一方向にしかデー
タを通信しない場合もあり、その場合には前記ＴＸＤラ
イン或はＲＸＤラインの何れか一方のみしか接続されな
いことになる。

【０００８】また、ＳＣＬＫにより送信されるクロック
は、マイクロプロセッサ、回路装置の仕様に応じてクロ
ックパルス幅や周期が設定される様に構成されており、
例えば、システム全体を制御するマスター装置としての
マイクロプロセッサＡ２０１において発生され、スレー
ブ装置としての他のマイクロプロセッサ及び回路装置
は、発生されたクロックに同期してデータの送受信を行
なう様に構成されている。

【０００９】また、図中の２０６、２０７、２０８はチ
ップセレクトラインであり、マイクロプロセッサＡ２０
１は他のマイクロプロセッサ或は回路装置と同期式シリ
アルデータ通信を行なう際に、通信の相手方として選択
されるマイクロプロセッサ或は回路装置に対して該チッ
プセレクトラインを介してチップセレクト信号を送信
し、該チップセレクト信号により選択されたマイクロプ
ロセッサ或は回路装置のみがマスター装置としてのマイ
クロプロセッサと通信できる様に構成することによっ
て、同期式シリアルデータ通信ライン２０５に対して複
数のマイクロプロセッサや回路装置が同時にデータを出
力することによるデータの衝突が発生しないように構成
されているものである。

【００１０】

【発明が解決しようとする課題】しかしながら、上述の
様な従来のデータ通信システムにおいては、複数のマイ
クロプロセッサや回路装置を共通の同期式シリアルデー
タ通信ラインによって接続しているために、該同期式シ
リアルデータ通信ライン上におけるデータの衝突防止対
策として、マスター装置としてのマイクロプロセッサと
他のマイクロプロセッサ或は回路装置とを夫々複数のチ
ップセレクトラインにより接続し、前記マスター装置と
してのマイクロプロセッサによって被通信装置に指名さ
れたマイクロプロセッサ或は回路装置に対して、前記複
数のチップセレクトラインを介してチップセレクト信号
を出力する様に構成しているため、マスター装置として
のマイクロプロセッサには該チップセレクト信号を送受
信するためのＩ／Ｏポートを、該同期式シリアルデータ
通信ラインに接続されるスレーブ装置としてのマイクロ
プロセッサ或は回路装置に応じた数だけ用意し、夫々割
り当てる必要があり、Ｉ／Ｏポートの割り当てが制約さ
れてしまうという問題があった。

【００１１】また、該同期式シリアルデータ通信ライン
に接続されるマイクロプロセッサ或は回路装置が夫々別
々の回路基盤に実装されている場合には、これら回路基
盤を接続するための線材の本数も増えることになり、更
に回路基盤間どうしの距離が離れてしまう場合には、バ
ッファアンプ等を設ける必要もあり、システムの構成が
複雑化し、コスト高になってしまうという問題もあっ
た。

【００１２】本発明は、上述のような従来の問題点を解
決するために為されたもので、データのＩ／Ｏポートの
割り当てに自由度があり、機能アップを容易に図ること
ができると共に、構成の簡略化を図ることができ、低コ
ストにて実現することができるデータ通信システムを提
供することを目的とする。

【００１３】

【課題を解決するための手段】斯かる目的を達成するた
めに、本発明のデータ通信システムは、データを送信或
は受信すると共に、システム全体の動作を制御するため
のマスター装置と、夫々がデータを送信或は受信するた
めの複数のスレーブ装置と、前記マスター装置及び前記
複数のスレーブ装置を接続可能で、前記マスター装置と
前記複数のスレーブ装置との間で、データの通信を行な
うためのデータ通信回線とを備えるシステムにおいて、
前記マスター装置から前記複数のスレーブ装置に夫々対
応している複数種のパルスの内の何れかのパルスを含む
通信信号を出力させ、前記複数のスレーブ装置側におい
て前記マスター装置から出力される前記通信信号に含ま
れているパルスの種類を判別することにより、前記マス
ター装置において被通信装置として選択されているか否
かを検出し、前記マスター装置により選択されているス
レーブ装置と該マスター装置との間で相互にデータ通信
を行なう様に構成したものであり、また、データを送信
或は受信すると共に、システム全体の動作を制御するた
めのマスター装置と、夫々がデータを送信或は受信する
ための複数のスレーブ装置と、前記マスター装置及び前
記複数のスレーブ装置を接続可能で、前記マスター装置
と前記複数のスレーブ装置との間で、データの通信を行
なうためのデータ通信回線とを備えるシステムにおい
て、前記マスター装置から前記複数のスレーブ装置に夫
々対応している複数種のパルスの内の何れかのパルスを
含む同期信号を出力させ、前記複数のスレーブ装置側に
おいて前記マスター装置から出力される前記同期信号に
含まれているパルスの種類を判別することにより、前記
マスター装置において被通信装置として選択されている
か否かを検出し、前記マスター装置により選択されてい
るスレーブ装置と該マスター装置との間で相互にデータ
通信を行なう様に構成したものである。

【００１４】

【作用】上述の構成により、データのＩ／Ｏポートの割
り当てに自由度を持たせることができ、システムの機能
アップを図ることが容易になると共に、構成の簡略化を
図ることができ、システムを実現する際のコストを低減
させる事ができる様になる。

【００１５】

【実施例】

（第１の実施例）まず、本発明の第１の実施例について
説明する。

【００１６】図１は本発明の第１の実施例としてのデー
タ通信システムの構成を示すブロック図である。

【００１７】図１において、１０１は本実施例における
同期式シリアルデータ通信のマスター装置としてシステ
ムの動作を制御するためのマイクロプロセッサＡであ
り、１０２、１０３はスレーブ装置となるマイクロプロ
セッサＢ、マイクロプロセッサＣ、１０４は、機能のア
ップに伴って増加傾向にあるデータ入出力端子の数を減
らすために、同期式シリアルデータ通信用インターフェ
ースを備え、同期式シリアルデータ通信に従って他のマ
イクロプロセッサ或は回路装置から送信されるコマンド
データ等を受信し、各種機能の切り換えや動作の制御が
行なわれる様に構成されている回路装置Ｄである。

【００１８】１０５、１０６、１０７はカウンタであ
り、マイクロプロセッサＡ１０１から同期式シリアルデ
ータ通信用のクロックラインＳ１０２を介して出力され
る同期式シリアルデータ通信用クロック信号（ＳＣＬＫ
信号）を各カウンタのイネーブル端子に供給することに
より、前記マイクロプロセッサＡ１０１により被通信装
置として動作が制御される様に構成され、更に、マスタ
ークロックラインＳ１０３を介して供給されるマスター
クロックパルス（ＣＬＫパルス）の数をカウントすると
共に、ラッチ１１４において前記ＳＣＬＫ信号を前記Ｃ
ＬＫ信号の１パルス期間遅延することにより形成される
信号Ｓ１０７によってカウント値がクリアされる様に構
成されている。

【００１９】そして、カウンタ１０５、１０６、１０７
からの出力と、前記ＳＣＬＫ信号をインバータ１１１、
１１２、１１３で各々反転された信号とは各々アンドゲ
ート１０８、１０９、１１０に供給され、該アンドゲー
ト１０８、１０９、１１０の出力は、マイクロプロセッ
サＢ１０２、Ｃ１０３、回路装置Ｄ１０４のチップセレ
クト端子（ＣＳ端子）に供給される。

【００２０】尚、マイクロプロセッサＢ、Ｃにおいては
チップセレクト端子として例えば外部入力割り込み端子
を用いることにより、該チップセレクト信号の入力によ
って割り込み動作が行われることで、マイクロプロセッ
サＢ、Ｃ、回路装置ＤはマイクロプロセッサＡの被通信
装置として選択されたことが識別できる様に構成されて
いる。

【００２１】次に、本実施例における同期式シリアルデ
ータ通信の動作シーケンスについて、マイクロプロセッ
サＡ１０１がマイクロプロセッサＣ１０３と通信を行な
う場合を例として、図２に示すタイミングチャート、図
３及び図４に示す動作フローチャートを用いて説明す
る。

【００２２】図３は本実施例においてマスター装置とし
て機能するマイクロプロセッサＡ１０１の同期式シリア
ルデータ通信プロセスを示す動作フローチャートであ
り、図４は本実施例においてスレーブ装置として機能す
るマイクロプロセッサＢ１０３の同期式シリアルデータ
通信プロセスを示す動作フローチャートである。

【００２３】図３に示す様に、まず同期式シリアルデー
タ通信が開始されると（図３の４０１）、マイクロプロ
セッサＡ１０１は、該マイクロプロセッサＡ１０１内に
おいて同期式シリアルデータ通信用クロック信号（ＳＣ
ＬＫ信号）を出力するために設けられている出力ポート
（ＳＣＬＫ端子）を、一般的なデータを出力するための
汎用出力ポートとして使用する様に設定する（図３の４
０２）。

【００２４】ところで、上記マイクロプロセッサは、同
期式シリアルデータ通信ラインに接続する様に設けられ
ているＩ／Ｏポート（ＴＸＤ端子，ＲＸＤ端子，ＳＣＬ
Ｋ端子）を同期式シリアルデータ通信に使用するだけで
なく、汎用のＩ／Ｏポートとして使用する様に設定でき
る様に構成されている。

【００２５】そして、マイクロプロセッサＡ１０１は、
上記図３の４０２において汎用の出力ポートに設定され
たＳＣＬＫ端子から被通信装置として選択するマイクロ
プロセッサＣ１０３に対応したパルス幅を有するＳＣＬ
Ｋ信号を出力する（図３の４０３）。

【００２６】本実施例においては、例えば、マスターク
ロックパルス（ＣＬＫパルス）の２倍のパルス幅を有す
るＳＣＬＫ信号がマイクロプロセッサＢ１０２に割り当
てられ、８倍のパルス幅を有するＳＣＬＫ信号がマイク
ロプロセッサＣ１０３に割り当てられ、４倍のパルス幅
を有するＳＣＬＫ信号が回路装置Ｄ１０４に割り当てら
れるといった具合に、互いに異なるパルス幅を有するＳ
ＣＬＫ信号がスレーブ装置としてのマイクロプロセッサ
や回路装置に対して、夫々一意的に割り当てられてお
り、図１のカウンタ１０５、１０６、１０７では、該Ｓ
ＣＬＫ信号が示すパルス幅を検出することによってマイ
クロプロセッサＡ１０１がどのマイクロプロセッサ或は
回路装置を被通信装置として選択しているかを検出し、
検出結果に従って選択されているマイクロプロセッサ或
は回路装置に対してチップセレクト信号を出力する様に
構成されている。

【００２７】すなわち、上記図３の４０３で、マイクロ
プロセッサＡ１０１のＳＣＬＫ端子から出力されたＳＣ
ＬＫ信号は、図１の同期式シリアルデータ通信用クロッ
クラインＳ１０２を介してカウンタ１０６のイネーブル
端子に供給されており、該カウンタ１０６は、供給され
るＳＣＬＫ信号がハイレベルを示している期間中、マス
タークロックラインＳ１０３を介して供給されるマスタ
ークロックパルス（ＣＬＫパルス）に同期してアップカ
ウントし、供給されるＳＣＬＫ信号は前記ＣＬＫパルス
の８倍のパルス幅の期間中ハイレベルを示す信号である
ため、８回のカウント動作を行なった後、ＱＤ端子から
出力される信号（図１のＳ１０８）をハイレベルにし、
また、該カウンタ１０６は、図１のラッチ１１４により
前記ＣＬＫパルスを該ＣＬＫパルスの１パルス期間遅延
させた信号Ｓ１０７によってクリアされることによっ
て、ＱＤ端子から出力される信号はローレベルに転じる
（図２のＳ１０７，Ｓ１０８参照）。

【００２８】尚、カウンタ１０６のＱＤ端子から出力さ
れる信号Ｓ１０８は前記ＳＣＬＫ信号をインバータ１１
２で反転させた信号Ｓ１０９と共にアンドゲート１０９
に供給されており、該信号Ｓ１０８がハイレベルを示し
ている間、信号Ｓ１０９を該アンドゲート１０９を通過
されることにより、図２の信号Ｓ１０５をマイクロプロ
セッサＣ１０３のＣＳ端子にチップセレクト信号として
入力し、マイクロプロセッサＣ１０３をマイクロプロセ
ッサＡ１０１の被通信装置として選択する（図２のＳ１
０９，Ｓ１０５参照）。

【００２９】ところで、上述の処理動作が行なわれてい
る期間中、上記ＳＣＬＫ信号はカウンタ１０５、１０７
のイネーブル端子にも供給されているため、カウンタ１
０５のＱＢ端子、カウンタ１０７のＱＣ端子から出力さ
れる信号もハイレベルに転ずるが、該カウンタ１０５の
ＱＢ端子、カウンタ１０７のＱＣ端子から出力される信
号がハイレベルの期間中、図１のインバータ１１１、１
１３の出力はハイレベルに転ずることがないので、アン
ドゲート１０８、１１０からはマイクロプロセッサＢ１
０２、回路装置Ｄ１０４のＣＳ端子に対してチップセレ
クト信号は出力されず、マイクロプロセッサＢ１０２或
は回路装置Ｄ１０４がマイクロプロセッサＡ１０１の被
通信装置として選択されることはない。

【００３０】以上の様にして、マイクロプロセッサＡ１
０１はマイクロプロセッサＣ１０３を被通信装置として
選択した後、汎用のＩ／Ｏポートとして使用する様に設
定されているＳＣＬＫ端子を同期式シリアルデータ通信
用の出力ポートとして使用する様に設定し、マイクロプ
ロセッサＣ１０３に対して送信するデータを不図示の送
信用バッファにセットし（図３の４０４）、同期式シリ
アルデータ通信機能をイネーブルにし、同期式シリアル
データ通信用のクロックラインＳ１０２に同期式シリア
ルデータ通信用クロック信号を前記ＳＣＬＫ端子を介し
て出力することで、マイクロプロセッサＡ１０１からマ
イクロプロセッサＣ１０３に対してシリアルデータの送
信が開始される（図３の４０５）。

【００３１】一方、マイクロプロセッサＣ１０３ではチ
ップセレクト端子として外部入力割り込み端子を用いて
いるため、前述の様にアンドゲート１０９からチップセ
レクト信号Ｓ１０５が入力されることによって割り込み
動作に移行し、図４に示すスレーブ装置として機能する
マイクロプロセッサの同期式シリアルデータ通信プロセ
スが開始される（図４の５０１）。

【００３２】図４において、マイクロプロセッサＣ１０
３は、マイクロプロセッサＡ１０１に対して送信するデ
ータを不図示の送信用バッファにセットし（図４の５０
２）、同期式シリアルデータ通信機能をイネーブルする
ことで、マイクロプロセッサＡ１０１からのデータの送
信を待つデータ受信待機状態となり（図４の５０３）、
マイクロプロセッサＡ１０１からクロックラインＳ１０
２を介して同期式シリアルデータ通信用クロックが送信
され、ＴＸＤラインを介してデータが送信されると、マ
イクロプロセッサＣ１０３では該同期式シリアルデータ
通信用クロックに同期して、送信データを不図示の受信
用バッファに取り込む。

【００３３】また、マイクロプロセッサＣ１０３がマイ
クロプロセッサＡ１０１に対してデータの送信を行なう
場合には、ＲＸＤラインを介してデータを送信すること
により、マイクロプロセッサＡ１０１とマイクロプロセ
ッサＣ１０３との間で、同期式シリアルデータの送受信
が行なわれる。

【００３４】上述の様に同期式シリアルデータの送受信
が完了すると（図３の４０６、図４の５０４）、各々の
マイクロプロセッサは受信したデータを受信用バッファ
から読み出し（図３の４０７、図４の５０５）、読み出
されたデータを夫々処理することにより、同期式シリア
ルデータ通信が完了する（図３の４０８、図４の５０
６）。

【００３５】ところで、上述の様なプロセスによって、
マイクロプロセッサＡ１０１とマイクロプロセッサＣ１
０３との間で同期式シリアルデータ通信が行なわれる
が、他のマイクロプロセッサＢ１０２や回路装置Ｄ１０
４とも、マイクロプロセッサＡ１０１のＳＣＬＫ端子か
ら被通信装置として選択するためマイクロプロセッサ或
は回路装置に対応するパルス幅を有するＳＣＬＫ信号を
出力する様に設定することにより、同様に同期式データ
シリアル通信を行なうことができる。

【００３６】また、本実施例の様なトリガーパルス状の
チップセレクト信号ではなく、同期式シリアルデータ通
信の実行中は、常時ハイレベルの信号をチップセレクト
端子に対して供給しなければならない仕様のマイクロプ
ロセッサ或は回路装置を用いる場合には、例えば図５に
示す様に、回路装置Ｄ１０４が上述の様な仕様の回路装
置である場合には、図１のアンドゲート１１０と回路装
置Ｄ１０４のＣＳ端子との間にラッチ６０１を設け、前
記アンドゲート１１０の出力を前記ラッチ６０１のＱ端
子に供給し、同期式シリアルデータ通信の実行中は、ハ
イレベルの信号を回路装置Ｄ１０４のＣＳ端子に常時供
給する様に構成し、マイクロプロセッサＡ１０１が他の
マイクロプロセッサＢ１０２やＣ１０３を選択すること
に伴って該マイクロプロセッサＡ１０１から図中のライ
ンＳ１０４、Ｓ１０５に対してハイレベルの信号が出力
され、オアゲート６０２を通過して前記ラッチ６０１の
ＣＬＲ端子に供給されることにより、該ラッチ６０１が
クリアされ、回路装置Ｄ１０４のＣＳ端子に供給されて
いる信号をハイレベルからローレベルへ移行させること
により、同期式シリアルデータ通信を完了させる様に構
成することで、他のマイクロプロセッサの同期式シリア
ルデータ通信動作を阻害することなくマイクロプロセッ
サＡ１０１と回路装置Ｄ１０４との間での同期式シリア
ルデータ通信を行なうことができる様になる。

【００３７】（第２の実施例）次に本発明の第２の実施
例について説明する。

【００３８】図６は本発明の第２の実施例としてのデー
タ通信システムの構成を示すブロック図である。

【００３９】尚、図６において前記図１に示した構成と
同じ機能を有するブロック及び同じ信号には、同じ符番
を付してある。

【００４０】図６において、７０１は本実施例における
同期式シリアルデータ通信のスレーブ装置となる後述す
るインプットキャプチャー機能を有するマイクロプロセ
ッサＥ、７０２は該インプットキャプチャー機能を持た
ないマイクロプロセッサＦである。

【００４１】そして、マイクロプロセッサＡ１０１から
識別信号ラインＳ７０１を介して、同期式シリアルデー
タ通信ラインに接続されるマイクロプロセッサ或は回路
装置に対して夫々異なるパルス幅が割り当てられている
識別信号を、前記マイクロプロセッサＥ７０１のインプ
ットキャプチャー入力端子（ＩＣ端子）に、マイクロプ
ロセッサＦ７０２の外部入力割り込み端子（ＩＮＴ端
子）に各々供給することにより、該識別信号が示すパル
ス幅により同期式シリアルデータ通信ラインに接続され
ているマイクロプロセッサ或は回路装置の中からマイク
ロプロセッサＡ１０１の被通信装置を選択する様に構成
されている。

【００４２】ところで、上記インプットキャプチャー機
能とは、インプットキャプチャー入力端子（ＩＣ端子）
に入力される信号の周期を測定できる機能であり、マイ
クロプロセッサ内部に設けられているタイマーを該ＩＣ
端子に入力される信号の立ち上がり（或は、立ち下が
り）に同期して動作させ、該ＩＣ端子に入力される信号
の立ち上がりから立ち下がり（或は、立ち下がりから立
ち上がり）までの期間を示すデータをインプットキャプ
チャーレジスタに取り込むことにより、ＩＣ端子に入力
される信号の周期を測定することができると共に、割り
込み動作の設定も行なうことができる機能である。

【００４３】そして、本実施例においては、マイクロプ
ロセッサＦ７０１は上述のインプットキャプチャー機能
をもたないマイクロプロセッサを想定しているため、前
記マイクロプロセッサＡ１０１から出力される識別信号
は、識別信号ラインＳ７０１を介してマイクロプロセッ
サＦ７０２の外部入力割り込み端子（ＩＮＴ端子）に供
給する様に構成している。

【００４４】以下、本実施例における同期式シリアルデ
ータ通信の動作シーケンスについて、マイクロプロセッ
サＡ１０１がマイクロプロセッサＥ７０１及びマイクロ
プロセッサＦ７０２と通信を行なう場合について、図７
及び図８の動作フローチャートを用いて説明する。

【００４５】図７は本実施例のマイクロプロセッサＥ７
０１の同期式シリアルデータ通信プロセスを示す動作フ
ローチャートであり、インプットキャプチャーの機能を
用いて本マイクロプロセッサＥ７０１がマイクロプロセ
ッサＡ１０１により被通信装置として選択されているか
どうかを判別し、選択されている場合に同期式シリアル
データ通信を実行する動作処理を示したものである。

【００４６】図７に示す動作に先立ち、マイクロプロセ
ッサＡ１０１からは、同期式シリアルデータ通信ライン
に接続されているマイクロプロセッサ或は回路装置の中
から該マイクロプロセッサＡ１０１の被通信装置を選択
するため、識別信号ラインＳ７０１を介して、同期式シ
リアルデータ通信ラインに接続されるマイクロプロセッ
サ或は回路装置に対して夫々固有のパルス幅が割り当て
られている識別信号が出力される。

【００４７】ところで、前記第１の実施例においては、
同期式シリアル通信ラインに接続される各マイクロプロ
セッサ或は回路装置に対して固有に割り当てられている
パルス幅を有する識別信号を同期式シリアルデータ通信
クロックライン（ＳＣＬＫライン）Ｓ１０２を介して各
マイクロプロセッサ或は回路装置に対して供給する様に
構成したが、本実施例では識別信号ラインＳ７０１とい
った専用の信号線を設け、該識別信号ラインＳ７０１を
介して各マイクロプロセッサに対して前記識別信号を供
給する様に構成している。

【００４８】尚、本実施例において、前記マイクロプロ
セッサＡ１０１は上述の様にして識別信号を出力した後
のの処理動作は、前記図３の４０４以降に示した処理動
作と同様であるので、ここでは説明を省略する。

【００４９】そして、前記マイクロプロセッサＡ１０１
から識別信号ラインＳ７０１を介して供給される識別信
号は、マイクロプロセッサＥ７０１のインプットキャプ
チャー入力端子より入力され、該マイクロプロセッサＥ
７０１では、上述のインプットキャプチャー機能によ
り、識別信号が有するパルスの立ち下がり（或は、立ち
上がり）時に、該パルスの立ち上がりから立ち下がり
（或は、立ち下がりから立ち上がり）までの期間を検出
し、検出された値を示すデータをインプットキャプチャ
ーレジスタにセットすると共に、該マイクロプロセッサ
Ｅ７０１を割り込み動作状態とし、図７に示す処理動作
が開始される（図７の８０１）。

【００５０】そして、マイクロプロセッサＥ７０１はイ
ンプットキャプチャーレジスタに取り込まれたデータを
読み出し（図７の８０２）、マイクロプロセッサＡ１０
１から供給される識別信号によってマイクロプロセッサ
Ａ１０１が被通信装置としてマイクロプロセッサＥ７０
１を選択しているかどうかを判別し、もし選択されてい
る場合には前記図４に示した動作フローチャートと同様
の同期式シリアルデータ通信処理を実行し、選択されて
いない場合には、同期式シリアルデータ通信処理を行な
わなわずに動作を完了する（図７の８０３，８０４）。

【００５１】図８は本実施例のマイクロプロセッサＦ７
０２の同期式シリアルデータ通信プロセスを示す動作フ
ローチャートであり、インプットキャプチャー機能を用
いずに本マイクロプロセッサＦ７０２がマイクロプロセ
ッサＡ１０１により被通信装置として選択されているか
どうかを判別し、選択されている場合に同期式シリアル
データ通信を実行する動作処理を示したものである。

【００５２】前述の様に、マイクロプロセッサＦ７０２
はインプットキャプチャー機能を持たないため、マイク
ロプロセッサＡ１０１から識別信号ラインＳ７０１を介
して供給される識別信号は、外部入力割り込み端子（Ｉ
ＮＴ端子）に入力される。

【００５３】そして、マイクロプロセッサＦ７０２はＩ
ＮＴ端子より識別信号が入力されると、入力された識別
信号が有するパルスの立ち上がりに同期して割り込み動
作に移行し、図８に示す処理動作が開始される（図８の
９０１）。

【００５４】そして、マイクロプロセッサＦ７０２は、
マイクロプロセッサ内のＲＡＭ（Ｒａｎｄａｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）上に、変更可能な任意のカウン
ト値（ある変数）をソフト的に設定し、ＩＮＴ端子より
入力される識別信号がハイレベルを示している期間中
（すなわち、識別信号が有するパルスがハイレベルを示
している期間中）、前記カウント値をインクリメントし
（図８の９０２，９０３）、このカウント値からマイク
ロプロセッサＡ１０１が被通信装置としてマイクロプロ
セッサＦ７０２を選択しているかどうかを判別し、もし
選択されている場合には前記図４に示した動作フローチ
ャートと同様の同期式シリアルデータ通信処理を実行
し、選択されていない場合には、同期式シリアルデータ
通信処理を行なわない（図８の９０４，９０５）。

【００５５】そして、以上の処理動作を行なった後、最
後に前記マイクロプロセッサ内のＲＡＭに設定したカウ
ント値をクリアし、動作を完了する（図８の９０６）。

【００５６】以上説明した様に、第２の実施例において
は、マイクロプロセッサの機能を用いて、ソフト的に他
のマイクロプロセッサが被通信装置として本マイクロプ
ロセッサを選択しているか否かを判別するように構成し
たが、第２の実施例においても前記第１の実施例と同様
に、マイクロプロセッサの外部にカウンタ等を設け、該
識別動作をハード的に行なうように構成しても良く、こ
の場合には、外部に設けられるカウンタをクリアしたり
イネーブルしたりする信号は、マイクロプロセッサＡ１
０１から識別信号ラインＳ７０１を介して供給される識
別信号から前記第１実施例と同様にして形成される信号
により行なう様に構成すれば良い。

【００５７】また、上述の第１の実施例及び第２の実施
例においては、同期式シリアルデータ通信システムにお
いて、データの通信動作に先立ち、マスター装置として
のマイクロプロセッサから被通信装置として選択するマ
イクロプロセッサ或は回路装置を識別するための識別パ
ルスをクロック信号送信用回線を介して出力し、該同期
式シリアルデータ通信ラインに接続される各マイクロプ
ロセッサ或は回路装置において、該識別パルスのパルス
幅を検知することで、マスター装置としてのマイクロプ
ロセッサが本マイクロプロセッサ或は回路装置を被通信
装置として選択しているか否かを判別した後、マスター
装置としてのマイクロプロセッサから前記クロック信号
送信用回線を介して同期式シリアルデータ通信用のクロ
ック信号を送信し、同期式シリアルデータ通信を行なう
ように構成したが、例えば、マスター装置としてのマイ
クロプロセッサから被通信装置として選択するマイクロ
プロセッサ或は回路装置を識別するための識別パルスを
同期式シリアルデータ通信用のクロック信号に付加して
前記クロック信号送信用回線を介して送信し、該同期式
シリアルデータ通信ラインに接続される各マイクロプロ
セッサ或は回路装置において、該同期式シリアルデータ
通信用のクロック信号に付加されている前記識別パルス
のパルス幅を検知することで、マスター装置としてのマ
イクロプロセッサが本マイクロプロセッサ或は回路装置
を被通信装置として選択しているか否かを判別し、該識
別パルスと共に前記マスター装置から送信されている同
期式シリアルデータ通信用のクロック信号に同期して、
同期式シリアルデータ通信を行なうように構成しても良
く、このように構成することにより、更に迅速な同期式
シリアルデータ通信を行なうことができる様になる。

【００５８】以上説明したように、本発明によれば、同
期式シリアルデータ通信システムにおいて、マスター装
置としてのマイクロプロセッサから被通信装置として選
択するマイクロプロセッサ或は回路装置を識別するため
の識別パルスを、単独もしくは同期式シリアルデータ通
信用のクロックに付加して出力し、該識別パルスのパル
ス幅を、同期式シリアルデータ通信ラインに接続される
マイクロプロセッサ或は回路装置毎に固有な幅に設定す
ることによって、該同期式シリアルデータ通信ラインに
接続される各マイクロプロセッサ或は回路装置は該識別
パルスのパルス幅を検知することで、マスター装置とし
てのマイクロプロセッサが本マイクロプロセッサ或は回
路装置を被通信装置として選択しているか否かを判別
し、マスター装置としてのマイクロプロセッサと同期式
シリアルデータ通信を行なうように構成したことによ
り、従来の同期式シリアルデータ通信において、同期式
シリアルデータ通信ラインに接続されるマイクロプロセ
ッサ或は回路装置に対してチップセレクト信号を送信す
るために必要であった専用の通信線を必要とせずに、複
数のマイクロプロセッサや回路装置が同期式シリアルデ
ータ通信ラインに対して同時にデータが出力されること
によるデータの衝突を発生させることなく、同期式シリ
アルデータ通信を良好に行なうことができるようにな
り、これに伴って従来の同期式シリアルデータ通信にお
いてはチップセレクト信号の入出力に割り当てられてい
たマスター装置としてのマイクロプロセッサのＩ／Ｏポ
ートをチップセレクト信号の入出力に割り当てる必要が
なくなるため、他の機能へのＩ／Ｏポートの割り当てが
でき、機能アップを容易に図ることができるようにな
る。

【００５９】

【発明の効果】以上説明してきた様に、本発明によれ
ば、データのＩ／Ｏポートの割り当てに自由度があり、
機能アップを容易に図ることができると共に、構成の簡
略化を図ることができ、低コストにて実現することがで
きるデータ通信システムを提供することができる様にな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例としてのデータ通信シス
テムの構成を示すブロック図である。

【図２】第１の実施例を説明するための各種信号のタイ
ミングを示すタイミングチャートである。

【図３】第１の実施例のマスター装置としてのマイクロ
プロセッサの同期式シリアルデータ通信プロセスを示す
動作フローチャートである。

【図４】第１の実施例のスレーブ装置としてのマイクロ
プロセッサの同期式シリアルデータ通信プロセスを示す
動作フローチャートである。

【図５】本発明の第１の実施例としてのデータ通信シス
テムの他の構成例を示すブロック図である。

【図６】本発明の第２の実施例としてのデータ通信シス
テムの構成を示すブロック図である。

【図７】第２の実施例のスレーブ装置としてのマイクロ
プロセッサの同期式シリアルデータ通信プロセスを示す
第１の動作フローチャートである。

【図８】第２の実施例のスレーブ装置としてのマイクロ
プロセッサの同期式シリアルデータ通信プロセスを示す
第２の動作フローチャートである。

【図９】従来のデータ送信システムの構成例を示すブロ
ック図である。

【符号の説明】

１０１〜１０３ マイクロプロセッサ １０４ 回路装置 １０５〜１０７ カウンタ １０８〜１１０ アンドゲート １１１〜１１３ インバータ １１４ ラッチ Ｓ１０１ 同期式シリアルデータ通信ライン Ｓ１０２ 同期式シリアルデータ通信クロックライン Ｓ１０４〜Ｓ１０６ チップセレクト信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 9/14 Ｋ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 データを送信或は受信すると共に、シス
   テム全体の動作を制御するためのマスター装置と、 夫々がデータを送信或は受信するための複数のスレーブ
   装置と、 前記マスター装置及び前記複数のスレーブ装置を接続可
   能で、 前記マスター装置と前記複数のスレーブ装置との間で、
   データの通信を行なうためのデータ通信回線とを備える
   システムにおいて、 前記マスター装置から前記複数のスレーブ装置に夫々対
   応している複数種のパルスの内の何れかのパルスを含む
   通信信号を出力させ、前記複数のスレーブ装置側におい
   て前記マスター装置から出力される前記通信信号に含ま
   れているパルスの種類を判別することにより、前記マス
   ター装置において被通信装置として選択されているか否
   かを検出し、前記マスター装置により選択されているス
   レーブ装置と該マスター装置との間で相互にデータ通信
   を行なう様に構成したことを特徴とするデータ通信シス
   テム。
2. 【請求項２】 前記マスター装置から出力される前記通
   信信号は、前記複数のスレーブ装置に夫々対応している
   互いに異なるパルス幅を有する複数種のパルスの内の何
   れかのパルスを含んでいることを特徴とする請求項１に
   記載のデータ通信システム。
3. 【請求項３】 前記データ通信回線は、データの送信用
   回線と、データの受信用回線と、同期信号の送信用回線
   とを有することを特徴とする請求項１に記載のデータ通
   信システム。
4. 【請求項４】 前記マスター装置は、データの通信動作
   開始に先立って、前記同期信号の送信用回線を介して前
   記通信信号を前記複数のスレーブ装置に対して夫々送信
   する様に構成されていることを特徴とする請求項３に記
   載のデータ通信システム。
5. 【請求項５】 前記マスター装置は、前記複数のスレー
   ブ装置の内の何れかのスレーブ装置において、前記マス
   ター装置から出力される前記通信信号に含まれているパ
   ルスの種類を判別することにより、前記マスター装置に
   おいて被通信装置として選択されていることが検出され
   ると、前記同期信号の送信用回線を介して前記データの
   通信動作を制御するための同期信号を送信する様に構成
   されていることを特徴とする請求項４に記載のデータ通
   信システム。
6. 【請求項６】 前記複数のスレーブ装置は夫々、マイク
   ロプロセッサを有し、該マイクロプロセッサは前記マス
   ター装置から出力される前記通信信号に含まれているパ
   ルスの種類を判別するためのカウンタを有することを特
   徴とする請求項１に記載のデータ通信システム。
7. 【請求項７】 前記複数のスレーブ装置は夫々、マイク
   ロプロセッサを有し、該マイクロプロセッサは前記マス
   ター装置から出力される前記通信信号に含まれているパ
   ルスの種類を判別するためのタイマーを有することを特
   徴とする請求項１に記載のデータ通信システム。
8. 【請求項８】 データを送信或は受信すると共に、シス
   テム全体の動作を制御するためのマスター装置と、 夫々がデータを送信或は受信するための複数のスレーブ
   装置と、 前記マスター装置及び前記複数のスレーブ装置を接続可
   能で、 前記マスター装置と前記複数のスレーブ装置との間で、
   データの通信を行なうためのデータ通信回線とを備える
   システムにおいて、 前記マスター装置から前記複数のスレーブ装置に夫々対
   応している複数種のパルスの内の何れかのパルスを含む
   同期信号を出力させ、前記複数のスレーブ装置側におい
   て前記マスター装置から出力される前記同期信号に含ま
   れているパルスの種類を判別することにより、前記マス
   ター装置において被通信装置として選択されているか否
   かを検出し、前記マスター装置により選択されているス
   レーブ装置と該マスター装置との間で相互にデータ通信
   を行なう様に構成したことを特徴とするデータ通信シス
   テム。
9. 【請求項９】 前記マスター装置から出力される前記同
   期信号は、前記複数のスレーブ装置に夫々対応している
   互いに異なるパルス幅を有する複数種のパルスの内の何
   れかのパルスを含んでいることを特徴とする請求項８に
   記載のデータ通信システム。
10. 【請求項１０】 前記データ通信回線は、データの送信
    用回線と、データの受信用回線と、同期信号の送信用回
    線とを有することを特徴とする請求項８に記載のデータ
    通信システム。
11. 【請求項１１】 前記複数のスレーブ装置は夫々、マイ
    クロプロセッサを有し、該マイクロプロセッサは前記マ
    スター装置から出力される前記同期信号に含まれている
    パルスの種類を判別するためのカウンタを有することを
    特徴とする請求項８に記載のデータ通信システム。
12. 【請求項１２】 前記複数のスレーブ装置は夫々、マイ
    クロプロセッサを有し、該マイクロプロセッサは前記マ
    スター装置から出力される前記同期信号に含まれている
    パルスの種類を判別するためのタイマーを有することを
    特徴とする請求項８に記載のデータ通信システム。