JP2839030B2 - デジタルリレー装置 - Google Patents
デジタルリレー装置Info
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- JP2839030B2 JP2839030B2 JP63046394A JP4639488A JP2839030B2 JP 2839030 B2 JP2839030 B2 JP 2839030B2 JP 63046394 A JP63046394 A JP 63046394A JP 4639488 A JP4639488 A JP 4639488A JP 2839030 B2 JP2839030 B2 JP 2839030B2
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- microprocessor
- relay
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- processing
- power system
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電力系統における事故を検出した時、必
要に応じて遮断指令を出力するデジタルリレー装置に関
するものである。
要に応じて遮断指令を出力するデジタルリレー装置に関
するものである。
第５図，第６図は例えば「電気協同研究」第41巻 第
４号P34およびP76（電気協同研究会昭和61年１月21日発
行）に示された従来のデジタルリレー装置のハードウエ
アの構成図およびリレー処理のタイムチヤート図であ
り、第５図において、１は電力系統から電流，電圧を入
力する入力変換器、２はこの入力変換器１により入力さ
れた電流，電圧のアナログ信号をフィルタ，サンプリン
グホルダおよびマルチプレクサを介してアナログ／デジ
タル変換器に供給してデジタル信号に変換するためのア
ナログ／デジタル変換部（以下、A/D変換部という）、
３はこのA/D変換部２により変換されたデータを使い，
メインリレー処理とフエイルセーフリレー処理を行うマ
イクロプロセツサ、４はこのマイクロプロセツサ３のメ
インリレー処理の判定出力を出力するメインリレー用出
力インターフエース回路、５は上記マイクロプロセツサ
３のフエイルセーフリレー処理の判定結果を出力するフ
エイルセーフリレー用出力インターフエース回路、６は
上記メインリレー用出力インターフエース回路４とフエ
イルセーフリレー用出力インターフエース回路５とのア
ンドを取りデジタルリレー装置の外部に出力を出す出力
回路である。
４号P34およびP76（電気協同研究会昭和61年１月21日発
行）に示された従来のデジタルリレー装置のハードウエ
アの構成図およびリレー処理のタイムチヤート図であ
り、第５図において、１は電力系統から電流，電圧を入
力する入力変換器、２はこの入力変換器１により入力さ
れた電流，電圧のアナログ信号をフィルタ，サンプリン
グホルダおよびマルチプレクサを介してアナログ／デジ
タル変換器に供給してデジタル信号に変換するためのア
ナログ／デジタル変換部（以下、A/D変換部という）、
３はこのA/D変換部２により変換されたデータを使い，
メインリレー処理とフエイルセーフリレー処理を行うマ
イクロプロセツサ、４はこのマイクロプロセツサ３のメ
インリレー処理の判定出力を出力するメインリレー用出
力インターフエース回路、５は上記マイクロプロセツサ
３のフエイルセーフリレー処理の判定結果を出力するフ
エイルセーフリレー用出力インターフエース回路、６は
上記メインリレー用出力インターフエース回路４とフエ
イルセーフリレー用出力インターフエース回路５とのア
ンドを取りデジタルリレー装置の外部に出力を出す出力
回路である。
次に動作について説明する。入力変換器１によりデジ
タルリレー装置内部に取り込まれた電力系統の電流，電
圧は、A/D変換部２を経てデジタル信号に変換され、変
換終了後マイクロプロセツサ３に割込信号（CPU割込）
を入れる。マイクロプロセツサ３は割込信号が入つた
後、上記デジタル信号を読み取り、メインリレー処理お
よびフエイルセーフリレー処理を行う。電力系統におい
て事故が発生している場合、マイクロプロツサ３からメ
インリレー用出力インターフエース回路４、フエイルセ
ーフリレー用出力インターフエース回路５の各々に出力
信号が出力される。メインリレーおよびフエイルセーフ
リレーが共に電力系統の事故を検出している場合、出力
回路６によりデジタルリレー装置の外部に遮断指令が出
力される。
タルリレー装置内部に取り込まれた電力系統の電流，電
圧は、A/D変換部２を経てデジタル信号に変換され、変
換終了後マイクロプロセツサ３に割込信号（CPU割込）
を入れる。マイクロプロセツサ３は割込信号が入つた
後、上記デジタル信号を読み取り、メインリレー処理お
よびフエイルセーフリレー処理を行う。電力系統におい
て事故が発生している場合、マイクロプロツサ３からメ
インリレー用出力インターフエース回路４、フエイルセ
ーフリレー用出力インターフエース回路５の各々に出力
信号が出力される。メインリレーおよびフエイルセーフ
リレーが共に電力系統の事故を検出している場合、出力
回路６によりデジタルリレー装置の外部に遮断指令が出
力される。
次に第６図に基づいてマイクロプロセツサ３で処理さ
れた前記リレー処理のタイムチヤートについて説明す
る。この例ではt1時点での動作について説明する。電力
系統の電流，電圧はサンプリングタイミングでA/D変換
された後、CPU割込がマイクロプロセツサ３に入りデー
タが読み込まれる。次いで、データ入力が処理され、t1
時点のデータとしてメモリに記憶され、このデータや前
回のサンプリングタイミング時にメモリに記憶されたt0
時点における電流，電圧データ等、一連のデータを使い
リレーＡ相が処理される。その後、リレーＢ相の処理が
実施され、これら一連の演算結果をメモリに記憶すると
共にこの記憶された結果や前回に記憶された結果等との
照合やシーケンス処理が実行され、今のタイミングで判
定出力すべきか否か判断される。例えば２回の照合で出
力する方式の場合、出力タイミングは、t0時点にてリレ
ー動作（トリツプ指令を出すべき）と判定され、続いて
t1時点でもリレー動作と判定された場合t1時点で判定出
力と判断される。こうして全ての処理を終了し、やがて
次のt2時点が到来し、同様の処理が繰り返される。この
ように１台のマイクロプロセツサ３によつてメインリレ
ー用とフエイルセーフリレー用とのリレー処理機能を果
たすことができる。また、マイクロプロセツサ３は１つ
のサンプリング間隔の中での常時監視処理を行つてい
る。すなわち、例えばメモリ監視のサムチエツクではプ
ログラムメモリであるリードオンリメモリの記憶内容を
全て加算しその加算結果が所定値と一致するか否かを検
定することによりプログラムメモリに不良がないかを監
視している。
れた前記リレー処理のタイムチヤートについて説明す
る。この例ではt1時点での動作について説明する。電力
系統の電流，電圧はサンプリングタイミングでA/D変換
された後、CPU割込がマイクロプロセツサ３に入りデー
タが読み込まれる。次いで、データ入力が処理され、t1
時点のデータとしてメモリに記憶され、このデータや前
回のサンプリングタイミング時にメモリに記憶されたt0
時点における電流，電圧データ等、一連のデータを使い
リレーＡ相が処理される。その後、リレーＢ相の処理が
実施され、これら一連の演算結果をメモリに記憶すると
共にこの記憶された結果や前回に記憶された結果等との
照合やシーケンス処理が実行され、今のタイミングで判
定出力すべきか否か判断される。例えば２回の照合で出
力する方式の場合、出力タイミングは、t0時点にてリレ
ー動作（トリツプ指令を出すべき）と判定され、続いて
t1時点でもリレー動作と判定された場合t1時点で判定出
力と判断される。こうして全ての処理を終了し、やがて
次のt2時点が到来し、同様の処理が繰り返される。この
ように１台のマイクロプロセツサ３によつてメインリレ
ー用とフエイルセーフリレー用とのリレー処理機能を果
たすことができる。また、マイクロプロセツサ３は１つ
のサンプリング間隔の中での常時監視処理を行つてい
る。すなわち、例えばメモリ監視のサムチエツクではプ
ログラムメモリであるリードオンリメモリの記憶内容を
全て加算しその加算結果が所定値と一致するか否かを検
定することによりプログラムメモリに不良がないかを監
視している。
従来のデジタルリレー装置は以上のように構成されて
いるので、電力系統の事故を高速度に検出し系統を遮断
するためには、サンプリング間隔を短かくする必要があ
るが、１台のマイクロプロセツサでメインリレー処理と
フエイルセーフリレー処理とを行つているため、マイク
ロプロセツサの処理能力等によつてサンプリング間隔を
短かくするには限度があつた。また、ハードウエアおよ
びソフトウエアの不良による不要応動を防ぐためにはマ
イクロプロセツサ自体が自己チエツクしているものの、
完全に不良を検出できないという問題点があつた。
いるので、電力系統の事故を高速度に検出し系統を遮断
するためには、サンプリング間隔を短かくする必要があ
るが、１台のマイクロプロセツサでメインリレー処理と
フエイルセーフリレー処理とを行つているため、マイク
ロプロセツサの処理能力等によつてサンプリング間隔を
短かくするには限度があつた。また、ハードウエアおよ
びソフトウエアの不良による不要応動を防ぐためにはマ
イクロプロセツサ自体が自己チエツクしているものの、
完全に不良を検出できないという問題点があつた。
この発明は上記のような問題点を解消するためになさ
れたもので、電力系統に事故が発生した場合、事故を高
速度に検出し系統を遮断すると共にマイクロプロセツサ
の信頼度が向上するようにしたデジタルリレー装置を得
ることを目的とする。
れたもので、電力系統に事故が発生した場合、事故を高
速度に検出し系統を遮断すると共にマイクロプロセツサ
の信頼度が向上するようにしたデジタルリレー装置を得
ることを目的とする。
この発明に係るデジタルリレー装置は、２台のマイク
ロプロセツサを備えこれらにデータを取り込むためのサ
ンプリングタイミングをずらすと共に、データや演算結
果を記憶するメモリを共有することにより構成したもの
である。
ロプロセツサを備えこれらにデータを取り込むためのサ
ンプリングタイミングをずらすと共に、データや演算結
果を記憶するメモリを共有することにより構成したもの
である。
この発明における２台のマイクロプロセツサは電力系
統の電流，電圧をずれたサンプリングタイミングで独自
に読み込み、処理に必要な一連のデータを２台のマイク
ロプロセツサが共有するメモリに記憶する。そして、こ
の一連のデータを使い同一の保護演算を各々が独自に処
理を行い、さらに独自に処理された演算結果は共有のメ
モリに記憶され過去との照合やシーケンス処理が行わ
れ、今のタイミングで判定出力すべきか否か判断する。
また、ハードウエア，ソフトウエアの常時監視データを
共有のメモリに記憶することにより相互に相手側のマイ
クロプロセツサを監視する。
統の電流，電圧をずれたサンプリングタイミングで独自
に読み込み、処理に必要な一連のデータを２台のマイク
ロプロセツサが共有するメモリに記憶する。そして、こ
の一連のデータを使い同一の保護演算を各々が独自に処
理を行い、さらに独自に処理された演算結果は共有のメ
モリに記憶され過去との照合やシーケンス処理が行わ
れ、今のタイミングで判定出力すべきか否か判断する。
また、ハードウエア，ソフトウエアの常時監視データを
共有のメモリに記憶することにより相互に相手側のマイ
クロプロセツサを監視する。
以下、この発明の一実施例を図について説明する。第
１図において、第５図と同一または均等な構成部分には
同一符号を付して重複説明を省略する。第１図におい
て、10はマイクロプロセツサ（CPU1）３に割込信号を出
力するための割込制御回路、11は上記A/D変換部２によ
り変換されたデータを使い、メインリレー処理とフエイ
ルセーフリレー処理を行うマイクロプロセツサ（CPU
2）、12はこのマイクロプロセツサ11に割込信号を出力
するための割込制御回路、13は上記マイクロプロセツサ
3,11にて処理されたデータや結果を記憶するための共通
メモリ回路である。
１図において、第５図と同一または均等な構成部分には
同一符号を付して重複説明を省略する。第１図におい
て、10はマイクロプロセツサ（CPU1）３に割込信号を出
力するための割込制御回路、11は上記A/D変換部２によ
り変換されたデータを使い、メインリレー処理とフエイ
ルセーフリレー処理を行うマイクロプロセツサ（CPU
2）、12はこのマイクロプロセツサ11に割込信号を出力
するための割込制御回路、13は上記マイクロプロセツサ
3,11にて処理されたデータや結果を記憶するための共通
メモリ回路である。
第４図はCPU1が行う監視処理のフローチャートであ
り、第４図において、ST1はマイクロプロセツサ３の監
視判定ステツプ、ST2は共通メモリ回路13に正常データ
を記憶するステツプ、ST3は共通メモリ回路13に不良デ
ータを記憶するステツプ、ST4は共通メモリ回路13より
マイクロプロセツサ11のデータ（CPU2データ）を読取る
ステツプ、ST5はCPU2データが正常データと一致するか
否かを判定するステツプ、ST6はステツプST5においてCP
U2データが正常データと不一致の場合にはマイクロプロ
セツサ11が不良と判断されるステツプである。
り、第４図において、ST1はマイクロプロセツサ３の監
視判定ステツプ、ST2は共通メモリ回路13に正常データ
を記憶するステツプ、ST3は共通メモリ回路13に不良デ
ータを記憶するステツプ、ST4は共通メモリ回路13より
マイクロプロセツサ11のデータ（CPU2データ）を読取る
ステツプ、ST5はCPU2データが正常データと一致するか
否かを判定するステツプ、ST6はステツプST5においてCP
U2データが正常データと不一致の場合にはマイクロプロ
セツサ11が不良と判断されるステツプである。
次に動作について説明する。まず、入力変換器１によ
りデジタルリレー装置内部に取り込まれた電力系統の電
流，電圧はA/D変換部２によりデジタル信号に変換され
る。マイクロプロセツサ３は割込制御回路10、マイクロ
プロセツサ11は割込制御回路12より割込信号を受けた
後、A/D変換部２よりのデジタル信号を読み取り、メイ
ンリレー処理とフエイルセーフリレー処理とを行う。こ
れらリレー処理に使用する入力データやリレー処理の判
定結果を共通メモリ回路13に記憶する。
りデジタルリレー装置内部に取り込まれた電力系統の電
流，電圧はA/D変換部２によりデジタル信号に変換され
る。マイクロプロセツサ３は割込制御回路10、マイクロ
プロセツサ11は割込制御回路12より割込信号を受けた
後、A/D変換部２よりのデジタル信号を読み取り、メイ
ンリレー処理とフエイルセーフリレー処理とを行う。こ
れらリレー処理に使用する入力データやリレー処理の判
定結果を共通メモリ回路13に記憶する。
電力系統において事故が発生している場合、マイクロ
プロセツサ3,11によるメインリレー処理の判定結果はメ
インリレー用出力インターフエース回路４に出力され
る。また、マイクロプロセツサ3,11によるフエイルセー
フリレー処理の判定結果はフエイルセーフ用出力インタ
ーフエース回路５に出力される。メインリレーおよびフ
エイルセーフリレーが共に電力系統の事故を検出してい
る場合、出力回路６によりデイジタルリレー装置の外部
に遮断指令が出力される。
プロセツサ3,11によるメインリレー処理の判定結果はメ
インリレー用出力インターフエース回路４に出力され
る。また、マイクロプロセツサ3,11によるフエイルセー
フリレー処理の判定結果はフエイルセーフ用出力インタ
ーフエース回路５に出力される。メインリレーおよびフ
エイルセーフリレーが共に電力系統の事故を検出してい
る場合、出力回路６によりデイジタルリレー装置の外部
に遮断指令が出力される。
次に、第２図に基づいてマイクロプロセツサ3,11で処
理されるメインリレー処理とフエイルセーフリレー処理
とのタイムチヤートについて説明する。この例ではt1時
点での動作について説明する。まず、電力系統の電流，
電圧はサンプリングタイミングでA/D変換された後CPU1
割込信号がマイクロプロセツサ３（CPU1処理）に入りデ
ータが読み込まれる。そして、データ入力が処理され、
t1時点データとして共通メモリ回路13に記憶される。こ
のt1時点データやマイクロプロセツサ11（CPU2処理）に
よつて共通メモリ回路13に記憶されたt01時点データ等
の一連のデータを使いリレーＡ相が処理される。その
後、リレーＢ相，リレーＣ相等の処理が実施され、これ
ら一連の演算結果を共通メモリ回路13に記憶すると共
に、この共通メモリ回路13に記憶された結果やマイクロ
プロセツサ11（CPU2処理）にて共通メモリ回路13に記憶
された演算結果との照合やシーケンス処理が実施され、
今のタイミングで判定出力すべきか否か判断される。例
えば２回照合の場合の出力タイミングはt01時点にてマ
イクロプロセツサ11（CPU2処理）がリレー動作と判定
し、続けてt1時点にてマイクロプロセツサ３（CPU1処
理）がリレー動作と判定するとt1時点に割込が入つたマ
イクロプロセツサ３（CPU1処理）により判定出力と判断
される。従来技術では従来の１サンプリング間隔の２倍
で判定出力されていたものが、この発明ではデータサン
プリング間隔が従来の1/2であるので、従来の１サンプ
リング間隔では1.5倍に相当する時間で判定出力でき、
高速動作が可能となる。
理されるメインリレー処理とフエイルセーフリレー処理
とのタイムチヤートについて説明する。この例ではt1時
点での動作について説明する。まず、電力系統の電流，
電圧はサンプリングタイミングでA/D変換された後CPU1
割込信号がマイクロプロセツサ３（CPU1処理）に入りデ
ータが読み込まれる。そして、データ入力が処理され、
t1時点データとして共通メモリ回路13に記憶される。こ
のt1時点データやマイクロプロセツサ11（CPU2処理）に
よつて共通メモリ回路13に記憶されたt01時点データ等
の一連のデータを使いリレーＡ相が処理される。その
後、リレーＢ相，リレーＣ相等の処理が実施され、これ
ら一連の演算結果を共通メモリ回路13に記憶すると共
に、この共通メモリ回路13に記憶された結果やマイクロ
プロセツサ11（CPU2処理）にて共通メモリ回路13に記憶
された演算結果との照合やシーケンス処理が実施され、
今のタイミングで判定出力すべきか否か判断される。例
えば２回照合の場合の出力タイミングはt01時点にてマ
イクロプロセツサ11（CPU2処理）がリレー動作と判定
し、続けてt1時点にてマイクロプロセツサ３（CPU1処
理）がリレー動作と判定するとt1時点に割込が入つたマ
イクロプロセツサ３（CPU1処理）により判定出力と判断
される。従来技術では従来の１サンプリング間隔の２倍
で判定出力されていたものが、この発明ではデータサン
プリング間隔が従来の1/2であるので、従来の１サンプ
リング間隔では1.5倍に相当する時間で判定出力でき、
高速動作が可能となる。
以上のようにして全ての処理を終えやがて次のt11時
点が到来し、マイクロプロセツサ11（CPU2処理）にて同
様の処理が繰り返される。上記リレー処理をマイクロプ
ロセツサ3,11はメインリレー用とフエイルセーフリレー
用とを別個に備えている。
点が到来し、マイクロプロセツサ11（CPU2処理）にて同
様の処理が繰り返される。上記リレー処理をマイクロプ
ロセツサ3,11はメインリレー用とフエイルセーフリレー
用とを別個に備えている。
次に、第３図および第４図に基づいてマイクロプロセ
ツサ3,11で処理される常時監視処理のタイムチヤート
と、マイクロプロセツサ３の常時監視処理フローとにつ
いて説明する。この例ではt1時点での動作について説明
する。まず、マイクロプロセツサ３（CPU1処理）にてマ
イクロプロセツサ３自体のCPU1監視判定（ステツプST
1）が行われ、その判定結果が正常であれば共通メモリ
回路13にCPU1データとして記憶され（ステツプST2）、
不良であれば共通メモリ回路13にCPU1データとして記憶
される（ステツプST3）。次いでt01時点で行われたマイ
クロプロセツサ11（CPU2処理）によるCPU2監視判定の判
定結果であるCPU2データを共通メモリ回路13より読み取
り（ステツプST4）、そのCPU2データが正常データと一
致するか否かを判定する（CPU2データ判定）（ステツプ
ST5）。その判定結果が不一致の場合、マイクロプロセ
ツサ11が不良と判断され出力される（ステツプST6）。
このようにして、マイクロプロセツサ３（CPU1処理）の
常時監視処理が終了し、次のt11時点においてマイクロ
プロセツサ11（CPU2処理）による同様の処理が繰り返さ
れる。このように、CPU不良を相互に監視し合うように
構成されている。
ツサ3,11で処理される常時監視処理のタイムチヤート
と、マイクロプロセツサ３の常時監視処理フローとにつ
いて説明する。この例ではt1時点での動作について説明
する。まず、マイクロプロセツサ３（CPU1処理）にてマ
イクロプロセツサ３自体のCPU1監視判定（ステツプST
1）が行われ、その判定結果が正常であれば共通メモリ
回路13にCPU1データとして記憶され（ステツプST2）、
不良であれば共通メモリ回路13にCPU1データとして記憶
される（ステツプST3）。次いでt01時点で行われたマイ
クロプロセツサ11（CPU2処理）によるCPU2監視判定の判
定結果であるCPU2データを共通メモリ回路13より読み取
り（ステツプST4）、そのCPU2データが正常データと一
致するか否かを判定する（CPU2データ判定）（ステツプ
ST5）。その判定結果が不一致の場合、マイクロプロセ
ツサ11が不良と判断され出力される（ステツプST6）。
このようにして、マイクロプロセツサ３（CPU1処理）の
常時監視処理が終了し、次のt11時点においてマイクロ
プロセツサ11（CPU2処理）による同様の処理が繰り返さ
れる。このように、CPU不良を相互に監視し合うように
構成されている。
なお、上記実施例では２台のマイクロプロセツサの判
定出力を２つの出力インターフエース回路に出力するも
のを示したが、出力インターフエース回路を１つにして
２台のマイクロプロセツサの出力を受けるようにしても
よい。
定出力を２つの出力インターフエース回路に出力するも
のを示したが、出力インターフエース回路を１つにして
２台のマイクロプロセツサの出力を受けるようにしても
よい。
以上のように、この発明によれば、各マイクロプロセ
ッサはサンプリングタイミングをずらして電力系統の電
気量を読み込み、各マイクロプロセッサにより実行され
たリレー処理の結果を記憶する共通メモリ回路を設け、
各マイクロプロセッサは上記共通メモリ回路に記憶され
ている他のマイクロプロセッサによるリレー処理の結果
を考慮して電力系統の事故を検出するように構成したの
で、電力系統の事故を高速度で検出できるとともに、上
記共通メモリ回路にハードウエア、ソフトウエアの常時
監視データを記憶することにより相互に相手側のマイク
ロプロセッサを監視して信頼度の向上を図ることができ
る効果がある。
ッサはサンプリングタイミングをずらして電力系統の電
気量を読み込み、各マイクロプロセッサにより実行され
たリレー処理の結果を記憶する共通メモリ回路を設け、
各マイクロプロセッサは上記共通メモリ回路に記憶され
ている他のマイクロプロセッサによるリレー処理の結果
を考慮して電力系統の事故を検出するように構成したの
で、電力系統の事故を高速度で検出できるとともに、上
記共通メモリ回路にハードウエア、ソフトウエアの常時
監視データを記憶することにより相互に相手側のマイク
ロプロセッサを監視して信頼度の向上を図ることができ
る効果がある。
第１図はこの発明の一実施例によるデジタルリレー装置
のハードウエアの構成図、第２図は第１図のリレー処理
のタイムチヤート、第３図は常時監視処理のタイムチヤ
ート、第４図は常時監視処理の処理フローチヤート、第
５図は従来のデジタルリレー装置のハードウエアの構成
図、第６図は第５図のリレー処理のタイムチヤートであ
る。 図において、3,11はマイクロプロセツサ、13は共通メモ
リ回路。
のハードウエアの構成図、第２図は第１図のリレー処理
のタイムチヤート、第３図は常時監視処理のタイムチヤ
ート、第４図は常時監視処理の処理フローチヤート、第
５図は従来のデジタルリレー装置のハードウエアの構成
図、第６図は第５図のリレー処理のタイムチヤートであ
る。 図において、3,11はマイクロプロセツサ、13は共通メモ
リ回路。
フロントページの続き (56)参考文献 特開 昭60−43014（ＪＰ，Ａ) 特開 昭62−1060（ＪＰ，Ａ) 特開 昭55−83419（ＪＰ，Ａ) 特開 昭62−216048（ＪＰ，Ａ) 特開 昭54−131750（ＪＰ，Ａ) 特開 昭57−208819（ＪＰ，Ａ) 特開 昭53−23046（ＪＰ，Ａ) 特開 昭60−84912（ＪＰ，Ａ)
Claims (1)
- 【請求項１】所定のサンプリング間隔で電力系統の電気
量をサンプリングするとともに、その電気量に基づいて
リレー処理を実行し、電力系統の事故を検出する複数の
マイクロプロセッサを備えたデジタルリレー装置におい
て、各マイクロプロセッサはずれたサンプリングタイミ
ングで上記電力系統の電気量を読み込み、この各マイク
ロプロセッサにより実行されたリレー処理結果を記憶す
る共通メモリ回路を設け、上記各マイクロプロセッサは
上記共通メモリ回路に記憶されている他の各マイクロプ
ロセッサによるリレー処理の結果を考慮して電力系統の
事故を検出することを特徴とするデジタルリレー装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046394A JP2839030B2 (ja) | 1988-02-29 | 1988-02-29 | デジタルリレー装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046394A JP2839030B2 (ja) | 1988-02-29 | 1988-02-29 | デジタルリレー装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01222617A JPH01222617A (ja) | 1989-09-05 |
| JP2839030B2 true JP2839030B2 (ja) | 1998-12-16 |
Family
ID=12745929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63046394A Expired - Lifetime JP2839030B2 (ja) | 1988-02-29 | 1988-02-29 | デジタルリレー装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2839030B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018007516A (ja) * | 2016-07-08 | 2018-01-11 | 東芝三菱電機産業システム株式会社 | 電力変換装置及びその制御方法 |
| KR20220020932A (ko) | 2019-07-18 | 2022-02-21 | 가부시끼가이샤 도시바 | 보호 계전 장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1988
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| Publication number | Publication date |
|---|---|
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