KR20220020932A - 보호 계전 장치 - Google Patents

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KR20220020932A
KR20220020932A KR1020227001243A KR20227001243A KR20220020932A KR 20220020932 A KR20220020932 A KR 20220020932A KR 1020227001243 A KR1020227001243 A KR 1020227001243A KR 20227001243 A KR20227001243 A KR 20227001243A KR 20220020932 A KR20220020932 A KR 20220020932A
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다카야 소노
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가부시끼가이샤 도시바
도시바 에너지시스템즈 가부시키가이샤
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Abstract

제1 보호 제어 연산 수단과, 제1 제어 회로와, 제2 보호 제어 연산 수단과, 제2 제어 회로를 갖는다. 양 제어 회로는 양 보호 제어 연산 수단의 판정 결과에 기초하여 전력 계통에 설치된 차단기를 제어한다. 양 제어 회로는 키 코드를 발생시킨다. 양 보호 제어 수단은 키 코드에 기초하여 키 합성 코드를 생성한다. 양 제어 회로는 키 코드와 키 합성 코드가 대응하는 것을 조건으로 전력 계통에 설치된 차단기를 제어한다.

Description

보호 계전 장치
본 발명의 실시형태는 보호 계전 장치에 관한 것이다.
발전소로부터 공급되는 전력을 수요 가정에 분배하기 위한 전력 계통에는, 전력 계통의 각종 설비를 보호하기 위한 차단기가 설치되어 있다. 차단기는 전력 계통상의 사고를 검출하는 보호 계전 장치에 의해 제어되거나 또는 감시 제어 장치에 의해 개폐 제어된다. 보호 계전 장치에는 높은 신뢰성이 요구되지만, 신뢰성을 높이기 위해 구조가 복잡해지는 문제가 있다.
일본 특개소56-139025호 공보 일본 특개소57-106330호 공보 일본 특개평5-207637호 공보 일본 특허 제2839030호 공보
본 발명이 해결하고자 하는 과제는, 신뢰성을 손상시키지 않고 구조를 간소화할 수 있는 보호 계전 장치를 제공하는 것이다.
실시형태의 보호 계전 장치는 제1 보호 제어 연산 수단과, 제1 제어 회로와, 제2 보호 제어 연산 수단과, 제2 제어 회로를 포함한다. 제1 보호 제어 연산 수단은 전력 계통의 상태를 나타내는 아날로그 정보를 디지털 정보로 변환한 정보에 기초한 판정을 행한다. 제1 제어 회로는 상기 제1 보호 제어 연산 수단의 판정 결과에 기초하여, 상기 전력 계통에 설치된 차단기를 제어한다. 제2 보호 제어 연산 수단은 상기 전력 계통의 상태를 나타내는 아날로그 정보를 디지털 정보로 변환한 정보에 기초한 판정을 행한다. 제2 제어 회로는 상기 제2 보호 제어 연산 수단의 판정 결과에 기초하여, 상기 전력 계통에 설치된 차단기를 제어한다. 상기 제1 제어 회로는 제1 키 코드를 발생시키는 제1 키 코드 발생 회로를 갖는다. 상기 제1 보호 제어 연산 수단은 상기 제1 키 코드에 기초하여, 제1 키 합성 코드를 생성하는 제1 키 합성 코드 생성 회로를 갖는다. 상기 제2 제어 회로는 제2 키 코드를 발생시키는 제2 키 코드 발생 회로를 갖는다. 상기 제2 보호 제어 연산 수단은 상기 제2 키 코드에 기초하여, 제2 키 합성 코드를 생성하는 제2 키 합성 코드 생성 회로를 갖는다. 상기 제1 제어 회로는 제1 키 합성 코드와 상기 제1 키 코드가 대응하는지의 여부를 판정하는 제1 해독·대조 회로를 갖고, 제1 키 합성 코드와 상기 제1 키 코드가 대응하는 것을 조건으로 상기 전력 계통에 설치된 차단기를 제어한다. 상기 제2 제어 회로는 제2 키 합성 코드와 상기 제2 키 코드가 대응하는지의 여부를 판정하는 제2 해독·대조 회로를 갖고, 제2 키 합성 코드와 상기 제2 키 코드가 대응하는 것을 조건으로 상기 전력 계통에 설치된 차단기를 제어한다.
도 1은 제1 실시형태의 보호 계전 장치(10)의 기능 블록 구성도.
도 2는 제2 실시형태의 보호 계전 장치(10)의 기능 블록 구성도.
도 3은 제3 실시형태의 보호 계전 장치(10)의 기능 블록 구성도.
도 4는 제4 실시형태의 보호 계전 장치(10)의 기능 블록 구성도.
도 5는 보호 계전 장치(10)의 하드웨어의 제1 구성예를 나타내는 도면.
도 6은 보호 계전 장치(10)의 하드웨어의 제2 구성예를 나타내는 도면.
도 7은 보호 계전 장치(10)의 하드웨어의 제3 구성예를 나타내는 도면.
이하, 실시형태의 보호 계전 장치를 도면을 참조하여 설명한다.
≪제1 실시형태≫
도 1은 제1 실시형태의 보호 계전 장치(10)의 기능 블록 구성도이다. 보호 계전 장치(10)는, 예를 들면 발전소로부터 공급되는 전력을 수요 가정에 분배하기 위한 전력 계통에 설치되는 차단기를 제어한다. 보호 계전 장치(10)는 차단기를 차단 상태와 통전 상태로 제어함으로써, 전력 계통에 있어서의 전력의 공급처나 공급량을 제어한다. 보호 계전 장치(10)는 사고시의 사고 제거를 위한 것에 한정되지 않고, 항상 계통 전환 등을 행하는 감시 제어 장치로서도 적용 가능하다.
보호 계전 장치(10)는 메인 처리부(100)와 페일 세이프 처리부(200)를 구비한다. 보호 계전 장치(10)에는, 예를 들면 전력 계통에 있어서의 변성기(變成器)에 의해 아날로그 정보가 입력된다. 아날로그 정보는 메인 처리부(100) 및 페일 세이프 처리부(200)에 각각 입력된다. 아날로그 정보에는, 전력 계통에서 계측된 전류값, 전압값 등의 상태 정보가 포함된다. 보호 계전 장치(10)는 차단기를 제어하는 제어 정보를 차단기(20)에 출력한다.
차단기(20)는, 예를 들면 송전선에 설치된다. 차단기(20)는 보호 계전 장치(10)로부터의 제어 정보에 기초하여, 송전선에 있어서의 차단기(20)가 설치되어 있는 개소를 차단 상태 또는 통전 상태로 한다. 차단기(20)는 제1 스위치(22) 및 제2 스위치(24)를 구비한다.
차단기(20)가 차단 상태로 되었을 경우, 송전선에 있어서의 차단기(20)가 설치되어 있는 개소로부터 하류측의 설비는, 전력이 공급되지 않는 상태로 된다. 예를 들면, 차단기(20)의 하류 측의 설비가 고장난 경우, 차단기(20)를 차단 상태로 하여 고장이 발생한 설비를 건전한 전력 계통으로부터 일시적으로 분리한다. 그 후, 예를 들면 차단기(20)를 차단 상태로 두고, 설비의 고장 등에 의해 아크의 소호(消弧) 등을 기다리고 나서, 차단기(20) 통전 상태로 복귀시킨다. 단로기(30)는 송전선(SL)에 전류가 흐르지 않는 상태에서 개폐하는 스위치이다. 단로기(30)는, 예를 들면 접속의 변경이나 기기의 점검·수리시에 기기를 전원(발전 장치(2))으로부터 분리하는 역할을 한다. 한편, 차단기(20)가 통전 상태로 되었을 경우, 송전선에 있어서의 차단기(20)가 설치되어 있는 개소로부터 하류 측의 설비에 전력이 공급된다.
보호 계전 장치(10)는 메인 처리부(100)와 페일 세이프 처리부(200)를 구비함으로써 용장화(冗長化) 구성으로 된다. 보호 계전 장치(10)는, 용장화 구성으로 됨으로써, 보호 계전 장치(10)의 시스템 구성 요소의 일시적인 불량으로 인한 오제어를 방지한다.
메인 처리부(100)는, 예를 들면 메인 보호·제어 연산 수단(제1 보호 제어 연산 수단의 일례)(110)과, 메인 제어 회로(제1 제어 회로의 일례)(120)를 구비한다. 페일 세이프 처리부(200)는 페일 세이프 보호·제어 연산 수단(제2 보호 제어 연산 수단의 일례)(210)과, 페일 세이프 제어 회로(제2 제어 회로의 일례)(220)를 구비한다.
메인 처리부(100)에 있어서의 메인 보호·제어 연산 수단(110)은, 예를 들면 AD(Analog-digital) 변환 회로(112)와, 메인 제어 연산부(114)와, 메인 보호 연산부(116)와, 메인 키 합성 코드 생성 회로(제1 키 합성 코드 생성 회로의 일례)(118)를 구비한다. 메인 제어 회로(120)는 통전 제어 회로(122)와, 메인 키 코드 발생 회로(제1 키 코드 발생 회로의 일례)(124)와, 메인 키 합성 코드 해독·대조 회로(제1 해독·대조 회로의 일례)(126)를 구비한다.
AD 변환 회로(112)는 전력 계통에 의해 입력되는 아날로그 정보를 일정한 시간 간격으로 유지하고, 유지된 아날로그 정보를 디지털 정보로 변환한다. 그 상태 정보는 전압·전류 값 센서 등의 상태 센서에 의해 검출되고, 아날로그 정보로부터 변환된 정보 및 보호 대상에 따라서는 온도 센서에 의해 출력된 온도 정보를 포함한다. AD 변환 회로(112)는 상태 정보를 메인 보호 연산부(116)에 출력한다.
또한, 접점 입력에 의해 AD 변환 회로(112)에 입력된 정보는 디지털 정보로 변환되고, 차단기(20)를 차단 또는 통전시키기 위한 지시 정보가 포함된다. 지시 정보는, 예를 들면 입력 장치 등을 이용하여 오퍼레이터 등에 의해 입력된 정보이며, 차단기(20)를 차단 상태로 할지 통전 상태로 할지를 지시하는 정보이다. 디지털 정보 중, 지시 정보를 메인 제어 연산부(114)에 출력된다.
메인 제어 연산부(114)는 AD 변환 회로(112)에 의해 출력된 지시 정보에 기초하여, 차단기(20)를 차단시킬지 통전시킬지를 판정한다. 메인 제어 연산부(114)는 차단기(20)를 차단시킬지 통전시킬지의 판정 결과에 기초한 차단/통전 제어 정보를 생성한다. 차단/통전 제어 정보는 차단기(20)를 차단시키기 위한 차단 제어 정보 및 차단기(20)를 통전시키기 위한 통전 제어 정보를 포함한다. 메인 제어 연산부(114)는 생성된 차단/통전 제어 정보를 메인 제어 회로(120)에 출력한다.
메인 보호 연산부(116)는 AD 변환 회로(112)에 의해 출력된 상태 정보에 기초하여, 차단기(20)를 강제 차단시킬지의 여부를 판정한다. 메인 보호 연산부(116)는 차단기(20)를 강제시킨다는 판정 결과에 기초한 강제 차단 제어 정보를 생성한다.
메인 보호 연산부(116)는, 예를 들면 각 상태 정보의 계측값과 상태 정보마다 미리 설정된 임계값을 비교한다. 메인 보호 연산부(116)는 상태 정보가 나타내는 값이 임계값을 초과할 경우에, 강제 차단 제어 정보를 생성한다. 메인 보호 연산부(116)는 생성된 강제 차단 제어 정보를 메인 제어 회로(120)에 출력한다.
메인 키 합성 코드 생성 회로(118)에서는 합성 함수 코드를 이용하여 연산 처리를 행한다. 메인 키 합성 코드 생성 회로(118)가 연산 처리에 이용하는 합성 함수 코드는, 예를 들면 기지의 논리 연산을 행하기 위한 합성 함수 코드이다. 합성 함수 코드에 사용되는 논리 연산은 어떠한 것이어도 되고, 예를 들면 AND 연산이나 반전 연산을 포함한 연산이어도 된다.
메인 키 합성 코드 생성 회로(118)는 메인 제어 회로(120)에 의해 출력되는 메인 키 코드(제1 키 코드의 일례)에 대하여 합성 함수 코드를 사용한 논리 연산을 행하여, 메인 키 합성 코드(제1 키 합성 코드의 예)를 생성한다. 메인 키 합성 코드 생성 회로(118)는 생성된 메인 키 합성 코드를 메인 제어 회로(120)의 메인 키 합성 코드 해독·대조 회로(126)에 출력한다.
메인 키 합성 코드 생성 회로(118)는 임의의 타이밍에 메인 키 합성 코드를 출력해도 된다. 메인 키 합성 코드 생성 회로(118)는, 예를 들면 메인 키 코드가 입력될 때마다 메인 키 합성 코드를 생성하여, 메인 제어 회로(120)에 출력해도 된다. 메인 키 합성 코드 생성 회로(118)는 강제 차단 제어 정보를 메인 제어 회로(120)에 출력할 때, 메인 키 합성 코드를 생성하고, 강제 차단 제어 정보에 부가하여 메인 제어 회로(120)에 출력해도 된다.
메인 제어 회로(120)에 있어서의 통전 제어 회로(122)는 메인 제어 연산부(114)에 의해 출력되는 차단/통전 제어 정보에 의해, 메인 제어 회로(120)에 있어서의 판정 결과에 기초하여 차단기(20)를 제어한다. 통전 제어 회로(122)는 메인 보호 연산부(116)에 의해 출력되는 강제 차단 제어 정보에 의해, 메인 제어 회로(120)에 있어서의 판정 결과에 기초하여 차단기(20)를 제어한다.
통전 제어 회로(122)는, 메인 제어 연산부(114)에 의해 차단 제어 정보가 출력된 경우, 제1 스위치(22)에 차단 정보를 출력하여 차단기(20)가 차단 상태로 되도록 제어한다. 통전 제어 회로(122)는, 메인 제어 연산부(114)에 의해 통전 제어 정보가 출력된 경우, 차단기(20)의 제1 스위치(22)에 통전 정보를 출력하여 차단기(20)가 통전 상태로 되도록 제어한다. 통전 제어 회로(122)는, 메인 보호 연산부(116)에 의해 강제 차단 제어 정보가 출력된 경우, 후술하는 메인 키 코드와 메인 키 합성 코드가 대응하는 것을 조건으로 해서, 제1 스위치(22)에 강제 차단 정보를 출력하여 차단기(20)가 강제적으로 차단 상태로 되도록 제어한다.
메인 키 코드 발생 회로(124)는 소정 주기마다, 예를 들면 30 초마다 난수를 발생시켜 메인 키 코드를 발생시킨다. 난수를 발생시키는 소정 주기는 30 초 이외의 시간이어도 된다. 메인 키 코드의 형태나 조성은 한정되지 않고, 메인 키 코드는 소정 주기마다 난수를 발생시켜서 발생시키는 것 이외여도 된다. 키 코드가 복잡해질수록 보안 강도가 높아진다. 메인 키 합성 코드 생성 회로(118)에 있어서의 합성 함수 코드는 메인 키 코드 발생 회로(124)가 발생시키는 메인 키 코드에 ??춰진 것이어도 되고, 합성 함수 코드 이외의 것이어도 된다.
메인 키 코드 발생 회로(124)는 발생시킨 메인 키 코드를 메인 키 합성 코드 생성 회로(118) 및 메인 키 합성 코드 해독·대조 회로(126)에 출력한다. 메인 키 코드는 메인 키 합성 코드 생성 회로(118)에 있어서 메인 키 합성 코드로 된다.
메인 키 합성 코드 해독·대조 회로(126)는 메인 키 합성 코드 생성 회로(118)에 의해 출력되는 메인 키 합성 코드를 해독하고, 메인 키 코드 발생 회로(124)에서 발생시킨 메인 키 코드와 대조한다. 메인 키 합성 코드 해독·대조 회로(126)는 메인 키 합성 코드 생성 회로(118)가 구비하는 합성 함수 코드와 동일한 합성 함수 코드를 구비한다.
메인 키 합성 코드 해독·대조 회로(126)는 메인 키 코드 발생 회로(124)에 의해 출력된 메인 키 코드에 합성 함수 코드를 사용한 논리 연산을 행하여 대조 코드를 생성한다. 메인 키 합성 코드 해독·대조 회로(126)는 메인 보호·제어 연산 수단(110)에 의해 출력되는 메인 키 합성 코드를 해독하여, 산출된 대조 코드와 대조한다. 메인 키 합성 코드 해독·대조 회로(126)는, 메인 키 코드 발생 회로(124)가 발생하는 메인 키 코드를, 메인 키 합성 코드 생성 회로(118)가 구비하는 합성 함수 코드를 사용한 논리 연산을 행하여 얻어지는 결과를 대조 코드로서 미리 기억하고 있어도 된다.
메인 제어 회로(120)는, 강제 차단 제어 정보가 출력된 경우, 메인 키 합성 코드 해독·대조 회로(126)에 있어서의 대조에 의해 메인 키 코드와 메인 키 합성 코드가 대응하는지의 여부를 판정한다. 메인 키 코드와 메인 키 합성 코드가 대응한다는 것은 메인 키 합성 코드와 대조 코드가 합치하는 경우이다.
메인 제어 회로(120)는 메인 키 합성 코드 해독·대조 회로(126)에 있어서, 메인 키 코드와 메인 키 합성 코드가 대응한다고 판정한 것으로 한다. 이 경우, 메인 제어 회로(120)는 통전 제어 회로(122)에 있어서, 차단기(20)를 강제적으로 차단 상태로 제어한다. 차단기(20)를 강제적으로 차단 상태로 제어함에 있어, 메인 제어 회로(120)는 강제 차단 제어 정보를 차단기(20)에 출력한다.
메인 제어 회로(120)는 메인 키 합성 코드 해독·대조 회로(126)에 있어서, 메인 키 코드와 메인 키 합성 코드가 대응하지 않는다고 판정한 것으로 한다. 이 경우, 메인 제어 회로(120)는 통전 제어 회로(122)에 있어서, 차단기(20)를 강제적으로 차단 상태로 하는 제어를 행하지 않는다. 이 때문에, 메인 제어 회로(120)는 차단기(20)를 강제적으로 차단 상태로 제어하기 위한 강제 차단 제어 정보를 차단기(20)에 출력하지 않는다.
페일 세이프 처리부(200)에 있어서의 페일 세이프 보호·제어 연산 수단(210)은, 예를 들면 AD 변환 회로(212)와, 페일 세이프 제어 연산부(214)와, 페일 세이프 보호 연산부(216)와, 페일 세이프 키 합성 코드 생성 회로(제2 키 합성 코드 생성 회로의 일례)(218)를 구비한다.
페일 세이프 제어 회로(220)는 통전 제어 회로(222)와, 페일 세이프 키 코드 발생 회로(제2 키 코드 발생 회로의 일례)(224)와, 페일 세이프 키 합성 코드 해독·대조 회로(제2 해독·대조 회로의 일례)(226)를 구비한다. 페일 세이프 처리부(200)에 있어서의 AD 변환 회로(212), 페일 세이프 제어 연산부(214), 페일 세이프 보호 연산부(216) 및 통전 제어 회로(222)는 메인 처리부(100)에 있어서의 AD 변환 회로(112), 메인 제어 연산부(114), 메인 보호 연산부(116) 및 통전 제어 회로(122)와 마찬가지의 기능을 갖는다.
페일 세이프 보호·제어 연산 수단(210)의 페일 세이프 키 합성 코드 생성 회로(218)는 페일 세이프 제어 회로(220)에 의해 출력되는 페일 세이프 키 코드(제2 키 코드의 일례)에 대하여, 합성 함수 코드를 사용한 논리 연산을 행하여, 페일 세이프 키 합성 코드(제2 키 합성 코드의 일례)를 생성한다. 페일 세이프 키 합성 코드 생성 회로(218)는 생성된 페일 세이프 키 합성 코드를 페일 세이프 제어 회로(220)의 페일 세이프 키 합성 코드 해독·대조 회로(226)에 출력한다.
페일 세이프 키 합성 코드 해독·대조 회로(226)는 페일 세이프 키 코드 발생 회로(224)에 의해 출력된 페일 세이프 키 코드에 합성 함수 코드를 사용한 논리 연산을 행하여, 대조 코드를 생성한다. 페일 세이프 키 합성 코드 해독·대조 회로(226)는 페일 세이프 보호·제어 연산 수단(210)에 의해 출력되는 메인 키 합성 코드를 해독하여, 산출된 대조 코드와 대조한다.
페일 세이프 키 코드 발생 회로(224)가 발생하는 페일 세이프 키 코드는 메인 키 코드 발생 회로(124)가 발생하는 메인 키 코드와 다른 키 코드이다. 페일 세이프 키 코드는 메인 키 코드와 동일한 키 코드여도 된다. 페일 세이프 키 합성 코드 생성 회로(218)가 구비하는 합성 함수 코드는 메인 키 합성 코드 생성 회로(118)가 구비하는 합성 함수 코드와 다른 합성 함수 코드이다. 메인 키 합성 코드 생성 회로(118)가 구비하는 합성 함수 코드와 동일한 합성 함수 코드여도 된다.
페일 세이프 키 합성 코드 해독·대조 회로(226)에서 사용되는 대조 코드는 페일 세이프 키 코드 발생 회로(224)에 의해 출력된 페일 세이프 키 코드에 합성 함수 코드를 사용한 논리 연산을 행한 것이어도 된다. 페일 세이프 키 합성 코드 해독·대조 회로(226)에서 사용되는 대조 코드는 페일 세이프 키 코드 발생 회로(224)가 발생하는 페일 세이프 키 코드를, 페일 세이프 키 합성 코드 생성 회로(218)가 구비하는 합성 함수 코드를 사용한 논리 연산을 행하여 얻어지는 결과로서 미리 기억해 둔 것이어도 된다.
페일 세이프 제어 회로(220)에 있어서의 통전 제어 회로(222)는 페일 세이프 제어 연산부(214)에 의해 출력되는 차단/통전 제어 정보에 기초하여 차단기(20)를 제어한다. 통전 제어 회로(222)는, 페일 세이프 제어 연산부(214)에 의해 차단 제어 정보가 출력된 경우, 차단기(20)의 제2 스위치(24)에 차단 정보를 출력하여, 차단기(20)가 차단 상태로 되도록 제어한다. 통전 제어 회로(222)는, 페일 세이프 제어 연산부(214)에 의해 통전 제어 정보가 출력된 경우, 차단기(20)의 제2 스위치(24)에 통전 정보를 출력하여, 차단기(20)가 통전 상태로 되도록 제어한다. 통전 제어 회로(222)는, 페일 세이프 보호 연산부(216)에 의해 강제 차단 제어 정보가 출력된 경우, 페일 세이프 키 코드와 페일 세이프 키 합성 코드가 대응하는 것을 조건으로 해서, 차단기(20)의 제2 스위치(24)에 강제 차단 정보를 출력하여, 차단기(20)가 강제적으로 차단 상태로 되도록 제어한다.
차단기(20)는 메인 처리부(100) 및 페일 세이프 처리부(200)에 의해 출력되는 차단 정보, 통전 정보 및 강제 차단 정보에 기초하여 통전 상태 또는 차단 상태로 제어된다. 제1 스위치(22)와 제2 스위치(24)는 직접 접속되어 있다. 제1 스위치(22)는 전압 발생원과 제2 스위치(24) 사이를 접속 상태 또는 개방 상태로 한다. 제1 스위치(22)의 제어 단자에는, 메인 처리부(100)에 의해 출력되는 정보가 입력된다. 제1 스위치(22)는 메인 제어 회로(120)에 의해 차단 정보가 출력된 경우 개방 상태로 되고, 통전 정보가 출력된 경우 접속 상태로 된다. 제1 스위치(22)는 메인 제어 회로(120)에 의해 강제 차단 정보가 출력된 경우, 강제적으로 접속 상태로 된다.
제2 스위치(24)는 제1 스위치(22)와 전력 계통 사이를 접속 상태 또는 개방 상태로 한다. 제2 스위치(24)의 제어 단자에는, 페일 세이프 제어 회로(220)에 의해 출력되는 차단 정보, 통전 정보 및 강제 차단 정보가 입력된다. 제2 스위치(24)는 페일 세이프 제어 회로(220)에 의해 차단 정보가 출력된 경우 개방 상태로 되고, 통전 정보가 출력된 경우 접속 상태로 된다. 제2 스위치(24)는 페일 세이프 제어 회로(220)에 의해 강제 차단 제어 정보가 출력된 경우, 강제적으로 접속 상태로 된다.
따라서, 메인 처리부(100) 및 페일 세이프 처리부(200)에 의해 각각 강제 차단 정보가 출력되는 경우, 제1 스위치(22)와 제2 스위치(24)가 모두 접속 상태로 된다. 차단기(20)는 제1 스위치(22)와 제2 스위치(24)가 모두 접속 상태로 됨으로써, 강제적으로 차단 상태로 된다.
제1 실시형태의 보호 계전 장치(10)에서는, 차단기(20)를 강제 차단하기 위한 판정을 행함에 있어, 메인 제어 회로(120)와 메인 보호·제어 연산 수단(110) 사이에서 키 코드 및 키 합성 코드를 입출력한다. 마찬가지로, 보호 계전 장치(10)에서는, 페일 세이프 제어 회로(220)와 페일 세이프 보호·제어 연산 수단(210) 사이에서 키 코드 및 키 합성 코드를 입출력한다. 메인 제어 회로(120)는, 키 코드에 의해 생성되는 대조 코드와 메인 보호·제어 연산 수단(110)에 의해 출력되는 키 합성 코드가 일치하여 키 코드와 키 합성 코드가 대응하는 것을 조건으로, 차단기(20)를 강제 차단하기 위한 제어를 행한다. 마찬가지로, 페일 세이프 제어 회로(220)는, 키 코드에 의해 생성되는 대조 코드와 페일 세이프 보호·제어 연산 수단(210)에 의해 출력되는 키 합성 코드가 일치하여 키 코드와 키 합성 코드가 대응하는 것을 조건으로, 차단기(20)를 강제 차단하기 위한 제어를 행한다.
이 때문에, 예를 들면 보호 계전 장치(10)에 있어서의 시스템의 구성 요소에 일시적인 불량으로 인한 오작동이 있었다고 해도, 키 코드와 키 합성 코드의 대응을 확인하는 것에 의해, 시스템의 구성 요소에 있어서의 오작동으로 인한 차단기(20)의 오작동(오차단)을 억제할 수 있다. 따라서, 차단기(20)를 제어할 때, 특히 차단기(20)를 강제 차단하기 위한 제어가 의도된 제어 지령 정보인 신빙성을 높일 수 있다. 따라서, 보호 계전 장치(10)에 있어서의 신뢰성을 높일 수 있기 때문에, 예를 들면 1 장의 기판에서 각 전자 부품을 탑재한 것으로 해도, 신뢰성을 충분히 유지할 수 있다. 그 결과, 신뢰성을 손상시키지 않고, 구조를 간소화할 수 있다.
제1 실시형태의 보호 계전 장치(10)는, 메인 키 코드 발생 회로(124)에 있어서, 소정 주기마다 난수를 발생시켜 메인 키 코드를 발생시킨다. 이 때문에, 키 코드가 소정 주기마다 변경되므로, 보호 계전 장치(10)의 외부에 있어서의 키 코드의 부정한 복제를 억제할 수 있다. 따라서, 보호 계전 장치(10)에 있어서의 신뢰성을 더욱 높일 수 있다.
제1 실시형태의 보호 계전 장치(10)는 키 코드와 키 합성 코드의 대응을 판정함으로써 보안 사고 대책으로서도 활용할 수 있다. 예를 들면, 보호 계전 장치(10)에 있어서의 연산 소자, 예를 들면 CPU가 보안상의 위협에 의해 공격을 받아 영향을 받았다고 해도, 키 코드와 키 합성 코드의 대응을 판정함으로써, 그 영향을 받은 경우의 차단기(20)의 제어를 중지할 수 있다. 따라서, 보호 계전 장치(10)의 건전성의 확증을 얻을 수 있고, 용장화와 맞물려, 보호 계전 장치(10)의 신뢰성을 향상시킬 수 있다. 제1 실시형태의 보호 계전 장치(10)는 디지털 릴레이의 일반적인 이점인 하드웨어의 표준화가 가능하다. 제1 실시형태의 보호 계전 장치(10)는 자동 검사·자동 감시 기능의 부가가 용이하다.
≪제2 실시형태≫
다음으로, 제2 실시형태에 대하여 설명한다. 도 2는 제2 실시형태의 보호 계전 장치(10)의 기능 블록 구성도이다. 제2 실시형태의 보호 계전 장치(10)는 제1 실시형태의 보호 계전 장치(10)와 마찬가지의 구성을 갖는다. 제2 실시형태의 보호 계전 장치(10)에 있어서, 메인 키 코드 발생 회로(124)는 메인 키 코드로서, 복수 비트, 예를 들면 16 비트의 비트열을 구비하는 메인 키 코드를 발생시킨다. 메인 키 코드에는 예비 비트가 마련된다. 이하에 설명하는 각 코드에 있어서도, 마찬가지의 예비 비트가 마련된다.
메인 키 합성 코드 생성 회로(118)는 메인 키 코드가 구비하는 비트열의 수의 합성 함수 코드를 구비한다. 메인 키 합성 코드 생성 회로(118)는 메인 키 코드 발생 회로(124)가 출력한 메인 키 코드에 기초하여, 합성 함수 코드를 사용하여 그 비트열의 수와 동일한 수, 여기서는 16 비트의 비트열을 구비하는 메인 키 합성 코드를 생성한다.
제2 실시형태의 보호 계전 장치(10)에 따르면, 제1 실시형태의 보호 계전 장치(10)와 마찬가지의 작용 효과를 얻을 수 있다. 또한, 제2 실시형태의 보호 계전 장치(10)는 복수 비트, 예를 들면 16 비트의 메인 키 코드를 사용하고 있다. 따라서, 보호 계전 장치(10)는 차단기(20)를 제어할 때의 보안 강도를 높일 수 있다.
≪제3 실시형태≫
다음으로, 제3 실시형태에 대하여 설명한다. 도 3은 제3 실시형태의 보호 계전 장치(10)의 기능 블록 구성도이다. 제3 실시형태의 보호 계전 장치(10)는 제1 실시형태의 보호 계전 장치(10)와 마찬가지의 구성을 갖는다. 제3 실시형태의 보호 계전 장치(10)의 AD 변환 회로(112)는 합성 함수 코드를 구비한다. AD 변환 회로(112)가 구비하는 합성 함수 코드는, 메인 키 합성 코드 생성 회로(118)가 구비하는 합성 함수 코드와 다른 합성 함수 코드이다.
메인 제어 회로(120)에 있어서의 메인 키 코드 발생 회로(124)는, 제2 실시형태와 마찬가지로, 복수 비트의 비트열을 구비하는 메인 키 코드를 생성하여 메인 보호·제어 연산 수단(110)에 출력한다. 메인 키 합성 코드 생성 회로(118)가 구비하는 합성 함수 코드는 메인 키의 모든 비트에 대한 논리 연산을 행하기 위한 합성 함수 코드이다. AD 변환 회로(112)가 구비하는 합성 함수 코드는 메인 키의 일부 비트에 대한 논리 연산을 행하기 위한 합성 함수 코드이다.
AD 변환 회로(112)는 합성 함수 코드를 사용한 논리 연산에 의해 얻어지는 메인 키 합성 코드(이하, AD 메인 키 합성 코드)를 생성한다. AD 메인 키 합성 코드는, 예를 들면 메인 키 코드에 있어서의 특정한 일부에 합성 함수 코드를 사용한 논리 연산을 행함으로써 생성된다. 메인 보호·제어 연산 수단(110)은 AD 변환 회로(112)에 의해 생성된 AD 메인 키 합성 코드를 메인 제어 회로(120)에 출력한다.
메인 제어 회로(120)에 있어서의 메인 키 합성 코드 해독·대조 회로(126)는, 메인 키 합성 코드를 대조하기 위한 대조 코드 외에, 메인 키 코드 중, AD 메인 키 합성 코드를 생성하는 일부(이하, AD 메인 키 코드)를 사용하여 AD 메인 키 합성 코드를 대조하기 위한 대조 코드를 생성한다. 이 대조 코드는, 예를 들면 AD 메인 키 합성 코드를 생성 할 때 사용되는 메인 키 코드의 일부를, AD 변환 회로(112)가 구비하는 합성 함수 코드를 사용하여 논리 연산을 행함으로써 얻어진다.
메인 제어 회로(120)는, 강제 차단 제어 정보가 출력된 경우, 메인 키 합성 코드 해독·대조 회로(126)에 있어서의 대조에 의해 메인 키 코드와 메인 키 합성 코드가 대응하는지의 여부를 판정한다. 이 때, 메인 제어 회로(120)는 메인 키 합성 코드 해독·대조 회로(126)에 있어서의 대조에 의해, AD 메인 키 코드와 AD 메인 키 합성 코드가 대응하는지의 여부를 판정한다.
메인 제어 회로(120)는, 메인 키 코드와 메인 키 합성 코드, 및 AD 메인 키 코드와 AD 메인 키 합성 코드가 모두 대응한다고 판정한 경우, 제1 실시형태에 있어서 메인 키 코드와 메인 키 합성 코드가 대응한다고 판정한 경우와 마찬가지의 처리를 행한다. 메인 제어 회로(120)는, 메인 키 코드와 메인 키 합성 코드, 및 AD 메인 키 코드와 AD 메인 키 합성 코드 중 어느 한 쪽이 또는 양쪽 모두가 대응하지 않는다고 판정한 경우, 제1 실시형태에 있어서 메인 키 코드와 메인 키 합성 코드가 대응하지 않는다고 판정한 경우와 마찬가지의 처리를 행한다.
페일 세이프 처리부(200)는, 메인 처리부(100)와 마찬가지로, AD 변환 회로(212)에 있어서 합성 함수 코드를 사용한 논리 연산을 행한 논리 연산에 의해 얻어지는 페일 세이프 키 합성 코드(이하, AD 페일 세이프 키 합성 코드)를 생성한다. 페일 세이프 처리부(200)는 페일 세이프 키 합성 코드 생성 회로(218)에 있어서 페일 세이프 키 코드의 일부(이하, AD 페일 세이프 키 코드)를 사용하여 페일 세이프 키 합성 코드를 생성한다.
페일 세이프 처리부(200)는 강제 차단 제어 정보가 출력된 경우, 페일 세이프 키 합성 코드 해독·대조 회로(226)에 있어서의 대조에 의해, 페일 세이프 키 코드와 페일 세이프 키 합성 코드가 대응하는지의 여부를 판정한다. 이 때, 페일 세이프 처리부(200)는 페일 세이프 키 합성 코드 해독·대조 회로(226)에 있어서의 대조에 의해, AD 페일 세이프 키 코드와 AD 페일 세이프 키 합성 코드가 대응하는지의 여부를 판정한다.
페일 세이프 처리부(200)는, 페일 세이프 키 코드와 페일 세이프 키 합성 코드, 및 AD 페일 세이프 키 코드와 AD 페일 세이프 키 합성 코드가 모두 대응한다고 판정한 경우, 제1 실시형태에 있어서 페일 세이프 키 코드와 페일 세이프 키 합성 코드가 대응한다고 판정한 경우와 마찬가지의 처리를 행한다. 페일 세이프 처리부(200)는, 페일 세이프 키 코드와 페일 세이프 키 합성 코드, 및 AD 페일 세이프 키 코드와 AD 페일 세이프 키 합성 코드 중 어느 한 쪽이 또는 양쪽 모두가 대응하지 않는다고 판정한 경우, 제1 실시형태에 있어서 페일 세이프 키 코드와 페일 세이프 키 합성 코드가 대응하지 않는다고 판정한 경우와 마찬가지의 처리를 행한다.
제3 실시형태의 보호 계전 장치(10)에 따르면, 제1 실시형태의 보호 계전 장치(10)와 마찬가지의 작용 효과를 얻을 수 있다. 또한, 제3 실시형태의 보호 계전 장치(10)는 메인 처리부(100)의 AD 변환 회로(112) 및 페일 세이프 처리부(200)의 AD 변환 회로(212)에 있어서, AD 메인 키 합성 코드 및 AD 페일 세이프 키 합성 코드를 각각 생성한다. 메인 키 합성 코드 해독·대조 회로(126) 및 페일 세이프 키 합성 코드 해독·대조 회로(226)에 있어서, AD 메인 키 합성 코드 및 AD 페일 세이프 키 합성 코드가, 각각 AD 메인 키 코드 및 AD 페일 세이프 키 코드와 대응하는지의 여부를 판정하여, 차단기(20)를 제어한다. 이 때문에, 메인 처리부(100) 및 페일 세이프 처리부(200)에 있어서의 AD 변환 회로(112, 212)의 고장 등에 기초한 차단기(20)의 오작동(오차단)을 억제할 수 있다.
≪제4 실시형태≫
다음으로, 제4 실시형태에 대하여 설명한다. 도 4는 제4 실시형태의 보호 계전 장치(10)의 기능 블록 구성도이다. 제4 실시형태의 보호 계전 장치(10)는 제3 실시형태의 보호 계전 장치(10)와 비교하여, 메인 보호·제어 연산 수단(110)에 아날로그 필터 회로(Analog filter 회로, 이하, AF 회로)(119)를 구비하는 점이 다르다. 또한, 페일 세이프 보호·제어 연산 수단(210)의 AF 회로(219)를 구비하는 점이 다르다. 그 밖의 점은 제3 실시형태의 보호 계전 장치(10)와 마찬가지의 구성을 갖는다. 또한, 상기 제1 실시형태 내지 제3 실시형태에 있어서도, AF 회로(119, 219)가 설치된 구성이어도 된다. 이 경우, AF 회로(119, 219)는 후술하는 합성 함수 코드를 구비하지 않아도 된다.
AF 회로(119)는 보호 계전 장치(10)의 외부인 전력 계통에 의해 입력되는 아날로그 정보를 필터링하고, 아날로그 정보에 포함되는 소정 성분, 예를 들면 고주파 성분을 제거한다. AF 회로(119)는 메인 제어 회로(120)에 의해 출력되는 메인 키 코드를 저주파 성분으로서 아날로그 정보에 중첩시킨 검증 아날로그 정보를 생성한다. AF 회로(119)는 검증 아날로그 정보를 통과시켜 AD 변환 회로(112)에 출력한다. 페일 세이프 처리부(200)에 있어서의 AF 회로(219)는 메인 처리부(100)에 있어서의 AF 회로(119)와 마찬가지의 처리를 행한다.
AF 회로(119)는 합성 함수 코드를 구비한다. AF 회로(119)가 구비하는 합성 함수 코드는, AD 변환 회로(112), 메인 키 합성 코드 생성 회로(118)가 구비하는 합성 함수 코드와 다른 합성 함수 코드이다. AF 회로(219)는 합성 함수 코드를 구비한다. AF 회로(219)가 구비하는 합성 함수 코드는, AD 변환 회로(212), 페일 세이프 키 합성 코드 생성 회로(218)가 구비하는 합성 함수 코드와 다른 합성 함수 코드이다.
AD 변환 회로(112)는 제3 실시형태와 마찬가지로 해서 AD 메인 키 합성 코드를 생성한다. AD 변환 회로(112)는 검증 아날로그 정보에 중첩된 메인 키 코드를 변환하여 얻어진 디지털 정보를 AD 메인 키 합성 코드에 있어서의 예비 비트에 기입한다. AD 변환 회로(112)는 검증 아날로그 정보에 중첩된 메인 키 코드를 변환하여 얻어진 디지털 정보로서의 코드(이하, AF 메인 키 합성 코드), 그대로 메인 키 합성 코드 생성 회로(118)에 출력해도 된다. 이 경우, 메인 키 합성 코드 생성 회로(118)는 AF 메인 키 합성 코드를 메인 키 합성 코드에 있어서의 예비 비트에 기입한다. 메인 보호·제어 연산 수단(110)은 AD 변환 회로(112)에 의해 생성된 AD 메인 키 합성 코드를 메인 제어 회로(120)에 출력한다.
메인 제어 회로(120)에 있어서의 메인 키 합성 코드 해독·대조 회로(검증부의 일례)(126)는 메인 키 합성 코드 및 AD 메인 키 합성 코드를 대조하기 위한 대조 코드 외에 AF 메인 키 합성 코드를 대조하기 위한 대조 코드를 생성한다. 이 대조 코드는, 예를 들면 AF 메인 키 합성 코드를 생성할 때 사용되는 메인 키 코드의 일부를 AD 변환 회로(112)가 구비하는 합성 함수 코드를 사용하여 논리 연산을 행함으로써 얻어진다.
메인 처리부(100)는 강제 차단 제어 정보가 출력된 경우, 메인 키 합성 코드 해독·대조 회로(126)에 있어서의 대조에 의해, 메인 키 코드와 메인 키 합성 코드, 및 AD 메인 키 코드와 AD 메인 키 합성 코드가 각각 대응하는지의 여부를 판정한다. 이 때, 메인 처리부(100)는 메인 키 합성 코드 해독·대조 회로(126)에 있어서의 대조에 의해, AF 메인 키 코드와 AF 메인 키 합성 코드가 대응하는지의 여부를 판정한다. 메인 키 합성 코드 해독·대조 회로(126)는 AF 메인 키 코드와 AF 메인 키 합성 코드가 대응하는지의 여부를 판정하여, AF 회로(119)의 동작을 검증한다. 메인 키 합성 코드 해독·대조 회로(126)는 AF 메인 키 코드와 AF 메인 키 합성 코드가 대응하는 경우, AF 회로(119)의 동작은 정상이라고 판정하고, AF 메인 키 코드와 AF 메인 키 합성 코드가 대응하지 않는 경우, AF 회로(119)의 동작은 이상이라고 판정한다.
메인 처리부(100)는, 메인 키 코드와 메인 키 합성 코드, AD 메인 키 코드와 AD 메인 키 합성 코드, AF 메인 키 코드와 AF 메인 키 합성 코드가 모두 대응한다고 판정한 경우, 제1 실시형태에 있어서 메인 키 코드와 메인 키 합성 코드가 대응한다고 판정한 경우와 마찬가지의 처리를 행한다. 메인 처리부(100)는, 메인 키 코드와 메인 키 합성 코드, AD 메인 키 코드와 AD 메인 키 합성 코드, 및 AF 메인 키 코드와 AF 메인 키 합성 코드 중 적어도 1 세트가 대응하지 않는다고 판정한 경우, 제1 실시형태에 있어서 메인 키 코드와 메인 키 합성 코드가 대응하지 않는다고 판정한 경우와 마찬가지의 처리를 행한다.
페일 세이프 처리부(200)는 메인 처리부(100)와 마찬가지로, AD 변환 회로(212)에 있어서, 제3 실시형태와 마찬가지로 해서 AD 메인 키 합성 코드를 생성한다. AD 변환 회로(212)는 아날로그 정보에 중첩된 페일 세이프 키 코드를 변환하여 얻어진 디지털 정보를 AD 메인 키 합성 코드에 있어서의 예비 비트에 기입한다. AD 변환 회로(212)는, 아날로그 정보에 중첩된 페일 세이프 키 코드를 변환하여 얻어진 디지털 정보로서의 코드(이하, AF 페일 세이프 키 합성 코드), 그대로 페일 세이프 키 합성 코드 생성 회로(218)에 출력해도 된다. 이 경우, 페일 세이프 키 합성 코드 생성 회로(218)는 AF 페일 세이프 키 합성 코드를 페일 세이프 키 합성 코드에 있어서의 예비 비트에 기입한다. 페일 세이프 보호·제어 연산 수단(210)은 AD 변환 회로(212)에 의해 생성된 AD 페일 세이프 키 합성 코드를 페일 세이프 제어 회로(220)에 출력한다.
페일 세이프 제어 회로(220)에 있어서의 페일 세이프 키 합성 코드 해독·대조 회로(226)는 페일 세이프 키 합성 코드 및 AD 페일 세이프 키 합성 코드를 대조하기 위한 대조 코드 외에, AF 페일 세이프 키 합성 코드를 대조하기 위한 대조 코드를 생성한다. 이 대조 코드는, 예를 들면 AF 페일 세이프 키 합성 코드를 생성할 때 사용되는 페일 세이프 키 코드의 일부를, AD 변환 회로(212)가 구비하는 합성 함수 코드를 사용하여 논리 연산을 행함으로써 얻어진다.
페일 세이프 처리부(200)는 강제 차단 제어 정보가 출력된 경우, 페일 세이프 키 합성 코드 해독·대조 회로(226)에 있어서의 대조에 의해, 페일 세이프 키 코드와 페일 세이프 키 합성 코드가 대응하는지의 여부를 판정한다. 이 때, 페일 세이프 처리부(200)는 페일 세이프 키 합성 코드 해독·대조 회로(226)에 있어서의 대조에 의해, AF 페일 세이프 키 코드와 AF 페일 세이프 키 합성 코드가 대응하는지의 여부를 판정한다. 페일 세이프 키 합성 코드 해독·대조 회로(226)는 AF 메인 키 코드와 AF 메인 키 합성 코드가 대응하는 경우, AF 회로(219)의 동작은 정상이라고 판정하고, AF 메인 키 코드와 AF 메인 키 합성 코드가 대응하지 않는 경우, AF 회로(219)의 동작은 이상이라고 판정한다.
페일 세이프 처리부(200)는, 페일 세이프 키 코드와 페일 세이프 키 합성 코드, AD 페일 세이프 키 코드와 AD 페일 세이프 키 합성 코드, AF 페일 세이프 키 코드와 AF 페일 세이프 키 합성 코드가 모두 대응한다고 판정한 경우, 제1 실시형태에 있어서 페일 세이프 키 코드와 페일 세이프 키 합성 코드가 대응한다고 판정한 경우와 마찬가지의 처리를 행한다. 페일 세이프 처리부(200)는, 페일 세이프 키 코드와 페일 세이프 키 합성 코드, AD 페일 세이프 키 코드와 AD 페일 세이프 키 합성 코드, 및 AF 페일 세이프 키 코드와 AF 페일 세이프 키 합성 코드 중 적어도 1 세트가 대응하지 않는다고 판정한 경우, 제1 실시형태에 있어서 페일 세이프 키 코드와 페일 세이프 키 합성 코드가 대응하지 않는다고 판정한 경우와 마찬가지의 처리를 행한다.
제4 실시형태의 보호 계전 장치(10)에 따르면, 제1 실시형태의 보호 계전 장치(10)와 마찬가지의 작용 효과를 얻을 수 있다. 또한, 제4 실시형태의 보호 계전 장치(10)는 메인 처리부(100)의 AF 회로(119) 및 페일 세이프 처리부(200)의 AF 회로(219)에 있어서, AF 메인 키 합성 코드 및 AF 페일 세이프 키 합성 코드를 각각 생성한다. 메인 키 합성 코드 해독·대조 회로(126) 및 페일 세이프 키 합성 코드 해독·대조 회로(226)에 있어서, AF 메인 키 합성 코드 및 AF 페일 세이프 키 합성 코드가 각각 AF 메인 키 코드 및 AF 페일 세이프 키 코드에 대응하는지의 여부를 판정하여, 차단기(20)를 제어한다. 이 때문에, 메인 처리부(100) 및 페일 세이프 처리부(200)에 있어서의 AF 회로(119, 219)의 고장 등에 기초한 차단기(20)의 오작동(오차단)을 억제할 수 있다.
상기 각 실시형태에 있어서, 메인 처리부(100) 및 페일 세이프 처리부(200) 각각에 AD 변환 회로(112, 212)를 설치하고 있지만, 다른 양태여도 된다. 예를 들면, 메인 처리부(100) 및 페일 세이프 처리부(200)의 외부에, 메인 처리부(100) 및 페일 세이프 처리부(200) 각각에 디지털 정보를 출력하는 1 개의 AD 변환 회로를 설치해도 된다. 제4 실시형태에 있어서, 메인 처리부(100) 및 페일 세이프 처리부(200) 각각에 AF 회로(119, 219)를 설치하고 있지만, 다른 양태여도 된다. 예를 들면, 메인 처리부(100) 및 페일 세이프 처리부(200)의 외부에, 메인 처리부(100) 및 페일 세이프 처리부(200) 각각에 아날로그 정보를 출력하는 1 개의 AF 회로를 설치해도 된다. 메인 처리부(100) 및 페일 세이프 처리부(200)의 외부에 1 개의 AD 변환 회로가 설치되는 경우, 그 AD 변환 회로에 아날로그 정보를 출력하는 AF 회로를 설치해도 된다.
≪하드웨어의 구성≫
다음으로, 각 실시형태에 있어서의 보호 계전 장치(10)의 하드웨어의 구성에 대하여 설명한다. 또한, 이하의 설명에 있어서, 기판 상에 실장되는 각 칩 부품은 상대적인 위치 관계를 특정하는 것이 아니고, 각 칩 부품은 기판상의 임의의 위치에 배치 가능하다.
≪제1 구성예≫
도 5는 보호 계전 장치(10)의 하드웨어의 제1 구성예를 나타내는 도면이다. 도 5에 나타낸 바와 같이, 제1 구성예에 있어서, 보호 계전 장치(10)는 기판(500)을 구비한다. 기판(500)에는 제1 AF 회로(510), 제1 AD 변환 회로(520), 제1 CPU(Central Processing Unit)(530), 제1 FPGA(field-programmable gate array)(540), 제2 AF 회로(550), 제2 AD 변환 회로(560), 제2 CPU(570), 및 제2 FPGA(580)가 실장되어 있다.
제1 AF 회로(510)는 메인 처리부(100)의 AF 회로(119)로서 기능한다. 제1 AD 변환 회로(520)는 메인 처리부(100)의 AD 변환 회로(112)로서 기능한다. 제1 CPU(530)는 메인 보호·제어 연산 수단(110)으로서 기능한다. 제1 FPGA(540)는 메인 제어 회로(120)로서 기능한다.
제2 AF 회로(550)는 페일 세이프 처리부(200)의 AF 회로(219)로서 기능한다. 제2 AD 변환 회로(560)는 페일 세이프 처리부(200)의 AD 변환 회로(212)로서 기능한다. 제2 CPU(570)는 페일 세이프 보호·제어 연산 수단(210)으로서 기능한다. 제2 FPGA(580)는 페일 세이프 제어 회로(220)로서 기능한다.
이와 같이, 제1 구성예에서는, 2 개의 CPU 및 FPGA를 사용하여, 각각 메인 보호·제어 연산 수단(110), 메인 제어 회로(120), 페일 세이프 보호·제어 연산 수단(210), 페일 세이프 제어 회로(220)로서 기능시키고 있다. 또한, 각각의 기능을 담당하는 칩 부품 등의 부품으로서, 다른 부품을 사용해도 된다. 예를 들면, 메인 보호·제어 연산 수단(110)이나 페일 세이프 보호·제어 연산 수단(210)에 이용하는 칩 부품으로서, CPU 이외의 부품, 예를 들면 FPGA를 사용해도 된다. 예를 들면, 메인 제어 회로(120) 및 페일 세이프 제어 회로(220)에 이용하는 칩 부품으로서, FPGA 이외의 부품, 예를 들면 CPU를 사용해도 된다. 이하의 다른 구성예에 있어서, CPU 대신에 FPGA를 이용하거나, FPGA 대신에 CPU를 이용하는 등, 바람직한 칩 부품을 적절히 이용해도 된다.
≪제2 구성예≫
도 6은 보호 계전 장치(10)의 하드웨어의 제2 구성예를 나타내는 도면이다. 도 6에 나타낸 바와 같이, 제2 구성예에 있어서, 보호 계전 장치(10)는 기판(600)을 구비한다. 기판(600)에는 제1 AF 회로(610), 제1 AD 변환 회로(620), 공통 CPU(제1 칩 부품의 일례)(630), 제1 FPGA(640), 제2 AF 회로(650), 제2 AD 변환 회로(660) 및 제2 FPGA(670)가 실장되어 있다.
제1 AF 회로(610)는 메인 처리부(100)의 AF 회로(119)로서 기능한다. 제1 AD 변환 회로(620)는 메인 처리부(100)의 AD 변환 회로(112)로서 기능한다. 공통 CPU(630)는 메인 보호·제어 연산 수단(110) 및 페일 세이프 보호·제어 연산 수단(210)으로서 기능한다. 제1 FPGA(640)는 메인 제어 회로(120)로서 기능한다.
제2 AF 회로(650)는 페일 세이프 처리부(200)의 AF 회로(219)로서 기능한다. 제2 AD 변환 회로(660)는 페일 세이프 처리부(200)의 AD 변환 회로(212)로서 기능한다. 제2 FPGA(680)는 페일 세이프 제어 회로(220)로서 기능한다.
공통 CPU(630)와 제1 FPGA(640) 및 제2 FPGA와의 사이의 정보의 입출력에 관하여, 공통 CPU(630)와 제1 FPGA(640) 사이에는 2 개의 신호선이 설치되어 있다. 공통 CPU(630)와 제2 FPGA(680) 사이에는 2 개의 신호선이 설치되어 있다.
제2 구성예에서는, 메인 보호·제어 연산 수단(110) 및 페일 세이프 보호·제어 연산 수단(210)으로서 기능하는 칩 부품으로서 공통 CPU(630)를 사용하고 있다. 이 때문에, CPU 등의 칩 부품이 실장된 단독의 기판(연산 기판)에서도, 메인 처리부(100) 및 페일 세이프 처리부(200)로서의 기능 연산의 건전성을 확보한 후, 시스템적인 용장화를 도모할 수 있다. 따라서, 기판 수의 삭감이나 칩 부품의 소량화에 의한 구조의 간소화에 기여할 수 있다.
공통 CPU(630)와 제1 FPGA(640) 사이 및 공통 CPU(630)와 제2 FPGA(680) 사이에는 각각 2 개의 신호선이 설치되어 있다. 이 때문에, 제1 FPGA(640)로부터 메인 키 코드, 공통 CPU(630)로부터 메인 키 합성 코드, 제2 FPGA(68)로부터 페일 세이프 키 코드, 공통 CPU(630)로부터 페일 세이프 키 합성 코드를 동시에 출력할 수 있다. 따라서, 정보를 입출력할 때의 시간 손실을 억제할 수 있다.
≪제3 구성예≫
도 7은 보호 계전 장치(10)의 하드웨어의 제3 구성예를 나타내는 도면이다. 도 6에 나타낸 바와 같이, 제3 구성예에 있어서, 보호 계전 장치(10)는 기판(700)을 구비한다. 기판(700)에는 제1 AF 회로(710), 제1 AD 변환 회로(720), 공통 CPU(730), 공통 FPGA(제2 칩 부품의 일례)(740), 제2 AF 회로(750) 및 제2 AD 변환 회로(760)가 실장되어 있다.
제1 AF 회로(710)는 메인 처리부(100)의 AF 회로(119)로서 기능한다. 제1 AD 변환 회로(720)는 메인 처리부(100)의 AD 변환 회로(112)로서 기능한다. 공통 CPU(730)는 메인 보호·제어 연산 수단(110) 및 페일 세이프 보호·제어 연산 수단(210)으로서 기능한다. 공통 FPGA(740)는 메인 제어 회로(120) 및 페일 세이프 제어 회로(220)로서 기능한다.
제2 AF 회로(750)는 페일 세이프 처리부(200)의 AF 회로(219)로서 기능한다. 제2 AD 변환 회로(760)는 페일 세이프 처리부(200)의 AD 변환 회로(212)로서 기능한다. 공통 CPU(730)와 공통 FPGA(740) 사이의 정보의 입출력에 관하여, 공통 CPU(630)와 공통 FPGA(740) 사이에는 4 개의 신호선이 설치되어 있다.
제3 구성예에서는, 메인 보호·제어 연산 수단(110) 및 페일 세이프 보호·제어 연산 수단(210)으로서 기능하는 칩 부품으로서 공통 CPU(730)를 사용하고 있다. 또한, 메인 제어 회로(120) 및 페일 세이프 제어 회로(220)로서 기능하는 칩 부품으로서 공통 FPGA를 사용하고 있다. 이 때문에, CPU, FPGA 등의 칩 부품이 실장된 단독의 기판(연산 기판)에서도, 메인 처리부(100) 및 페일 세이프 처리부(200)로서의 기능 연산의 건전성을 확보한 후, 시스템적인 용장화를 도모할 수 있다. 따라서, 기판 수의 삭감이나 칩 부품의 소량화에 의한 구조의 간소화에 기여할 수 있다.
공통 CPU(730)와 공통 FPGA(740) 사이에는 4 개의 신호선이 설치되어 있다. 이 때문에, 공통 FPGA(740)로부터 메인 키 코드 및 페일 세이프 키 코드, 공통 CPU(730)로부터 메인 키 합성 코드 및 페일 세이프 키 합성 코드를 동시에 출력할 수 있다. 따라서, 정보를 입출력할 때의 시간 손실을 억제할 수 있다.
본 발명의 몇 가지 실시형태를 설명했지만, 이들 실시형태는 예로서 제시된 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 실시형태는 그 밖의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시형태나 그 변형은, 발명의 범위나 요지에 포함되는 것과 마찬가지로, 특허 청구 범위에 기재된 발명과 그 균등의 범위에 포함되는 것이다.
10…보호 계전 장치, 20…차단기, 100…메인 처리부, 110…메인 보호·제어 연산 수단, 112…AD 변환 회로, 114…메인 제어 연산부, 116…메인 보호 연산부, 118…메인 키 합성 코드 생성 회로, 119…AF 회로, 120…메인 제어 회로, 122…통전 제어 회로, 124…메인 키 코드 발생 회로, 126…메인 키 합성 코드 해독·대조 회로, 200…페일 세이프 처리부, 210…페일 세이프 보호·제어 연산 수단, 212…AD 변환 회로, 214…페일 세이프 제어 연산부, 216…페일 세이프 보호 연산부, 218…페일 세이프 키 합성 코드 생성 회로, 219…AF 회로, 220…페일 세이프 제어 회로, 222…통전 제어 회로, 224…페일 세이프 키 코드 발생 회로, 226…페일 세이프 키 합성 코드 해독·대조 회로, 500, 600, 700…기판, 510, 610, 710…제1 AF 회로, 520, 620, 720…제1 AD 변환 회로, 530…제1 CPU, 540, 640…제1 FPGA, 550, 650…제2 AF 회로, 560, 660…제2 AD 변환 회로, 570…제2 CPU, 580, 680…제2 FPGA, 630, 730…공통 CPU, 740…공통 FPGA

Claims (7)

  1. 전력 계통의 상태를 나타내는 아날로그 정보를 디지털 정보로 변환한 정보에 기초한 판정을 행하는 제1 보호 제어 연산 수단과,
    상기 제1 보호 제어 연산 수단의 판정 결과에 기초하여 상기 전력 계통에 설치된 차단기를 제어하는 제1 제어 회로와,
    상기 전력 계통의 상태를 나타내는 아날로그 정보를 디지털 정보로 변환한 정보에 기초한 판정을 행하는 제2 보호 제어 연산 수단과,
    상기 제2 보호 제어 연산 수단의 판정 결과에 기초하여 상기 전력 계통에 설치된 차단기를 제어하는 제2 제어 회로를 구비하고,
    상기 제1 제어 회로는 제1 키 코드를 발생시키는 제1 키 코드 발생 회로를 갖고,
    상기 제1 보호 제어 연산 수단은 상기 제1 키 코드에 기초하여 제1 키 합성 코드를 생성하는 제1 키 합성 코드 생성 회로를 갖고,
    상기 제2 제어 회로는 제2 키 코드를 발생시키는 제2 키 코드 발생 회로를 갖고,
    상기 제2 보호 제어 연산 수단은 상기 제2 키 코드에 기초하여 제2 키 합성 코드를 생성하는 제2 키 합성 코드 생성 회로를 갖고,
    상기 제1 제어 회로는 제1 키 합성 코드와 상기 제1 키 코드가 대응하는지의 여부를 판정하는 제1 해독·대조 회로를 갖고, 제1 키 합성 코드와 상기 제1 키 코드가 대응하는 것을 조건으로 상기 전력 계통에 설치된 차단기를 제어하고,
    상기 제2 제어 회로는 제2 키 합성 코드와 상기 제2 키 코드가 대응하는지의 여부를 판정하는 제2 해독·대조 회로를 갖고, 제2 키 합성 코드와 상기 제2 키 코드가 대응하는 것을 조건으로 상기 전력 계통에 설치된 차단기를 제어하는,
    보호 계전 장치.
  2. 제1항에 있어서, 상기 제1 키 코드 발생 회로 및 상기 제2 키 코드 발생 회로는 각각 소정 주기마다 난수를 발생시켜 제1 키 코드 및 제2 키 코드를 발생시키는,
    보호 계전 장치.
  3. 제1항에 있어서, 상기 제1 키 코드 및 상기 제2 키 코드는 복수 비트의 비트열을 구비하고,
    상기 제1 키 합성 코드 생성 회로 및 상기 제2 키 합성 코드 생성 회로는 상기 제1 키 코드 및 상기 제2 키 코드의 비트열에 있어서의 각 비트에 대하여 기지(旣知)의 논리 연산을 행한 결과를 상기 제1 키 합성 코드 및 상기 제2 키 합성 코드로서 각각 생성하고,
    상기 제1 해독·대조 회로는 상기 논리 연산에 기초한 검증을 행하여 제1 키 합성 코드와 상기 제1 키 코드가 대응하는지의 여부를 판정하고,
    상기 제2 해독·대조 회로는 상기 논리 연산에 기초한 검증을 행하여 제2 키 합성 코드와 상기 제2 키 코드가 대응하는지의 여부를 판정하는,
    보호 계전 장치.
  4. 제1항에 있어서, 상기 제1 보호 제어 연산 수단은 상기 아날로그 정보를 상기 디지털 정보로 변환하는 제1 AD 변환 회로를 더 구비하고,
    상기 제1 키 합성 코드 생성 회로의 일부가 상기 제1 AD 변환 회로에 설치되어 있는,
    보호 계전 장치.
  5. 제1항에 있어서, 외부에 의해 입력되는 아날로그 정보를 필터링하는 아날로그 필터 회로와,
    상기 제1 키 합성 코드에 기초하여 검증 아날로그 정보를 생성하고, 상기 아날로그 필터 회로를 통과한 상기 검증 아날로그 정보에 기초하여 상기 아날로그 필터 회로의 동작을 검증하는 검증부를 더 구비하는,
    보호 계전 장치.
  6. 제1항에 있어서, 상기 제1 보호 제어 연산 수단 및 상기 제2 보호 제어 연산 수단은 기판에 실장된 제1 칩 부품에 설치되어 있는,
    보호 계전 장치.
  7. 제6항에 있어서, 상기 제1 제어 회로 및 상기 제2 제어 회로는 상기 기판에 실장된, 상기 제1 칩 부품과 상이한 제2 칩 부품에 설치되어 있는,
    보호 계전 장치.
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