WO2021009900A1 - 保護継電装置 - Google Patents

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WO2021009900A1
WO2021009900A1 PCT/JP2019/028248 JP2019028248W WO2021009900A1 WO 2021009900 A1 WO2021009900 A1 WO 2021009900A1 JP 2019028248 W JP2019028248 W JP 2019028248W WO 2021009900 A1 WO2021009900 A1 WO 2021009900A1
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circuit
key
main
fail
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PCT/JP2019/028248
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Inventor
庄野　貴也
Original Assignee
株式会社東芝
東芝エネルギーシステムズ株式会社
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/02—Details
    • H02H3/05—Details with means for increasing reliability, e.g. redundancy arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
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    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
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    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/02—Details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters

Definitions

  • An embodiment of the present invention relates to a protective relay device.
  • the power system for distributing the power supplied from the power plant to the consumers is provided with a circuit breaker for protecting various facilities of the power system.
  • the circuit breaker is controlled by a protective relay device that detects an accident on the power system, or is controlled by a monitoring control device. High reliability is required for the protective relay device, but there is a problem that the structure becomes complicated in order to improve the reliability.
  • the problem to be solved by the present invention is to provide a protective relay device capable of simplifying the structure without impairing reliability.
  • the protection relay device of the embodiment includes a first protection control calculation means, a first control circuit, a second protection control calculation means, and a second control circuit.
  • the first protection control calculation means makes a determination based on the information obtained by converting the analog information indicating the state of the power system into digital information.
  • the first control circuit controls the circuit breaker provided in the power system based on the determination result of the first protection control calculation means.
  • the second protection control calculation means makes a determination based on the information obtained by converting the analog information indicating the state of the power system into digital information.
  • the second control circuit controls the circuit breaker provided in the power system based on the determination result of the second protection control calculation means.
  • the first control circuit includes a first key code generation circuit that generates a first key code.
  • the first protection control calculation means has a first key synthesis code generation circuit that generates a first key synthesis code based on the first key code.
  • the second control circuit has a second key code generation circuit that generates a second key code.
  • the second protection control calculation means has a second key synthesis code generation circuit that generates a second key synthesis code based on the second key code.
  • the first control circuit has a first decoding / collation circuit for determining whether or not the first key synthesis code corresponds to the first key code, and the first key synthesis code corresponds to the first key code.
  • the circuit breaker provided in the power system is controlled on condition that the power system is operated.
  • the second control circuit has a second decoding / collation circuit that determines whether or not the second key synthesis code and the second key code correspond to each other, and the second key synthesis code corresponds to the second key code.
  • the circuit breaker provided in the power system is controlled on condition that the power system is operated.
  • the functional block block diagram of the protection relay device 10 of 1st Embodiment The functional block block diagram of the protection relay device 10 of the 2nd Embodiment.
  • the functional block block diagram of the protection relay device 10 of the 3rd Embodiment The functional block block diagram of the protection relay device 10 of 4th Embodiment.
  • FIG. 1 is a functional block configuration diagram of the protective relay device 10 of the first embodiment.
  • the protective relay device 10 controls, for example, a circuit breaker provided in a power system for distributing electric power supplied from a power plant to consumers.
  • the protective relay device 10 controls the power supply destination and the power supply amount in the power system by controlling the circuit breaker in the cutoff state and the energized state.
  • the protective relay device 10 is not limited to a device for eliminating an accident in the event of an accident, but can also be applied as a monitoring and control device that constantly switches the system.
  • the protective relay device 10 includes a main processing unit 100 and a fail-safe processing unit 200.
  • Analog information is input to the protection relay device 10 by, for example, a transformer in the power system.
  • the analog information is input to the main processing unit 100 and the fail-safe processing unit 200, respectively.
  • the analog information includes state information such as current value and voltage value measured in the power system.
  • the protection relay device 10 outputs control information for controlling the circuit breaker to the circuit breaker 20.
  • the circuit breaker 20 is provided, for example, on a power transmission line. Based on the control information from the protective power relay device 10, the circuit breaker 20 sets the portion of the transmission line where the circuit breaker 20 is installed in a cutoff state or an energized state.
  • the circuit breaker 20 includes a first switch 22 and a second switch 24.
  • the circuit breaker 20 When the circuit breaker 20 is cut off, power is not supplied to the equipment on the downstream side from the location where the circuit breaker 20 is installed on the transmission line. For example, when the equipment on the downstream side of the circuit breaker 20 fails, the circuit breaker 20 is set to the cutoff state and the equipment in which the failure occurs is temporarily disconnected from the sound power system. After that, for example, the circuit breaker 20 is left in the circuit breaker state and waits for the arc to be extinguished due to a failure of equipment or the like, and then the circuit breaker 20 is returned to the energized state.
  • the disconnector 30 is a switch that opens and closes in a state where no current flows through the transmission line SL.
  • the disconnector 30 plays a role of disconnecting the device from the power source (power generation device 2), for example, when changing the connection or inspecting / repairing the device.
  • the circuit breaker 20 is energized, electric power is supplied to the equipment on the downstream side from the location where the circuit breaker 20 is installed in the transmission line.
  • the protection relay device 10 has a redundant configuration by including a main processing unit 100 and a fail-safe processing unit 200.
  • the protective relay device 10 has a redundant configuration to prevent erroneous control due to a transient defect of the system component of the protective relay device 10.
  • the main processing unit 100 includes, for example, a main protection / control calculation means (an example of a first protection control calculation means) 110 and a main control circuit (an example of a first control circuit) 120.
  • the fail-safe processing unit 200 includes a fail-safe protection / control calculation means (an example of a second protection control calculation means) 210 and a fail-safe control circuit (an example of a second control circuit) 220.
  • the main protection / control calculation means 110 in the main processing unit 100 includes, for example, an AD (Analog-digital) conversion circuit 112, a main control calculation unit 114, a main protection calculation unit 116, and a main key synthesis code generation circuit (first). (Example) 118 of the key synthesis code generation circuit.
  • the main control circuit 120 includes an energization control circuit 122, a main key code generation circuit (an example of a first key code generation circuit) 124, and a main key synthesis code decoding / verification circuit (an example of a first decoding / verification circuit) 126. , Equipped with.
  • the AD conversion circuit 112 holds analog information input by the power system at regular time intervals, and converts the held analog information into digital information.
  • the state information includes information detected by a state sensor such as a voltage / current value sensor and converted from analog information, and temperature information output by the temperature sensor depending on the protection target.
  • the AD conversion circuit 112 outputs the state information to the main protection calculation unit 116.
  • the information input to the AD conversion circuit 112 by the contact input is converted into digital information, and includes instruction information for shutting off or energizing the circuit breaker 20.
  • the instruction information is, for example, information input by an operator or the like using an input device or the like, and is information for instructing whether to put the circuit breaker 20 in the cutoff state or the energized state.
  • the instruction information is output to the main control calculation unit 114.
  • the main control calculation unit 114 determines whether to shut off or energize the circuit breaker 20 based on the instruction information output by the AD conversion circuit 112.
  • the main control calculation unit 114 generates cutoff / energization control information based on the determination result of whether to shut off or energize the circuit breaker 20.
  • the cutoff / energization control information includes the cutoff control information for shutting off the circuit breaker 20 and the energization control information for energizing the circuit breaker 20.
  • the main control calculation unit 114 outputs the generated cutoff / energization control information to the main control circuit 120.
  • the main protection calculation unit 116 determines whether or not to forcibly shut off the circuit breaker 20 based on the state information output by the AD conversion circuit 112.
  • the main protection calculation unit 116 generates forced cutoff control information based on the determination result that the circuit breaker 20 is forced.
  • the main protection calculation unit 116 compares, for example, the measured value of each state information with the threshold value set in advance for each state information.
  • the main protection calculation unit 116 generates forced cutoff control information when the value indicated by the state information exceeds the threshold value.
  • the main protection calculation unit 116 outputs the generated forced cutoff control information to the main control circuit 120.
  • the main key synthesis code generation circuit 118 performs arithmetic processing using the synthesis function code.
  • the synthetic function code used by the main key synthetic code generation circuit 118 for arithmetic processing is, for example, a synthetic function code for performing a known logical operation.
  • the logical operation used in the composite function code may be any operation, for example, an operation including an AND operation and an inversion operation.
  • the main key synthesis code generation circuit 118 performs a logical operation using the synthetic function code on the main key code (an example of the first key code) output by the main control circuit 120, and performs a logical operation on the main key synthesis code (first key synthesis code). Generate an example of key synthesis code).
  • the main key synthesis code generation circuit 118 outputs the generated main key synthesis code to the main key synthesis code decoding / collation circuit 126 of the main control circuit 120.
  • the main key synthesis code generation circuit 118 may output the main key synthesis code at any timing.
  • the main key synthesis code generation circuit 118 may generate a main key synthesis code each time a main key code is input and output it to the main control circuit 120.
  • the main key synthesis code generation circuit 118 may generate a main key synthesis code when outputting the forced cutoff control information to the main control circuit 120, add it to the forced cutoff control information, and output it to the main control circuit 120. ..
  • the energization control circuit 122 in the main control circuit 120 controls the circuit breaker 20 based on the determination result in the main control circuit 120 based on the interruption / energization control information output by the main control calculation unit 114.
  • the energization control circuit 122 controls the circuit breaker 20 based on the determination result in the main control circuit 120 based on the forced cutoff control information output by the main protection calculation unit 116.
  • the energization control circuit 122 outputs the cutoff information to the first switch 22 when the cutoff control information is output by the main control calculation unit 114, and controls the circuit breaker 20 to be in the cutoff state.
  • the energization control circuit 122 outputs the energization information to the first switch 22 of the circuit breaker 20 and controls the circuit breaker 20 to be in the energized state.
  • the energization control circuit 122 sends the forced cutoff information to the first switch 22 on condition that the main key code and the main key synthesis code, which will be described later, correspond to each other. It outputs and controls the circuit breaker 20 so that it is forcibly shut off.
  • the main key code generation circuit 124 generates a random number every predetermined cycle, for example, every 30 seconds to generate the main key code.
  • the predetermined period for generating the random number may be a time other than 30 seconds.
  • the form and composition of the main key code are not limited, and the main key code may be other than one that generates a random number at a predetermined cycle. The more complicated the key code, the higher the security strength.
  • the synthetic function code in the main key synthesis code generation circuit 118 may be matched to the main key code generated by the main key code generation circuit 124, and may be other than the synthetic function code.
  • the main key code generation circuit 124 outputs the generated main key code to the main key synthesis code generation circuit 118 and the main key synthesis code decoding / verification circuit 126.
  • the main key code is used as the main key synthesis code in the main key synthesis code generation circuit 118.
  • the main key synthesis code decoding / verification circuit 126 decodes the main key synthesis code output by the main key synthesis code generation circuit 118 and collates it with the main key code generated by the main key code generation circuit 124.
  • the main key synthesis code decoding / verification circuit 126 includes the same synthesis function code as the synthesis function code included in the main key synthesis code generation circuit 118.
  • the main key synthesis code decoding / collation circuit 126 performs a logical operation using the synthesis function code on the main key code output by the main key code generation circuit 124 to generate a collation code.
  • the main key synthesis code decoding / collation circuit 126 decodes the main key synthesis code output by the main protection / control calculation means 110 and collates it with the calculated collation code.
  • the main key synthesis code decoding / collation circuit 126 collates the result obtained by performing a logical operation using the synthetic function code included in the main key synthesis code generation circuit 118 with respect to the main key code generated by the main key code generation circuit 124. It may be stored in advance as a code.
  • the main control circuit 120 determines whether or not the main key code and the main key synthesis code correspond to each other by collation in the main key synthesis code decoding / collation circuit 126. Correspondence between the main key code and the main key synthesis code means that the main key synthesis code and the collation code match.
  • the main control circuit 120 determines in the main key synthesis code decoding / collation circuit 126 that the main key code and the main key synthesis code correspond to each other. In this case, the main control circuit 120 forcibly controls the circuit breaker 20 in the circuit breaker state in the energization control circuit 122. When the circuit breaker 20 is forcibly controlled to the circuit breaker state, the main control circuit 120 outputs the forced circuit breaker control information to the circuit breaker 20.
  • the main control circuit 120 determines in the main key synthesis code decoding / verification circuit 126 that the main key code and the main key synthesis code do not correspond to each other. In this case, the main control circuit 120 does not control the circuit breaker 20 to be forcibly cut off in the energization control circuit 122. Therefore, the main control circuit 120 does not output the forced cutoff control information for forcibly controlling the circuit breaker 20 to the circuit breaker 20 to the circuit breaker 20.
  • the fail-safe protection / control calculation means 210 in the fail-safe processing unit 200 includes, for example, an AD conversion circuit 212, a fail-safe control calculation unit 214, a fail-safe protection calculation unit 216, and a fail-safe key synthesis code generation circuit (second). (Example) 218 of the key synthesis code generation circuit.
  • the fail-safe control circuit 220 includes an energization control circuit 222, a fail-safe key code generation circuit (an example of a second key code generation circuit) 224, and a fail-safe key synthesis code decoding / verification circuit (an example of a second decoding / verification circuit). ) 226 and.
  • the AD conversion circuit 212, the fail-safe control calculation unit 214, the fail-safe protection calculation unit 216, and the energization control circuit 222 in the fail-safe processing unit 200 are the AD conversion circuit 112, the main control calculation unit 114, and the main protection in the main processing unit 100. It has the same functions as the arithmetic unit 116 and the energization control circuit 122.
  • the fail-safe key synthesis code generation circuit 218 of the fail-safe protection / control operation means 210 uses a composite function code for the fail-safe key code (an example of the second key code) output by the fail-safe control circuit 220. Performs a logical operation to generate a fail-safe key synthesis code (an example of a second key synthesis code).
  • the fail-safe key synthesis code generation circuit 218 outputs the generated fail-safe key synthesis code to the fail-safe key synthesis code decoding / verification circuit 226 of the fail-safe control circuit 220.
  • the fail-safe key synthesis code decoding / verification circuit 226 performs a logical operation using the composite function code on the fail-safe key code output by the fail-safe key code generation circuit 224 to generate a verification code.
  • the fail-safe key synthesis code decoding / collation circuit 226 decodes the main key synthesis code output by the fail-safe protection / control calculation means 210 and collates it with the calculated collation code.
  • the fail-safe key code generated by the fail-safe key code generation circuit 224 is a key code different from the main key code generated by the main key code generation circuit 124.
  • the fail-safe key code may be the same key code as the main key code.
  • the synthetic function code included in the fail-safe key synthetic code generation circuit 218 is a synthetic function code different from the synthetic function code included in the main key synthetic code generation circuit 118. The same synthetic function code as the synthetic function code provided in the main key synthetic code generation circuit 118 may be used.
  • the verification code used in the fail-safe key synthesis code decoding / verification circuit 226 may be a fail-safe key code output by the fail-safe key code generation circuit 224 obtained by performing a logical operation using a synthetic function code.
  • the verification code used in the fail-safe key synthesis code decoding / verification circuit 226 is a logic using the fail-safe key code generated by the fail-safe key code generation circuit 224 and the synthetic function code provided in the fail-safe key synthesis code generation circuit 218. It may be stored in advance as a result obtained by performing the calculation.
  • the energization control circuit 222 in the fail-safe control circuit 220 controls the circuit breaker 20 based on the interruption / energization control information output by the fail-safe control calculation unit 214.
  • the energization control circuit 222 outputs the circuit breaker information to the second switch 24 of the circuit breaker 20 when the fail-safe control calculation unit 214 outputs the circuit breaker control information, and controls the circuit breaker 20 to be in the circuit breaker state. ..
  • the energization control circuit 222 outputs the energization information to the second switch 24 of the circuit breaker 20 when the fail-safe control calculation unit 214 outputs the energization control information, and controls the circuit breaker 20 to be in the energized state. ..
  • the energization control circuit 222 is the second switch 24 of the circuit breaker 20, provided that the fail-safe key code and the fail-safe key synthesis code correspond to each other when the forced cutoff control information is output by the fail-safe protection calculation unit 216.
  • the forced shutoff information is output to the circuit breaker 20 to control the circuit breaker 20 to be forced into the shutoff state.
  • the circuit breaker 20 is controlled to an energized state or a cutoff state based on the cutoff information, the energization information, and the forced cutoff information output by the main processing unit 100 and the fail-safe processing unit 200.
  • the first switch 22 and the second switch 24 are directly connected.
  • the first switch 22 sets the voltage generation source and the second switch 24 in a connected state or an open state.
  • Information output by the main processing unit 100 is input to the control terminal of the first switch 22.
  • the first switch 22 is opened when the cutoff information is output by the main control circuit 120, and is connected when the energization information is output.
  • the first switch 22 is forcibly put into a connected state when the forced cutoff information is output by the main control circuit 120.
  • the second switch 24 sets the connection state or the open state between the first switch 22 and the power system.
  • the cutoff information, energization information, and forced cutoff information output by the fail-safe control circuit 220 are input to the control terminal of the second switch 24.
  • the second switch 24 is opened when the fail-safe control circuit 220 outputs the cutoff information, and is in the connected state when the energization information is output.
  • the second switch 24 is forcibly put into the connected state when the forced cutoff control information is output by the fail-safe control circuit 220.
  • the circuit breaker 20 is forcibly cut off when both the first switch 22 and the second switch 24 are connected.
  • a key code and a key synthesis code are input / output between the main control circuit 120 and the main protection / control calculation means 110 when making a determination for forcibly shutting off the circuit breaker 20.
  • the key code and the key synthesis code are input / output between the fail-safe control circuit 220 and the fail-safe protection / control calculation means 210.
  • the main control circuit 120 blocks on the condition that the collation code generated by the key code and the key synthesis code output by the main protection / control calculation means 110 match and the key code and the key synthesis code correspond to each other. Control is performed to forcibly shut off the vessel 20.
  • the fail-safe control circuit 220 the verification code generated by the key code and the key synthesis code output by the fail-safe protection / control calculation means 210 match, and the key code and the key synthesis code correspond to each other. As a condition, control is performed to forcibly shut off the circuit breaker 20.
  • the reliability of the protective relay device 10 can be improved, the reliability can be sufficiently maintained even if each electronic component is mounted on one substrate, for example. As a result, the structure can be simplified without compromising reliability.
  • the protection relay device 10 of the first embodiment generates a random number at a predetermined cycle in the main key code generation circuit 124 to generate the main key code. Therefore, since the key code is changed at predetermined intervals, it is possible to suppress unauthorized duplication of the key code outside the protection relay device 10. Therefore, the reliability of the protective relay device 10 can be further improved.
  • the protective relay device 10 of the first embodiment can also be used as a security incident countermeasure by determining the correspondence between the key code and the key synthesis code. For example, even if an arithmetic element in the protective power transfer device 10, for example, a CPU is attacked and affected by a security threat, it is affected by determining the correspondence between the key code and the key synthesis code. The control of the circuit breaker 20 in the case can be stopped. Therefore, the soundness of the protective relay device 10 can be confirmed, and the reliability of the protective relay device 10 can be improved in combination with the redundancy.
  • the protective relay 10 of the first embodiment can standardize the hardware, which is a general merit of the digital relay.
  • the protective relay device 10 of the first embodiment can easily add an automatic inspection / automatic monitoring function.
  • FIG. 2 is a functional block configuration diagram of the protective relay device 10 of the second embodiment.
  • the protective relay device 10 of the second embodiment has the same configuration as the protective relay device 10 of the first embodiment.
  • the main key code generation circuit 124 generates a main key code having a bit string of a plurality of bits, for example, 16 bits, as the main key code.
  • a spare bit is provided in the main key code. Similar spare bits are provided in each code described below.
  • the main key synthesis code generation circuit 118 includes a synthesis function code of the number of bit strings included in the main key code.
  • the main key synthesis code generation circuit 118 uses a synthesis function code based on the main key code output by the main key code generation circuit 124, and has the same number as the number of bit strings, here, a main key synthesis having a 16-bit bit string. Generate code.
  • the same operation and effect as the protective relay device 10 of the first embodiment can be obtained.
  • the protection relay device 10 of the second embodiment uses a main key code having a plurality of bits, for example, 16 bits. Therefore, the protective relay device 10 can increase the security strength when controlling the circuit breaker 20.
  • FIG. 3 is a functional block configuration diagram of the protective relay device 10 of the third embodiment.
  • the protective relay device 10 of the third embodiment has the same configuration as the protective relay device 10 of the first embodiment.
  • the AD conversion circuit 112 of the protection relay device 10 of the third embodiment includes a composite function code.
  • the synthetic function code included in the AD conversion circuit 112 is a synthetic function code different from the synthetic function code included in the main key synthetic code generation circuit 118.
  • the main key code generation circuit 124 in the main control circuit 120 generates a main key code including a bit string of a plurality of bits and outputs the main key code to the main protection / control calculation means 110.
  • the synthetic function code included in the main key synthetic code generation circuit 118 is a synthetic function code for performing a logical operation on all the bits of the main key.
  • the synthetic function code included in the AD conversion circuit 112 is a synthetic function code for performing a logical operation on some bits of the main key.
  • the AD conversion circuit 112 generates a main key synthesis code (hereinafter, AD main key synthesis code) obtained by a logical operation using a synthesis function code.
  • the AD main key synthesis code is generated, for example, by performing a logical operation using a synthetic function code for a specific part of the main key code.
  • the main protection / control calculation means 110 outputs the AD main key synthesis code generated by the AD conversion circuit 112 to the main control circuit 120.
  • the main key synthesis code decoding / collation circuit 126 in the main control circuit 120 includes a collation code for collating the main key synthesis code, and a part of the main key code that generates an AD main key synthesis code (hereinafter, AD).
  • a collation code for collating the AD main key synthesis code is generated using the main key code).
  • This collation code can be obtained, for example, by performing a logical operation on a part of the main key code used when generating the AD main key synthesis code by using the synthesis function code included in the AD conversion circuit 112.
  • the main control circuit 120 determines whether or not the main key code and the main key synthesis code correspond to each other by collation in the main key synthesis code decoding / collation circuit 126. At this time, the main control circuit 120 determines whether or not the AD main key code and the AD main key synthesis code correspond to each other by the collation in the main key synthesis code decoding / collation circuit 126.
  • the main key code and the main key synthesis code change in the first embodiment. Perform the same processing as when it is determined to correspond.
  • the main control circuit 120 determines that the main key code and the main key synthesis code, and the AD main key code and the AD main key synthesis code do not correspond to each other or both, the main key code and the main key code in the first embodiment are used. Performs the same processing as when it is determined that the key synthesis code does not correspond.
  • the fail-safe processing unit 200 is a fail-safe key synthesis code (hereinafter, AD fail-safe key synthesis code) obtained by performing a logical operation using a synthetic function code in the AD conversion circuit 212. Code) is generated.
  • the fail-safe processing unit 200 generates a fail-safe key synthesis code in the fail-safe key synthesis code generation circuit 218 by using a part of the fail-safe key code (hereinafter, AD fail-safe key code).
  • the fail-safe processing unit 200 determines whether or not the fail-safe key code and the fail-safe key synthesis code correspond to each other by the verification in the fail-safe key synthesis code decoding / verification circuit 226. To do. At this time, the fail-safe processing unit 200 determines whether or not the AD fail-safe key code and the AD fail-safe key synthesis code correspond to each other by the collation in the fail-safe key synthesis code decoding / collation circuit 226.
  • the fail-safe key code in the first embodiment Performs the same processing as when it is determined that the fail-safe key synthesis code corresponds to.
  • the fail-safe processing unit 200 determines that either or both of the fail-safe key code and the fail-safe key synthesis code and the AD fail-safe key code and the AD fail-safe key synthesis code do not correspond to each other. Performs the same processing as when it is determined that the fail-safe key code and the fail-safe key synthesis code do not correspond.
  • the protection relay device 10 of the third embodiment uses the AD main key synthesis code and the AD fail-safe key synthesis code in the AD conversion circuit 112 of the main processing unit 100 and the AD conversion circuit 212 of the fail-safe processing unit 200, respectively. Generate.
  • the AD main key synthesis code and the AD fail-safe key synthesis code correspond to the AD main key code and the AD fail-safe key code, respectively. It is determined whether or not the circuit breaker 20 is controlled. Therefore, it is possible to suppress a malfunction (erroneous cutoff) of the circuit breaker 20 due to a failure of the AD conversion circuits 112 and 212 in the main processing unit 100 and the fail-safe processing unit 200.
  • FIG. 4 is a functional block configuration diagram of the protective relay device 10 of the fourth embodiment.
  • the protection relay device 10 of the fourth embodiment has an analog filter circuit (Analog filter circuit, hereinafter referred to as AF circuit) 119 in the main protection / control calculation means 110 as compared with the protection relay device 10 of the third embodiment.
  • AF circuit analog filter circuit
  • the point to prepare is different. Further, it is different in that the AF circuit 219 of the fail-safe protection / control calculation means 210 is provided. Other than that, it has the same configuration as the protective relay device 10 of the third embodiment.
  • the AF circuits 119 and 219 may also be provided in the first to third embodiments. In this case, the AF circuits 119 and 219 do not have to include the composite function code described later.
  • the AF circuit 119 filters the analog information input by the power system outside the protection relay device 10, and removes a predetermined component included in the analog information, for example, a high frequency component.
  • the AF circuit 119 generates verification analog information in which the main key code output by the main control circuit 120 is superimposed on the analog information as a low frequency component.
  • the AF circuit 119 passes the verification analog information and outputs it to the AD conversion circuit 112.
  • the AF circuit 219 in the fail-safe processing unit 200 performs the same processing as the AF circuit 119 in the main processing unit 100.
  • the AF circuit 119 includes a composite function code.
  • the synthetic function code included in the AF circuit 119 is a synthetic function code different from the synthetic function code included in the AD conversion circuit 112 and the main key synthetic code generation circuit 118.
  • the AF circuit 219 includes a composite function code.
  • the synthetic function code included in the AF circuit 219 is a synthetic function code different from the synthetic function code included in the AD conversion circuit 212 and the fail-safe key synthetic code generation circuit 218.
  • the AD conversion circuit 112 generates an AD main key synthesis code in the same manner as in the third embodiment.
  • the AD conversion circuit 112 writes the digital information obtained by converting the main key code superimposed on the verification analog information to the spare bit in the AD main key synthesis code.
  • the AD conversion circuit 112 outputs the code as digital information (hereinafter referred to as AF main key synthesis code) obtained by converting the main key code superimposed on the verification analog information to the main key synthesis code generation circuit 118 as it is. May be good.
  • the main key synthesis code generation circuit 118 writes the AF main key synthesis code to the spare bit in the main key synthesis code.
  • the main protection / control calculation means 110 outputs the AD main key synthesis code generated by the AD conversion circuit 112 to the main control circuit 120.
  • the main key synthesis code decoding / collation circuit (example of the verification unit) 126 in the main control circuit 120 collates the AF main key synthesis code in addition to the collation code for collating the main key synthesis code and the AD main key synthesis code. Generate a collation code for.
  • This collation code can be obtained, for example, by performing a logical operation on a part of the main key code used when generating the AF main key synthesis code by using the synthesis function code provided in the AD conversion circuit 112.
  • the main processing unit 100 determines the main key code and the main key synthesis code, and the AD main key code and the AD main key code by collation in the main key synthesis code decoding / collation circuit 126. Determine whether or not each corresponds. At this time, the main processing unit 100 determines whether or not the AF main key code and the AF main key synthesis code correspond to each other by collation in the main key synthesis code decoding / collation circuit 126. The main key synthesis code decoding / collation circuit 126 verifies the operation of the AF circuit 119 by determining whether or not the AF main key code AF main key synthesis code corresponds.
  • the main key synthesis code decoding / collation circuit 126 determines that the operation of the AF circuit 119 is normal, and when the AF main key code AF main key synthesis code does not correspond. In addition, it is determined that the operation of the AF circuit 119 is abnormal.
  • the main processing unit 100 determines that the main key code and the main key synthesis code, and the AD main key code and the AD main key synthesis code correspond to both the AF main key code and the AF main key synthesis code
  • the first embodiment In, the same processing as when it is determined that the main key code and the main key synthesis code correspond to each other is performed.
  • the main processing unit 100 determines that at least one set of the main key code and the main key synthesis code, the AD main key code and the AD main key synthesis code, and the AF main key code and the AF main key synthesis code does not correspond to each other.
  • the same processing as when it is determined that the main key code and the main key synthesis code do not correspond is performed.
  • the fail-safe processing unit 200 generates an AD main key synthesis code in the AD conversion circuit 212 in the same manner as in the third embodiment, similarly to the main processing unit 100.
  • the AD conversion circuit 212 writes the digital information obtained by converting the fail-safe key code superimposed on the analog information into the spare bit in the AD main key synthesis code.
  • the AD conversion circuit 212 outputs the code as digital information (hereinafter referred to as AF fail-safe key synthesis code) obtained by converting the fail-safe key code superimposed on the analog information to the fail-safe key synthesis code generation circuit 218 as it is. You may.
  • the fail-safe key synthesis code generation circuit 218 writes the AF fail-safe key synthesis code in the spare bits in the fail-safe key synthesis code.
  • the fail-safe protection / control calculation means 210 outputs the AD fail-safe key synthesis code generated by the AD conversion circuit 212 to the fail-safe control circuit 220.
  • the fail-safe key synthesis code decoding / collation circuit 226 in the fail-safe control circuit 220 collates the fail-safe key synthesis code, the AD fail-safe key synthesis code, and the AF fail-safe key synthesis code. Generate a collation code for. This collation code can be obtained, for example, by performing a logical operation on a part of the fail-safe key code used when generating the AF fail-safe key synthesis code by using the synthetic function code provided in the AD conversion circuit 212.
  • the fail-safe processing unit 200 determines whether or not the fail-safe key code and the fail-safe key synthesis code correspond to each other by the verification in the fail-safe key synthesis code decoding / verification circuit 226. To do. At this time, the fail-safe processing unit 200 determines whether or not the AF fail-safe key code and the AF fail-safe key synthesis code correspond to each other by the verification in the fail-safe key synthesis code decoding / verification circuit 226.
  • the fail-safe key synthesis code decoding / collation circuit 226 determines that the operation of the AF circuit 219 is normal when the AF main key code AF main key synthesis code corresponds, and the AF main key code AF main key synthesis code does not correspond. In this case, the operation of the AF circuit 219 is determined to be abnormal.
  • the fail-safe processing unit 200 has determined that the fail-safe key code and the fail-safe key synthesis code, and the AD fail-safe key code and the AD fail-safe key synthesis code correspond to both the AF fail-safe key code and the AF fail-safe key synthesis code. In this case, the same processing as in the case where it is determined that the fail-safe key code and the fail-safe key synthesis code correspond to each other in the first embodiment is performed.
  • the fail-safe processing unit 200 supports at least one set of a fail-safe key code and a fail-safe key synthesis code, an AD fail-safe key code and an AD fail-safe key synthesis code, and an AF fail-safe key code and an AF fail-safe key synthesis code. When it is determined that the key is not provided, the same processing as when it is determined that the fail-safe key code and the fail-safe key synthesis code do not correspond in the first embodiment is performed.
  • the protection relay device 10 of the fourth embodiment generates an AF main key synthesis code and an AF fail-safe key synthesis code in the AF circuit 119 of the main processing unit 100 and the AF circuit 219 of the fail-safe processing unit 200, respectively. ..
  • the AF main key synthesis code and the AF fail-safe key synthesis code correspond to the AF main key code and the AF fail-safe key code, respectively. It is determined whether or not the circuit breaker 20 is controlled. Therefore, it is possible to suppress a malfunction (erroneous cutoff) of the circuit breaker 20 due to a failure of the AF circuits 119 and 219 in the main processing unit 100 and the fail-safe processing unit 200.
  • the AD conversion circuits 112 and 212 are provided in the main processing unit 100 and the fail-safe processing unit 200, respectively, but other embodiments may be used.
  • one AD conversion circuit that outputs digital information to each of the main processing unit 100 and the fail-safe processing unit 200 may be provided outside the main processing unit 100 and the fail-safe processing unit 200.
  • AF circuits 119 and 219 are provided in the main processing unit 100 and the fail-safe processing unit 200, respectively, but other embodiments may be used.
  • one AF circuit that outputs analog information to each of the main processing unit 100 and the fail-safe processing unit 200 may be provided outside the main processing unit 100 and the fail-safe processing unit 200.
  • an AF circuit that outputs analog information may be provided in the AD conversion circuit.
  • each chip component mounted on the substrate does not specify a relative positional relationship, and each chip component can be arranged at an arbitrary position on the substrate.
  • FIG. 5 is a diagram showing a first configuration example of the hardware of the protective relay device 10.
  • the protective relay device 10 includes a substrate 500.
  • the substrate 500 includes a first AF circuit 510, a first AD conversion circuit 520, a first CPU (Central Processing Unit) 530, a first FPGA (field-programmable gate array) 540, a second AF circuit 550, a second AD conversion circuit 560, a second CPU 570, and
  • the second FPGA 580 is mounted.
  • the first AF circuit 510 functions as the AF circuit 119 of the main processing unit 100.
  • the first AD conversion circuit 520 functions as the AD conversion circuit 112 of the main processing unit 100.
  • the first CPU 530 functions as the main protection / control calculation means 110.
  • the first FPGA 540 functions as the main control circuit 120.
  • the second AF circuit 550 functions as the AF circuit 219 of the fail-safe processing unit 200.
  • the second AD conversion circuit 560 functions as the AD conversion circuit 212 of the fail-safe processing unit 200.
  • the second CPU 570 functions as a fail-safe protection / control calculation means 210.
  • the second FPGA 580 functions as a fail-safe control circuit 220.
  • the two CPUs and the FPGA are used as the main protection / control calculation means 110, the main control circuit 120, the fail-safe protection / control calculation means 210, and the fail-safe control circuit 220, respectively. I'm letting you.
  • other parts may be used as parts such as chip parts fulfilling each function.
  • a chip component used for the main protection / control calculation means 110 and the fail-safe protection / control calculation means 210 a component other than the CPU, for example, an FPGA may be used.
  • a component other than the FPGA for example, a CPU may be used.
  • suitable chip components may be appropriately used, such as using an FPGA instead of the CPU or using a CPU instead of the FPGA.
  • FIG. 6 is a diagram showing a second configuration example of the hardware of the protective relay device 10.
  • the protective relay device 10 includes a substrate 600.
  • a first AF circuit 610, a first AD conversion circuit 620, a common CPU (an example of a first chip component) 630, a first FPGA 640, a second AF circuit 650, a second AD conversion circuit 660, and a second FPGA 670 are mounted on the substrate 600.
  • the first AF circuit 610 functions as the AF circuit 119 of the main processing unit 100.
  • the first AD conversion circuit 620 functions as the AD conversion circuit 112 of the main processing unit 100.
  • the common CPU 630 functions as a main protection / control calculation means 110 and a fail-safe protection / control calculation means 210.
  • the first FPGA 640 functions as the main control circuit 120.
  • the second AF circuit 650 functions as the AF circuit 219 of the fail-safe processing unit 200.
  • the second AD conversion circuit 660 functions as the AD conversion circuit 212 of the fail-safe processing unit 200.
  • the second FPGA 680 functions as a fail-safe control circuit 220.
  • two signal lines are provided between the common CPU 630 and the first FPGA 640.
  • Two signal lines are provided between the common CPU 630 and the second FPGA 680.
  • the common CPU 630 is used as a chip component that functions as the main protection / control calculation means 110 and the fail-safe protection / control calculation means 210. For this reason, even with a single board (calculation board) on which chip components such as a CPU are mounted, system redundancy is achieved while ensuring the soundness of functional calculations as the main processing unit 100 and the fail-safe processing unit 200. Can be planned. Therefore, it is possible to contribute to the simplification of the structure by reducing the number of substrates and reducing the number of chip parts.
  • Two signal lines are provided between the common CPU 630 and the first FPGA 640 and between the common CPU 630 and the second FPGA 680, respectively. Therefore, the main key code can be output from the first FPGA 640, the main key synthesis code from the common CPU 630, the fail-safe key code from the second FPGA 68, and the fail-safe key synthesis code from the common CPU 630 at the same time. Therefore, time loss when inputting / outputting information can be suppressed.
  • FIG. 7 is a diagram showing a third configuration example of the hardware of the protective relay device 10.
  • the protective relay device 10 includes a substrate 700.
  • a first AF circuit 710, a first AD conversion circuit 720, a common CPU 730, a common FPGA (an example of a second chip component) 740, a second AF circuit 750, and a second AD conversion circuit 760 are mounted on the substrate 700.
  • the first AF circuit 710 functions as the AF circuit 119 of the main processing unit 100.
  • the first AD conversion circuit 720 functions as the AD conversion circuit 112 of the main processing unit 100.
  • the common CPU 730 functions as a main protection / control calculation means 110 and a fail-safe protection / control calculation means 210.
  • the common FPGA 740 functions as a main control circuit 120 and a fail-safe control circuit 220.
  • the second AF circuit 750 functions as the AF circuit 219 of the fail-safe processing unit 200.
  • the second AD conversion circuit 760 functions as the AD conversion circuit 212 of the fail-safe processing unit 200.
  • four signal lines are provided between the common CPU 630 and the common FPGA 740.
  • the common CPU 730 is used as a chip component that functions as the main protection / control calculation means 110 and the fail-safe protection / control calculation means 210.
  • a common FPGA is used as a chip component that functions as a main control circuit 120 and a fail-safe control circuit 220.
  • the main key code and the fail-safe key code can be output from the common FPGA 740, and the main key synthesis code and the fail-safe key synthesis code can be output from the common CPU 730 at the same time. Therefore, time loss when inputting / outputting information can be suppressed.
  • 10 protection relay device, 20 ... circuit breaker, 100 ... main processing unit, 110 ... main protection / control calculation means, 112 ... AD conversion circuit, 114 ... main control calculation unit, 116 ... main protection calculation unit, 118 ... main Key synthesis code generation circuit, 119 ... AF circuit, 120 ... Main control circuit, 122 ... Energization control circuit, 124 ... Main key code generation circuit, 126 ... Main key synthesis code decoding / verification circuit, 200 ... Fail-safe processing unit, 210 ... Fail-safe protection / control calculation means, 212 ... AD conversion circuit, 214 ... Fail-safe control calculation unit, 216 ... Fail-safe protection calculation unit, 218 ...
  • Fail-safe key synthesis code generation circuit 219 ... AF circuit, 220 ... Fail-safe Control circuit, 222 ... Energization control circuit, 224 ... Fail-safe key code generation circuit, 226 ... Fail-safe key synthesis code decoding / verification circuit, 500, 600, 700 ... Board, 510, 610, 710 ... First AF circuit, 520, 620, 720 ... 1st AD conversion circuit, 530 ... 1st CPU, 540, 640 ... 1st FPGA, 550, 650 ... 2nd AF circuit, 560, 660 ... 2nd AD conversion circuit, 570 ... 2nd CPU, 580, 680 ... 2nd FPGA, 630, 730 ... common CPU, 740 ... common FPGA

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Abstract

第１保護制御演算手段と、第１制御回路と、第２保護制御演算手段と、第２制御回路と、を持つ。両制御回路は、両保護制御演算手段の判定結果に基づいて、電力系統に設けられた遮断器を制御する。両制御回路は、鍵コードを発生させる。両保護制御手段は、鍵コードに基づいて、鍵合成コードを生成する。両制御回路は、鍵コードと鍵合成コードが対応することを条件に電力系統に設けられた遮断器を制御する。

Description

保護継電装置
　本発明の実施形態は、保護継電装置に関する。
　発電所から供給される電力を需要家に分配するための電力系統には、電力系統の諸設備の保護のための遮断器が設けられる。遮断器は、電力系統上の事故を検出する保護継電装置によって制御され、または監視制御装置により開閉制御される。保護継電装置には高い信頼性が求められるが、信頼性を高めるために構造が複雑化する課題がある。
特開昭５６－１３９０２５号公報 特開昭５７－１０６３３０号公報 特開平５－２０７６３７号公報 特許第２８３９０３０号公報
　本発明が解決しようとする課題は、信頼性を損なうことなく構造を簡素化することができる保護継電装置を提供することである。
　実施形態の保護継電装置は、第１保護制御演算手段と、第１制御回路と、第２保護制御演算手段と、第２制御回路と、を持つ。第１保護制御演算手段は、電力系統の状態を示すアナログ情報をデジタル情報に変換した情報に基づく判定を行う。第１制御回路は、前記第１保護制御演算手段の判定結果に基づいて、前記電力系統に設けられた遮断器を制御する。第２保護制御演算手段は、前記電力系統の状態を示すアナログ情報をデジタル情報に変換した情報に基づく判定を行う。第２制御回路は、前記第２保護制御演算手段の判定結果に基づいて、前記電力系統に設けられた遮断器を制御する。前記第１制御回路は、第１鍵コードを発生させる第１鍵コード発生回路を有する。前記第１保護制御演算手段は、前記第１鍵コードに基づいて、第１鍵合成コードを生成する第１鍵合成コード生成回路を有する。前記第２制御回路は、第２鍵コードを発生させる第２鍵コード発生回路を有する。前記第２保護制御演算手段は、前記第２鍵コードに基づいて、第２鍵合成コードを生成する第２鍵合成コード生成回路を有する。前記第１制御回路は、第１鍵合成コードと前記第１鍵コードが対応するか否かを判定する第１解読・照合回路を有し、第１鍵合成コードと前記第１鍵コードが対応することを条件に前記電力系統に設けられた遮断器を制御する。前記第２制御回路は、第２鍵合成コードと前記第２鍵コードが対応するか否かを判定する第２解読・照合回路を有し、第２鍵合成コードと前記第２鍵コードが対応することを条件に前記電力系統に設けられた遮断器を制御する。
第１実施形態の保護継電装置１０の機能ブロック構成図。 第２実施形態の保護継電装置１０の機能ブロック構成図。 第３実施形態の保護継電装置１０の機能ブロック構成図。 第４実施形態の保護継電装置１０の機能ブロック構成図。 保護継電装置１０のハードウェアの第１の構成例を示す図。 保護継電装置１０のハードウェアの第２の構成例を示す図。 保護継電装置１０のハードウェアの第３の構成例を示す図。
　以下、実施形態の保護継電装置を、図面を参照して説明する。
　≪第１実施形態≫
　図１は、第１実施形態の保護継電装置１０の機能ブロック構成図である。保護継電装置１０は、例えば、発電所から供給される電力を需要家に分配するための電力系統に設けられる遮断器を制御する。保護継電装置１０は、遮断器を遮断状態と通電状態とに制御することにより、電力系統における電力の供給先や供給量を制御する。保護継電装置１０は、事故時の事故除去のためのものに限らず、常時の系統切換えなどを行う監視制御装置としても適用可能である。
　保護継電装置１０は、メイン処理部１００と、フェールセーフ処理部２００と、を備える。保護継電装置１０には、例えば、電力系統における変成器によりアナログ情報が入力される。アナログ情報は、メイン処理部１００と、フェールセーフ処理部２００とにそれぞれ入力される。アナログ情報には、電力系統において計測された電流値、電圧値等の状態情報が含まれる。保護継電装置１０は、遮断器を制御する制御情報を遮断器２０に出力する。
　遮断器２０は、例えば送電線に設けられる。遮断器２０は、保護継電装置１０からの制御情報に基づき、送電線における遮断器２０が設置されている箇所を遮断状態、または通電状態とする。遮断器２０は、第１スイッチ２２と、第２スイッチ２４とを備える。
　遮断器２０が遮断状態となった場合、送電線における遮断器２０が設置されている箇所から下流側の設備は、電力が供給されない状態となる。例えば、遮断器２０の下流側の設備が故障等した場合に、遮断器２０を遮断状態として故障が発生した設備を健全な電力系統から一時的に切り離す。その後、例えば遮断器２０を遮断状態としたままとして設備の故障等によりアークの消弧などを待ってから、遮断器２０通電状態に復帰させる。断路器３０は、送電線ＳＬに電流が流れない状態で開閉するスイッチである。断路器３０は、例えば、接続の変更や機器の点検・修理の時に機器を電源（発電装置２）から切り離す役割を果たす。一方で、遮断器２０が通電状態となった場合、送電線における遮断器２０が設置されている箇所から下流側の設備に電力が供給される。
　保護継電装置１０は、メイン処理部１００とフェールセーフ処理部２００とを備えることにより、冗長化構成とされる。保護継電装置１０は、冗長化構成とされることにより、保護継電装置１０のシステム構成要素の一過性の不良による誤制御を防止する。
　メイン処理部１００は、例えば、メイン保護・制御演算手段（第１保護制御演算手段の一例）１１０と、メイン制御回路（第１制御回路の一例）１２０と、を備える。フェールセーフ処理部２００は、フェールセーフ保護・制御演算手段（第２保護制御演算手段の一例）２１０と、フェールセーフ制御回路（第２制御回路の一例）２２０と、を備える。
　メイン処理部１００におけるメイン保護・制御演算手段１１０は、例えば、ＡＤ（Analog- digital）変換回路１１２と、メイン制御演算部１１４と、メイン保護演算部１１６と、メイン鍵合成コード生成回路（第１鍵合成コード生成回路の一例）１１８と、を備える。メイン制御回路１２０は、通電制御回路１２２と、メイン鍵コード発生回路（第１鍵コード発生回路の一例）１２４と、メイン鍵合成コード解読・照合回路（第１解読・照合回路の一例）１２６と、を備える。
　ＡＤ変換回路１１２は、電力系統により入力されるアナログ情報を一定の時間間隔で保持し、保持したアナログ情報をデジタル情報に変換する。その状態情報は、電圧・電流値センサ等の状態センサにより検出され、アナログ情報から変換された情報、及び保護対象によっては温度センサにより出力された温度情報を含む。ＡＤ変換回路１１２は、状態情報をメイン保護演算部１１６に出力する。
　また、接点入力によりＡＤ変換回路１１２へ入力された情報はデジタル情報に変換され、遮断器２０を遮断または通電させるための指示情報が含まれる。指示情報は、例えば、入力装置等を用いてオペレータ等により入力された情報であり、遮断器２０を遮断状態とするか通電状態とするかを指示する情報である。デジタル情報のうち、指示情報をメイン制御演算部１１４に出力する。
　メイン制御演算部１１４は、ＡＤ変換回路１１２により出力された指示情報に基づいて、遮断器２０を遮断させるか通電させるかを判定する。メイン制御演算部１１４は、遮断器２０を遮断させるか通電させるかの判定結果に基づく遮断／通電制御情報を生成する。遮断／通電制御情報は、遮断器２０を遮断させるための遮断制御情報及び遮断器２０を通電させるための通電制御情報を含む。メイン制御演算部１１４は、生成した遮断／通電制御情報をメイン制御回路１２０に出力する。
　メイン保護演算部１１６は、ＡＤ変換回路１１２により出力された状態情報に基づいて、遮断器２０を強制遮断させるか否かを判定する。メイン保護演算部１１６は、遮断器２０を強制させるとの判定結果に基づく強制遮断制御情報を生成する。
　メイン保護演算部１１６は、例えば、各状態情報の計測値と、状態情報ごとに予め設定された閾値と、を比較する。メイン保護演算部１１６は、状態情報が示す値が閾値を超える場合に、強制遮断制御情報を生成する。メイン保護演算部１１６は、生成した強制遮断制御情報をメイン制御回路１２０に出力する。
　メイン鍵合成コード生成回路１１８には、合成関数コードを利用して演算処理を行う。メイン鍵合成コード生成回路１１８が演算処理に利用する合成関数コードは、例えば、既知の論理演算を行うための合成関数コードである。合成関数コードに用いられる論理演算は、どのようなものでもよく、例えば、ＡＮＤ演算や反転演算を含む演算でもよい。
　メイン鍵合成コード生成回路１１８は、メイン制御回路１２０により出力されるメイン鍵コード（第１鍵コードの一例）に対して、合成関数コードを用いた論理演算を行い、メイン鍵合成コード（第１鍵合成コードの一例）を生成する。メイン鍵合成コード生成回路１１８は、生成したメイン鍵合成コードをメイン制御回路１２０のメイン鍵合成コード解読・照合回路１２６に出力する。
　メイン鍵合成コード生成回路１１８は、どのようなタイミングでメイン鍵合成コードを出力してもよい。メイン鍵合成コード生成回路１１８は、例えば、メイン鍵コードが入力されるごとにメイン鍵合成コードを生成し、メイン制御回路１２０に出力してもよい。メイン鍵合成コード生成回路１１８は、強制遮断制御情報をメイン制御回路１２０に出力する際に、メイン鍵合成コードを生成し、強制遮断制御情報に付加してメイン制御回路１２０に出力してもよい。
　メイン制御回路１２０における通電制御回路１２２は、メイン制御演算部１１４により出力される遮断／通電制御情報により、メイン制御回路１２０における判定結果に基づいて遮断器２０を制御する。通電制御回路１２２は、メイン保護演算部１１６により出力される強制遮断制御情報により、メイン制御回路１２０における判定結果に基づいて遮断器２０を制御する。
　通電制御回路１２２は、メイン制御演算部１１４により遮断制御情報が出力された場合に、第１スイッチ２２に遮断情報を出力し、遮断器２０が遮断状態となるように制御する。通電制御回路１２２は、メイン制御演算部１１４により通電制御情報が出力された場合に、遮断器２０の第１スイッチ２２に通電情報を出力し、遮断器２０が通電状態となるように制御する。通電制御回路１２２は、メイン保護演算部１１６により強制遮断制御情報が出力された場合に、後述するメイン鍵コードとメイン鍵合成コードが対応することを条件として、第１スイッチ２２に強制遮断情報を出力し、遮断器２０が強制的に遮断状態となるように制御する。
　メイン鍵コード発生回路１２４は、所定周期ごと、例えば３０秒ごとに乱数を発生させて、メイン鍵コードを発生させる。乱数を発生させる所定周期は、３０秒以外の時間であってもよい。メイン鍵コードの形態や組成は限定されず、メイン鍵コードは、所定周期ごとに乱数を発生させて発生させるもの以外でもよい。鍵コードが複雑になるほどセキュリティ強度が高くなる。メイン鍵合成コード生成回路１１８における合成関数コードは、メイン鍵コード発生回路１２４が発生させるメイン鍵コードに合わせたものでよく、合成関数コード以外のものでもよい。
　メイン鍵コード発生回路１２４は、発生させたメイン鍵コードをメイン鍵合成コード生成回路１１８及びメイン鍵合成コード解読・照合回路１２６に出力する。メイン鍵コードは、メイン鍵合成コード生成回路１１８において、メイン鍵合成コードとされる。
　メイン鍵合成コード解読・照合回路１２６は、メイン鍵合成コード生成回路１１８により出力されるメイン鍵合成コードを解読し、メイン鍵コード発生回路１２４で発生させたメイン鍵コードと照合する。メイン鍵合成コード解読・照合回路１２６は、メイン鍵合成コード生成回路１１８が備える合成関数コードと同一の合成関数コードを備える。
　メイン鍵合成コード解読・照合回路１２６は、メイン鍵コード発生回路１２４により出力されたメイン鍵コードに合成関数コードを用いた論理演算を行い、照合コードを生成する。メイン鍵合成コード解読・照合回路１２６は、メイン保護・制御演算手段１１０により出力されるメイン鍵合成コードを解読し、算出した照合コードと照合する。メイン鍵合成コード解読・照合回路１２６は、メイン鍵コード発生回路１２４が発生するメイン鍵コードを、メイン鍵合成コード生成回路１１８が備える合成関数コードを用いた論理演算を行って得られる結果を照合コードとして予め記憶しておいてもよい。
　メイン制御回路１２０は、強制遮断制御情報が出力された場合に、メイン鍵合成コード解読・照合回路１２６における照合により、メイン鍵コードとメイン鍵合成コードが対応するか否かを判定する。メイン鍵コードとメイン鍵合成コードが対応するとは、メイン鍵合成コードと照合コードが合致することである。
　メイン制御回路１２０は、メイン鍵合成コード解読・照合回路１２６において、メイン鍵コードとメイン鍵合成コードが対応すると判定したとする。この場合、メイン制御回路１２０は、通電制御回路１２２において、遮断器２０を強制的に遮断状態に制御する。遮断器２０を強制的に遮断状態に制御するにあたり、メイン制御回路１２０は、強制遮断制御情報を遮断器２０に出力する。
　メイン制御回路１２０は、メイン鍵合成コード解読・照合回路１２６において、メイン鍵コードとメイン鍵合成コードが対応していないと判定したとする。この場合、メイン制御回路１２０は、通電制御回路１２２において、遮断器２０を強制的に遮断状態にする制御を行わない。このため、メイン制御回路１２０は、遮断器２０を強制的に遮断状態に制御するための強制遮断制御情報を遮断器２０に出力しない。
　フェールセーフ処理部２００におけるフェールセーフ保護・制御演算手段２１０は、例えば、ＡＤ変換回路２１２と、フェールセーフ制御演算部２１４と、フェールセーフ保護演算部２１６と、フェールセーフ鍵合成コード生成回路（第２鍵合成コード生成回路の一例）２１８と、を備える。
　フェールセーフ制御回路２２０は、通電制御回路２２２と、フェールセーフ鍵コード発生回路（第２鍵コード発生回路の一例）２２４と、フェールセーフ鍵合成コード解読・照合回路（第２解読・照合回路の一例）２２６と、を備える。フェールセーフ処理部２００におけるＡＤ変換回路２１２、フェールセーフ制御演算部２１４、フェールセーフ保護演算部２１６、及び通電制御回路２２２は、メイン処理部１００におけるＡＤ変換回路１１２、メイン制御演算部１１４、メイン保護演算部１１６、及び通電制御回路１２２と同様の機能を有する。
　フェールセーフ保護・制御演算手段２１０のフェールセーフ鍵合成コード生成回路２１８は、フェールセーフ制御回路２２０により出力されるフェールセーフ鍵コード（第２鍵コードの一例）に対して、合成関数コードを用いた論理演算を行い、フェールセーフ鍵合成コード（第２鍵合成コードの一例）を生成する。フェールセーフ鍵合成コード生成回路２１８は、生成したフェールセーフ鍵合成コードをフェールセーフ制御回路２２０のフェールセーフ鍵合成コード解読・照合回路２２６に出力する。
　フェールセーフ鍵合成コード解読・照合回路２２６は、フェールセーフ鍵コード発生回路２２４により出力されたフェールセーフ鍵コードに合成関数コードを用いた論理演算を行い、照合コードを生成する。フェールセーフ鍵合成コード解読・照合回路２２６は、フェールセーフ保護・制御演算手段２１０により出力されるメイン鍵合成コードを解読し、算出した照合コードと照合する。
　フェールセーフ鍵コード発生回路２２４が発生するフェールセーフ鍵コードは、メイン鍵コード発生回路１２４が発生するメイン鍵コードと異なる鍵コードである。フェールセーフ鍵コードは、メイン鍵コードと同一の鍵コードでもよい。フェールセーフ鍵合成コード生成回路２１８が備える合成関数コードは、メイン鍵合成コード生成回路１１８が備える合成関数コードと異なる合成関数コードである。メイン鍵合成コード生成回路１１８が備える合成関数コードと同一の合成関数コードでもよい。
　フェールセーフ鍵合成コード解読・照合回路２２６で用いられる照合コードは、フェールセーフ鍵コード発生回路２２４により出力されたフェールセーフ鍵コードに合成関数コードを用いた論理演算を行ったものでもよい。フェールセーフ鍵合成コード解読・照合回路２２６で用いられる照合コードは、フェールセーフ鍵コード発生回路２２４が発生するフェールセーフ鍵コードを、フェールセーフ鍵合成コード生成回路２１８が備える合成関数コードを用いた論理演算を行って得られる結果として予め記憶しておいたものでもよい。
　フェールセーフ制御回路２２０における通電制御回路２２２は、フェールセーフ制御演算部２１４により出力される遮断／通電制御情報に基づいて、遮断器２０を制御する。通電制御回路２２２は、フェールセーフ制御演算部２１４により遮断制御情報が出力された場合に、遮断器２０の第２スイッチ２４に遮断情報を出力し、遮断器２０が遮断状態となるように制御する。通電制御回路２２２は、フェールセーフ制御演算部２１４により通電制御情報が出力された場合に、遮断器２０の第２スイッチ２４に通電情報を出力し、遮断器２０が通電状態となるように制御する。通電制御回路２２２は、フェールセーフ保護演算部２１６により強制遮断制御情報が出力された場合に、フェールセーフ鍵コードとフェールセーフ鍵合成コードが対応することを条件として、遮断器２０の第２スイッチ２４に強制遮断情報を出力し、遮断器２０が強制的に遮断状態となるように制御する。
　遮断器２０は、メイン処理部１００及びフェールセーフ処理部２００により出力される遮断情報、通電情報、及び強制遮断情報に基づいて、通電状態または遮断状態に制御される。第１スイッチ２２と第２スイッチ２４は直接に接続されている。第１スイッチ２２は、電圧発生源と第２スイッチ２４との間を接続状態または開放状態とする。第１スイッチ２２の制御端子には、メイン処理部１００により出力される情報が入力される。第１スイッチ２２は、メイン制御回路１２０により、遮断情報が出力された場合に開放状態となり、通電情報が出力された場合に接続状態とされる。第１スイッチ２２は、メイン制御回路１２０により強制遮断情報が出力された場合に、強制的に接続状態とされる。
　第２スイッチ２４は、第１スイッチ２２と電力系統との間を接続状態または開放状態とする。第２スイッチ２４の制御端子には、フェールセーフ制御回路２２０により出力される遮断情報、通電情報、及び強制遮断情報が入力される。第２スイッチ２４は、フェールセーフ制御回路２２０により遮断情報が出力された場合に開放状態となり、通電情報が出力された場合に接続状態とされる。第２スイッチ２４は、フェールセーフ制御回路２２０により強制遮断制御情報が出力された場合に、強制的に接続状態とされる。
　したがって、メイン処理部１００及びフェールセーフ処理部２００によりそれぞれ強制遮断情報が出力される場合に、第１スイッチ２２と第２スイッチ２４とが共に接続状態となる。遮断器２０は、第１スイッチ２２と第２スイッチ２４とが共に接続状態となることにより、強制的に遮断状態となる。
　第１実施形態の保護継電装置１０では、遮断器２０を強制遮断ための判定を行うにあたり、メイン制御回路１２０とメイン保護・制御演算手段１１０との間で鍵コード及び鍵合成コードを入出力する。同様に、保護継電装置１０では、フェールセーフ制御回路２２０とフェールセーフ保護・制御演算手段２１０との間で鍵コード及び鍵合成コードを入出力する。メイン制御回路１２０は、鍵コードにより生成される照合コードと、メイン保護・制御演算手段１１０により出力される鍵合成コードが一致して鍵コードと鍵合成コードとが対応することを条件に、遮断器２０を強制遮断するための制御を行う。同様に、フェールセーフ制御回路２２０は、鍵コードにより生成される照合コードと、フェールセーフ保護・制御演算手段２１０により出力される鍵合成コードが一致して鍵コードと鍵合成コードが対応することを条件に、遮断器２０を強制遮断するための制御を行う。
　このため、例えば保護継電装置１０におけるシステムの構成要素に一過性の不良による誤作動があったとしても、鍵コードと鍵合成コードと対応を見ることにより、システムの構成要素における誤作動による遮断器２０の誤作動（誤遮断）を抑制できる。したがって、遮断器２０を制御する際、特に遮断器２０を強制遮断するための制御が意図した制御指令情報である信憑性を高めることができる。よって、保護継電装置１０における信頼性を高めることができるので、例えば、１枚の基板で各電子部品を搭載したものとしても、十分に信頼性を維持することができる。その結果、信頼性を損なうことなく、構造を簡素化することができる。
　第１実施形態の保護継電装置１０は、メイン鍵コード発生回路１２４において、所定周期ごとに乱数を発生させて、メイン鍵コードを発生させる。このため、鍵コードが所定周期ごとに変更されるので、保護継電装置１０の外部における鍵コードの不正な複製を抑制できる。したがって、保護継電装置１０における信頼性をさらに高めることができる。
　第１実施形態の保護継電装置１０は、鍵コードと鍵合成コードとの対応を判定することにより、セキュリティインシデント対策としても活用できる。例えば、保護継電装置１０における演算素子、例えばＣＰＵがセキュリティ上の脅威によって攻撃を受けて影響を受けたとしても、鍵コードと鍵合成コードとの対応を判定することにより、その影響を受けた場合の遮断器２０の制御を中止できる。したがって、保護継電装置１０の健全性の確証を得ることができ、冗長化と相俟って、保護継電装置１０の信頼性を向上させることができる。第１実施形態の保護継電装置１０は、デジタルリレーの一般的なメリットであるハードウェアの標準化が可能である。第１実施形態の保護継電装置１０は、自動点検・自動監視機能の付加が容易である。
　≪第２実施形態≫
　次に、第２実施形態について説明する。図２は、第２実施形態の保護継電装置１０の機能ブロック構成図である。第２実施形態の保護継電装置１０は、第１実施形態の保護継電装置１０と同様の構成を有する。第２実施形態の保護継電装置１０において、メイン鍵コード発生回路１２４は、メイン鍵コードとして、複数ビット、例えば１６ビットのビット列を備えるメイン鍵コードを発生させる。メイン鍵コードには、予備ビットが設けられる。以下に説明する各コードにおいても、同様の予備ビットが設けられる。
　メイン鍵合成コード生成回路１１８は、メイン鍵コードが備えるビット列の数の合成関数コードを備える。メイン鍵合成コード生成回路１１８は、メイン鍵コード発生回路１２４が出力したメイン鍵コードに基づいて、合成関数コードを用いて、そのビット列の数と同数、ここでは１６ビットのビット列を備えるメイン鍵合成コードを生成する。
　第２実施形態の保護継電装置１０によれば、第１実施形態の保護継電装置１０と同様の作用効果を得ることができる。さらに、第２実施形態の保護継電装置１０は、複数ビット、例えば１６ビットのメイン鍵コードを用いている。このため、保護継電装置１０は、遮断器２０を制御する際のセキュリティ強度を高めることができる。
　≪第３実施形態≫
　次に、第３実施形態について説明する。図３は、第３実施形態の保護継電装置１０の機能ブロック構成図である。第３実施形態の保護継電装置１０は、第１実施形態の保護継電装置１０と同様の構成を有する。第３実施形態の保護継電装置１０のＡＤ変換回路１１２は、合成関数コードを備える。ＡＤ変換回路１１２が備える合成関数コードは、メイン鍵合成コード生成回路１１８が備える合成関数コードと異なる合成関数コードである。
　メイン制御回路１２０におけるメイン鍵コード発生回路１２４は、第２実施形態と同様に、複数ビットのビット列を備えるメイン鍵コードを生成してメイン保護・制御演算手段１１０に出力する。メイン鍵合成コード生成回路１１８が備える合成関数コードは、メイン鍵の全ビットについての論理演算を行うための合成関数コードである。ＡＤ変換回路１１２が備える合成関数コードは、メイン鍵の一部のビットについての論理演算を行うための合成関数コードである。
　ＡＤ変換回路１１２は、合成関数コードを用いた論理演算により得られるメイン鍵合成コード（以下、ＡＤメイン鍵合成コード）を生成する。ＡＤメイン鍵合成コードは、例えば、メイン鍵コードにおける特定の一部に合成関数コードを用いた論理演算を行うことにより生成される。メイン保護・制御演算手段１１０は、ＡＤ変換回路１１２により生成されたＡＤメイン鍵合成コードをメイン制御回路１２０に出力する。
　メイン制御回路１２０におけるメイン鍵合成コード解読・照合回路１２６は、メイン鍵合成コードを照合するための照合コードのほか、メイン鍵コードのうち、ＡＤメイン鍵合成コードを生成する一部（以下、ＡＤメイン鍵コード）を用いてＡＤメイン鍵合成コードを照合するための照合コードを生成する。この照合コードは、例えば、ＡＤメイン鍵合成コードを生成する際に用いるメイン鍵コードの一部を、ＡＤ変換回路１１２が備える合成関数コードを用いて論理演算を行うことで得られる。
　メイン制御回路１２０は、強制遮断制御情報が出力された場合に、メイン鍵合成コード解読・照合回路１２６における照合により、メイン鍵コードとメイン鍵合成コードが対応するか否かを判定する。このとき、メイン制御回路１２０は、メイン鍵合成コード解読・照合回路１２６における照合により、ＡＤメイン鍵コードとＡＤメイン鍵合成コードが対応するか否かを判定する。
　メイン制御回路１２０は、メイン鍵コードとメイン鍵合成コード、及びＡＤメイン鍵コードとＡＤメイン鍵合成コードがいずれも対応すると判定した場合に、第１実施形態においてメイン鍵コードとメイン鍵合成コードが対応すると判定した場合と同様の処理を行う。メイン制御回路１２０は、メイン鍵コードとメイン鍵合成コード、及びＡＤメイン鍵コードとＡＤメイン鍵合成コードがいずれかまたは両方が対応しないと判定した場合に、第１実施形態においてメイン鍵コードとメイン鍵合成コードが対応しないと判定した場合と同様の処理を行う。
　フェールセーフ処理部２００は、メイン処理部１００と同様に、ＡＤ変換回路２１２において、合成関数コードを用いた論理演算を行いた論理演算により得られるフェールセーフ鍵合成コード（以下、ＡＤフェールセーフ鍵合成コード）を生成する。フェールセーフ処理部２００は、フェールセーフ鍵合成コード生成回路２１８において、フェールセーフ鍵コードの一部（以下、ＡＤフェールセーフ鍵コード）を用いて、フェールセーフ鍵合成コードを生成する。
　フェールセーフ処理部２００は、強制遮断制御情報が出力された場合に、フェールセーフ鍵合成コード解読・照合回路２２６における照合により、フェールセーフ鍵コードとフェールセーフ鍵合成コードが対応するか否かを判定する。このとき、フェールセーフ処理部２００は、フェールセーフ鍵合成コード解読・照合回路２２６における照合により、ＡＤフェールセーフ鍵コードとＡＤフェールセーフ鍵合成コードが対応するか否かを判定する。
　フェールセーフ処理部２００は、フェールセーフ鍵コードとフェールセーフ鍵合成コード、及びＡＤフェールセーフ鍵コードとＡＤフェールセーフ鍵合成コードがいずれも対応すると判定した場合に、第１実施形態においてフェールセーフ鍵コードとフェールセーフ鍵合成コードが対応すると判定した場合と同様の処理を行う。フェールセーフ処理部２００は、フェールセーフ鍵コードとフェールセーフ鍵合成コード、及びＡＤフェールセーフ鍵コードとＡＤフェールセーフ鍵合成コードがいずれかまたは両方が対応しないと判定した場合に、第１実施形態においてフェールセーフ鍵コードとフェールセーフ鍵合成コードが対応しないと判定した場合と同様の処理を行う。
　第３実施形態の保護継電装置１０によれば、第１実施形態の保護継電装置１０と同様の作用効果を得ることができる。さらに、第３実施形態の保護継電装置１０は、メイン処理部１００のＡＤ変換回路１１２及びフェールセーフ処理部２００のＡＤ変換回路２１２において、ＡＤメイン鍵合成コード及びＡＤフェールセーフ鍵合成コードをそれぞれ生成する。メイン鍵合成コード解読・照合回路１２６及びフェールセーフ鍵合成コード解読・照合回路２２６において、ＡＤメイン鍵合成コード及びＡＤフェールセーフ鍵合成コードが、それぞれＡＤメイン鍵コード及びＡＤフェールセーフ鍵コードと対応するか否かを判定して、遮断器２０を制御する。このため、メイン処理部１００及びフェールセーフ処理部２００におけるＡＤ変換回路１１２，２１２の故障等に基づく遮断器２０の誤作動（誤遮断）を抑制することができる。
　≪第４実施形態≫
　次に、第４実施形態について説明する。図４は、第４実施形態の保護継電装置１０の機能ブロック構成図である。第４実施形態の保護継電装置１０は、第３実施形態の保護継電装置１０と比較して、メイン保護・制御演算手段１１０にアナログフィルタ回路（Analog filter回路、以下、ＡＦ回路）１１９を備える点が異なる。さらに、及びフェールセーフ保護・制御演算手段２１０のＡＦ回路２１９を備える点が異なる。その他の点は、第３実施形態の保護継電装置１０と同様の構成を有する。なお、上記第１実施形態～第３実施形態においても、ＡＦ回路１１９，２１９が設けられた構成としてもよい。この場合、ＡＦ回路１１９，２１９は、後述する合成関数コードを備えていなくてもよい。
　ＡＦ回路１１９は、保護継電装置１０の外部である電力系統により入力されるアナログ情報をフィルタリングし、アナログ情報に含まれる所定成分、例えば高周波成分を除去する。ＡＦ回路１１９は、メイン制御回路１２０により出力されるメイン鍵コードを低周波成分としてアナログ情報に重畳させた検証アナログ情報を生成する。ＡＦ回路１１９は、検証アナログ情報を通過させてＡＤ変換回路１１２に出力する。フェールセーフ処理部２００におけるＡＦ回路２１９は、メイン処理部１００におけるＡＦ回路１１９と同様の処理を行う。
　ＡＦ回路１１９は、合成関数コードを備える。ＡＦ回路１１９が備える合成関数コードは、ＡＤ変換回路１１２、メイン鍵合成コード生成回路１１８が備える合成関数コードと異なる合成関数コードである。ＡＦ回路２１９は、合成関数コードを備える。ＡＦ回路２１９が備える合成関数コードは、ＡＤ変換回路２１２、フェールセーフ鍵合成コード生成回路２１８が備える合成関数コードと異なる合成関数コードである。
　ＡＤ変換回路１１２は、第３実施形態と同様にしてＡＤメイン鍵合成コードを生成する。ＡＤ変換回路１１２は、検証アナログ情報に重畳されたメイン鍵コードを変換して得られたデジタル情報を、ＡＤメイン鍵合成コードにおける予備ビットに書き込む。ＡＤ変換回路１１２は、検証アナログ情報に重畳されたメイン鍵コードを変換して得られたデジタル情報としてのコード（以下、ＡＦメイン鍵合成コード）、そのままメイン鍵合成コード生成回路１１８に出力してもよい。この場合、メイン鍵合成コード生成回路１１８は、ＡＦメイン鍵合成コードを、メイン鍵合成コードにおける予備ビットに書き込む。メイン保護・制御演算手段１１０は、ＡＤ変換回路１１２により生成されたＡＤメイン鍵合成コードをメイン制御回路１２０に出力する。
　メイン制御回路１２０におけるメイン鍵合成コード解読・照合回路（検証部の一例）１２６は、メイン鍵合成コード及びＡＤメイン鍵合成コードを照合するための照合コードのほか、ＡＦメイン鍵合成コードを照合するための照合コードを生成する。この照合コードは、例えば、ＡＦメイン鍵合成コードを生成する際に用いるメイン鍵コードの一部を、ＡＤ変換回路１１２が備える合成関数コードを用いて論理演算を行うことで得られる。
　メイン処理部１００は、強制遮断制御情報が出力された場合に、メイン鍵合成コード解読・照合回路１２６における照合により、メイン鍵コードとメイン鍵合成コード、及びＡＤメイン鍵コードとＡＤメイン鍵コードがそれぞれ対応するか否かを判定する。このとき、メイン処理部１００は、メイン鍵合成コード解読・照合回路１２６における照合により、ＡＦメイン鍵コードＡＦメイン鍵合成コードが対応するか否かを判定する。メイン鍵合成コード解読・照合回路１２６は、ＡＦメイン鍵コードＡＦメイン鍵合成コードが対応するか否かを判定により、ＡＦ回路１１９の動作を検証する。メイン鍵合成コード解読・照合回路１２６は、ＡＦメイン鍵コードＡＦメイン鍵合成コードが対応する場合に、ＡＦ回路１１９の動作は正常と判定し、ＡＦメイン鍵コードＡＦメイン鍵合成コードが対応しない場合に、ＡＦ回路１１９の動作は異常と判定する。
　メイン処理部１００は、メイン鍵コードとメイン鍵合成コード、ＡＤメイン鍵コードとＡＤメイン鍵合成コードが、ＡＦメイン鍵コードとＡＦメイン鍵合成コードいずれも対応すると判定した場合に、第１実施形態においてメイン鍵コードとメイン鍵合成コードが対応すると判定した場合と同様の処理を行う。メイン処理部１００は、メイン鍵コードとメイン鍵合成コード、ＡＤメイン鍵コードとＡＤメイン鍵合成コード、及びＡＦメイン鍵コードとＡＦメイン鍵合成コードの少なくとも１組が対応しないと判定した場合に、第１実施形態においてメイン鍵コードとメイン鍵合成コードが対応しないと判定した場合と同様の処理を行う。
　フェールセーフ処理部２００は、メイン処理部１００と同様に、ＡＤ変換回路２１２において、第３実施形態と同様にしてＡＤメイン鍵合成コードを生成する。ＡＤ変換回路２１２は、アナログ情報に重畳されたフェールセーフ鍵コードを変換して得られたデジタル情報を、ＡＤメイン鍵合成コードにおける予備ビットに書き込む。ＡＤ変換回路２１２は、アナログ情報に重畳されたフェールセーフ鍵コードを変換して得られたデジタル情報としてのコード（以下、ＡＦフェールセーフ鍵合成コード）、そのままフェールセーフ鍵合成コード生成回路２１８に出力してもよい。この場合、フェールセーフ鍵合成コード生成回路２１８は、ＡＦフェールセーフ鍵合成コードを、フェールセーフ鍵合成コードにおける予備ビットに書き込む。フェールセーフ保護・制御演算手段２１０は、ＡＤ変換回路２１２により生成されたＡＤフェールセーフ鍵合成コードをフェールセーフ制御回路２２０に出力する。
　フェールセーフ制御回路２２０におけるフェールセーフ鍵合成コード解読・照合回路２２６は、フェールセーフ鍵合成コード及びＡＤフェールセーフ鍵合成コードを照合するための照合コードのほか、ＡＦフェールセーフ鍵合成コードを照合するための照合コードを生成する。この照合コードは、例えば、ＡＦフェールセーフ鍵合成コードを生成する際に用いるフェールセーフ鍵コードの一部を、ＡＤ変換回路２１２が備える合成関数コードを用いて論理演算を行うことで得られる。
　フェールセーフ処理部２００は、強制遮断制御情報が出力された場合に、フェールセーフ鍵合成コード解読・照合回路２２６における照合により、フェールセーフ鍵コードとフェールセーフ鍵合成コードが対応するか否かを判定する。このとき、フェールセーフ処理部２００は、フェールセーフ鍵合成コード解読・照合回路２２６における照合により、ＡＦフェールセーフ鍵コードとＡＦフェールセーフ鍵合成コードが対応するか否かを判定する。フェールセーフ鍵合成コード解読・照合回路２２６は、ＡＦメイン鍵コードＡＦメイン鍵合成コードが対応する場合に、ＡＦ回路２１９の動作は正常と判定し、ＡＦメイン鍵コードＡＦメイン鍵合成コードが対応しない場合に、ＡＦ回路２１９の動作は異常と判定する。
　フェールセーフ処理部２００は、フェールセーフ鍵コードとフェールセーフ鍵合成コード、ＡＤフェールセーフ鍵コードとＡＤフェールセーフ鍵合成コードが、ＡＦフェールセーフ鍵コードとＡＦフェールセーフ鍵合成コードいずれも対応すると判定した場合に、第１実施形態においてフェールセーフ鍵コードとフェールセーフ鍵合成コードが対応すると判定した場合と同様の処理を行う。フェールセーフ処理部２００は、フェールセーフ鍵コードとフェールセーフ鍵合成コード、ＡＤフェールセーフ鍵コードとＡＤフェールセーフ鍵合成コード、及びＡＦフェールセーフ鍵コードとＡＦフェールセーフ鍵合成コードの少なくとも１組が対応しないと判定した場合に、第１実施形態においてフェールセーフ鍵コードとフェールセーフ鍵合成コードが対応しないと判定した場合と同様の処理を行う。
　第４実施形態の保護継電装置１０によれば、第１実施形態の保護継電装置１０と同様の作用効果を得ることができる。さらに、第４実施形態の保護継電装置１０は、メイン処理部１００のＡＦ回路１１９及びフェールセーフ処理部２００のＡＦ回路２１９において、ＡＦメイン鍵合成コード及びＡＦフェールセーフ鍵合成コードをそれぞれ生成する。メイン鍵合成コード解読・照合回路１２６及びフェールセーフ鍵合成コード解読・照合回路２２６において、ＡＦメイン鍵合成コード及びＡＦフェールセーフ鍵合成コードが、それぞれＡＦメイン鍵コード及びＡＦフェールセーフ鍵コードと対応するか否かを判定して、遮断器２０を制御する。このため、メイン処理部１００及びフェールセーフ処理部２００におけるＡＦ回路１１９，２１９の故障等に基づく遮断器２０の誤作動（誤遮断）を抑制することができる。
　上記各実施形態において、メイン処理部１００及びフェールセーフ処理部２００のそれぞれにＡＤ変換回路１１２，２１２を設けているが、他の態様でもよい。例えば、メイン処理部１００及びフェールセーフ処理部２００の外部に、メイン処理部１００及びフェールセーフ処理部２００のそれぞれにデジタル情報を出力する１つのＡＤ変換回路を設けてもよい。第４実施形態において、メイン処理部１００及びフェールセーフ処理部２００のそれぞれにＡＦ回路１１９，２１９を設けているが、他の態様でもよい。例えば、メイン処理部１００及びフェールセーフ処理部２００の外部に、メイン処理部１００及びフェールセーフ処理部２００のそれぞれにアナログ情報を出力する１つのＡＦ回路を設けてもよい。メイン処理部１００及びフェールセーフ処理部２００の外部に１つのＡＤ変換回路が設けられる場合に、そのＡＤ変換回路にアナログ情報を出力するＡＦ回路を設けてもよい。
　≪ハードウェアの構成≫
　次に、各実施形態における保護継電装置１０のハードウェアの構成について説明する。なお、以下の説明において、基板上に実装される各チップ部品は、相対的な位置関係を特定するものではなく、各チップ部品は、基板上の任意の位置に配置可能である。
　≪第１の構成例≫
　図５は、保護継電装置１０のハードウェアの第１の構成例を示す図である。図５に示すように、第１の構成例において、保護継電装置１０は、基板５００を備える。基板５００には第１ＡＦ回路５１０、第１ＡＤ変換回路５２０、第１ＣＰＵ（Central Processing Unit）５３０、第１ＦＰＧＡ（field-programmable gate array）５４０、第２ＡＦ回路５５０、第２ＡＤ変換回路５６０、第２ＣＰＵ５７０、及び第２ＦＰＧＡ５８０が実装されている。
　第１ＡＦ回路５１０は、メイン処理部１００のＡＦ回路１１９として機能する。第１ＡＤ変換回路５２０は、メイン処理部１００のＡＤ変換回路１１２として機能する。第１ＣＰＵ５３０は、メイン保護・制御演算手段１１０として機能する。第１ＦＰＧＡ５４０は、メイン制御回路１２０として機能する。
　第２ＡＦ回路５５０は、フェールセーフ処理部２００のＡＦ回路２１９として機能する。第２ＡＤ変換回路５６０は、フェールセーフ処理部２００のＡＤ変換回路２１２として機能する。第２ＣＰＵ５７０は、フェールセーフ保護・制御演算手段２１０として機能する。第２ＦＰＧＡ５８０は、フェールセーフ制御回路２２０として機能する。
　このように、第１の構成例では、２つのＣＰＵ及びＦＰＧＡを用いて、それぞれメイン保護・制御演算手段１１０、メイン制御回路１２０、フェールセーフ保護・制御演算手段２１０、フェールセーフ制御回路２２０として機能させている。なお、それぞれの機能を果たすチップ部品等の部品として、他の部品を用いてもよい。例えば、メイン保護・制御演算手段１１０やフェールセーフ保護・制御演算手段２１０に利用するチップ部品として、ＣＰＵ以外の部品、例えばＦＰＧＡを用いてもよい。例えば、メイン制御回路１２０やフェールセーフ制御回路２２０に利用するチップ部品として、ＦＰＧＡ以外の部品、例えばＣＰＵを用いてもよい。以下の他の構成例において、ＣＰＵに代えてＦＰＧＡを利用したり、ＦＰＧＡに代えてＣＰＵを利用したりするなど、好適となるチップ部品を適宜利用してもよい。
　≪第２の構成例≫
　図６は、保護継電装置１０のハードウェアの第２の構成例を示す図である。図６に示すように、第２の構成例において、保護継電装置１０は、基板６００を備える。基板６００には第１ＡＦ回路６１０、第１ＡＤ変換回路６２０、共通ＣＰＵ（第１チップ部品の一例）６３０、第１ＦＰＧＡ６４０、第２ＡＦ回路６５０、第２ＡＤ変換回路６６０、及び第２ＦＰＧＡ６７０が実装されている。
　第１ＡＦ回路６１０は、メイン処理部１００のＡＦ回路１１９として機能する。第１ＡＤ変換回路６２０は、メイン処理部１００のＡＤ変換回路１１２として機能する。共通ＣＰＵ６３０は、メイン保護・制御演算手段１１０及びフェールセーフ保護・制御演算手段２１０として機能する。第１ＦＰＧＡ６４０は、メイン制御回路１２０として機能する。
　第２ＡＦ回路６５０は、フェールセーフ処理部２００のＡＦ回路２１９として機能する。第２ＡＤ変換回路６６０は、フェールセーフ処理部２００のＡＤ変換回路２１２として機能する。第２ＦＰＧＡ６８０は、フェールセーフ制御回路２２０として機能する。
　共通ＣＰＵ６３０と、第１ＦＰＧＡ６４０及び第２ＦＰＧＡと、の間の情報の入出力に関して、共通ＣＰＵ６３０と第１ＦＰＧＡ６４０間には２本の信号線が設けられている。共通ＣＰＵ６３０と第２ＦＰＧＡ６８０間には２本の信号線が設けられている。
　第２の構成例では、メイン保護・制御演算手段１１０及びフェールセーフ保護・制御演算手段２１０として機能するチップ部品として共通ＣＰＵ６３０を用いている。このため、ＣＰＵ等のチップ部品が実装された単独の基板（演算基板）でも、メイン処理部１００及びフェールセーフ処理部２００としての機能演算の健全性を確保した上で、システム的な冗長化を図ることができる。したがって、基板の数の削減やチップ部品の少量化による構造の簡素化寄与することができる。
　共通ＣＰＵ６３０と第１ＦＰＧＡ６４０間及び共通ＣＰＵ６３０と第２ＦＰＧＡ６８０の間には、それぞれ２本の信号線が設けられている。このため、第１ＦＰＧＡ６４０からメイン鍵コード、共通ＣＰＵ６３０からメイン鍵合成コード、第２ＦＰＧＡ６８からフェールセーフ鍵コード、共通ＣＰＵ６３０からフェールセーフ鍵合成コードを同時に出力することができる。したがって、情報を入出力する際のタイムロスを抑制できる。
　≪第３の構成例≫
　図７は、保護継電装置１０のハードウェアの第３の構成例を示す図である。図６に示すように、第３の構成例において、保護継電装置１０は、基板７００を備える。基板７００には第１ＡＦ回路７１０、第１ＡＤ変換回路７２０、共通ＣＰＵ７３０、共通ＦＰＧＡ（第２チップ部品の一例）７４０、第２ＡＦ回路７５０、及び第２ＡＤ変換回路７６０が実装されている。
　第１ＡＦ回路７１０は、メイン処理部１００のＡＦ回路１１９として機能する。第１ＡＤ変換回路７２０は、メイン処理部１００のＡＤ変換回路１１２として機能する。共通ＣＰＵ７３０は、メイン保護・制御演算手段１１０及びフェールセーフ保護・制御演算手段２１０として機能する。共通ＦＰＧＡ７４０は、メイン制御回路１２０及びフェールセーフ制御回路２２０として機能する。
　第２ＡＦ回路７５０は、フェールセーフ処理部２００のＡＦ回路２１９として機能する。第２ＡＤ変換回路７６０は、フェールセーフ処理部２００のＡＤ変換回路２１２として機能する。共通ＣＰＵ７３０と、共通ＦＰＧＡ７４０との間の情報の入出力に関して、共通ＣＰＵ６３０と共通ＦＰＧＡ７４０間には４本の信号線が設けられている。
　第３の構成例では、メイン保護・制御演算手段１１０及びフェールセーフ保護・制御演算手段２１０として機能するチップ部品として共通ＣＰＵ７３０を用いている。さらに、メイン制御回路１２０及びフェールセーフ制御回路２２０として機能するチップ部品として共通ＦＰＧＡを用いている。このため、ＣＰＵ、ＦＰＧＡ等のチップ部品が実装された単独の基板（演算基板）でも、メイン処理部１００及びフェールセーフ処理部２００としての機能演算の健全性を確保した上で、システム的な冗長化を図ることができる。したがって、基板の数の削減やチップ部品の少量化による構造の簡素化に寄与することができる。
　共通ＣＰＵ７３０と共通ＦＰＧＡ７４０間には、４本の信号線が設けられている。このため、共通ＦＰＧＡ７４０からメイン鍵コード及びフェールセーフ鍵コード、共通ＣＰＵ７３０からメイン鍵合成コード及びフェールセーフ鍵合成コードを同時に出力することができる。したがって、情報を入出力する際のタイムロスを抑制できる。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０…保護継電装置、２０…遮断器、１００…メイン処理部、１１０…メイン保護・制御演算手段、１１２…ＡＤ変換回路、１１４…メイン制御演算部、１１６…メイン保護演算部、１１８…メイン鍵合成コード生成回路、１１９…ＡＦ回路、１２０…メイン制御回路、１２２…通電制御回路、１２４…メイン鍵コード発生回路、１２６…メイン鍵合成コード解読・照合回路、２００…フェールセーフ処理部、２１０…フェールセーフ保護・制御演算手段、２１２…ＡＤ変換回路、２１４…フェールセーフ制御演算部、２１６…フェールセーフ保護演算部、２１８…フェールセーフ鍵合成コード生成回路、２１９…ＡＦ回路、２２０…フェールセーフ制御回路、２２２…通電制御回路、２２４…フェールセーフ鍵コード発生回路、２２６…フェールセーフ鍵合成コード解読・照合回路、５００，６００，７００…基板、５１０，６１０，７１０…第１ＡＦ回路、５２０，６２０，７２０…第１ＡＤ変換回路、５３０…第１ＣＰＵ、５４０，６４０…第１ＦＰＧＡ、５５０，６５０…第２ＡＦ回路、５６０，６６０…第２ＡＤ変換回路、５７０…第２ＣＰＵ，５８０，６８０…第２ＦＰＧＡ，６３０，７３０…共通ＣＰＵ、７４０…共通ＦＰＧＡ

Claims (7)

  1. 　電力系統の状態を示すアナログ情報をデジタル情報に変換した情報に基づく判定を行う第１保護制御演算手段と、
    　前記第１保護制御演算手段の判定結果に基づいて、前記電力系統に設けられた遮断器を制御する第１制御回路と、
    　前記電力系統の状態を示すアナログ情報をデジタル情報に変換した情報に基づく判定を行う第２保護制御演算手段と、
    　前記第２保護制御演算手段の判定結果に基づいて、前記電力系統に設けられた遮断器を制御する第２制御回路と、を備え、
    　前記第１制御回路は、第１鍵コードを発生させる第１鍵コード発生回路を有し、
    　前記第１保護制御演算手段は、前記第１鍵コードに基づいて、第１鍵合成コードを生成する第１鍵合成コード生成回路を有し、
    　前記第２制御回路は、第２鍵コードを発生させる第２鍵コード発生回路を有し、
    　前記第２保護制御演算手段は、前記第２鍵コードに基づいて、第２鍵合成コードを生成する第２鍵合成コード生成回路を有し、
    　前記第１制御回路は、第１鍵合成コードと前記第１鍵コードが対応するか否かを判定する第１解読・照合回路を有し、第１鍵合成コードと前記第１鍵コードが対応することを条件に場合に前記電力系統に設けられた遮断器を制御し、
    　前記第２制御回路は、第２鍵合成コードと前記第２鍵コードが対応するか否かを判定する第２解読・照合回路を有し、第２鍵合成コードと前記第２鍵コードが対応することを条件に前記電力系統に設けられた遮断器を制御する、
    　保護継電装置。
  2. 　前記第１鍵コード発生回路及び前記第２鍵コード発生回路は、それぞれ所定周期ごとに乱数を発生させて、第１鍵コード及び第２鍵コードを発生させる、
    　請求項１に記載の保護継電装置。
  3. 　前記第１鍵コード及び前記第２鍵コードは、複数ビットのビット列を備え、
    　前記第１鍵合成コード生成回路及び前記第２鍵合成コード生成回路は、前記第１鍵コード及び前記第２鍵コードのビット列における各ビットに対して既知の論理演算を行った結果を前記第１鍵合成コード及び前記第２鍵合成コードとしてそれぞれ生成し、
    　前記第１解読・照合回路は、前記論理演算に基づく検証を行って第１鍵合成コードと前記第１鍵コードが対応するか否かを判定し、
    　前記第２解読・照合回路は、前記論理演算に基づく検証を行って第２鍵合成コードと前記第２鍵コードが対応するか否かを判定する、
    　請求項１に記載の保護継電装置。
  4. 　前記第１保護制御演算手段は、前記アナログ情報を前記デジタル情報に変換する第１ＡＤ変換回路を更に備え、
    　前記第１鍵合成コード生成回路の一部が前記第１ＡＤ変換回路に設けられている、
    　請求項１に記載の保護継電装置。
  5. 　外部により入力されるアナログ情報をフィルタリングするアナログフィルタ回路と、
    　前記第１鍵合成コードに基づいて、検証アナログ情報を生成し、前記アナログフィルタ回路を通過した前記検証アナログ情報に基づいて、前記アナログフィルタ回路の動作を検証する検証部と、を更に備える、
    　請求項１に記載の保護継電装置。
  6. 　前記第１保護制御演算手段及び前記第２保護制御演算手段は、基板に実装された第１チップ部品に設けられている、
    　請求項１に記載の保護継電装置。
  7. 　前記第１制御回路及び前記第２制御回路は、前記基板に実装された、前記第１チップ部品と異なる第２チップ部品に設けられている、
    　請求項６に記載の保護継電装置。
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