JP5767922B2 - ディジタル型保護継電システム - Google Patents

Description

本発明の実施形態は、ディジタル型保護継電システムに関する。

ディジタル型保護継電システムの信頼性を高め可運用性を向上させるには、ディジタル型保護継電器を複数設けて冗長化することが多い。次の［１］〜［３］の冗長構成がよく用いられる。
［１］ メインリレー要素とフェイルセーフリレー要素とのＯＲ構成（Ｍ＋ＦＤ構成）
［２］ メインリレー要素とメインリレー要素とのＡＮＤ構成（Ｍ＋Ｍ(ＡＮＤ)構成）
［３］ メインリレー要素とメインリレー要素とのＯＲ構成（Ｍ＋Ｍ(ＯＲ)構成）
記号Ｍはメインリレーを示し、ＦＤはフェイルセーフリレー要素を示す。ＯＲは論理和を意味し、ＡＮＤは論理積を意味する。いずれも次に説明するように一長一短である。

［１］のＭ＋ＦＤ構成においては、フェイルセーフ部のアナログ入力点数が多数必要になり、その分、制約も大きくなる。また（Central Processing Unit）ＣＰＵによるフェイルセーフリレー要素のリレー演算処理能力、および出力点数にも制約があるので主回路系統が大規模の保護向けには適用が困難である。また、フェイルセーフ部が実装されているのでコストが高くなる。

［２］のＭ＋Ｍ（ＡＮＤ）構成においては、遮断器への開放指令は、２台のディジタル型保護継電器の出力の論理積（ＡＮＤ）に基づいて送出される。しかしながらディジタル型保護継電器の誤差により、１台だけ動作し１台が不動作になり、必要な場面で開放指令が出ない可能性がある。これは動作限界点付近では特に起こりやすい。また２台の装置とも同じメインリレー演算を行っているので、特殊な状況下では共に誤動作し、遮断器に対して不要な開放指令を出す可能性がある。

［３］のＭ＋Ｍ（ＯＲ）構成においては、１台のディジタル型保護継電器のメインリレーの開放指令のみで遮断器が開放される。このため出力基板の接点不良など、出力に影響する異常となった時に、その出力を抑止する前に遮断器に対して開放指令を出す可能性がある。

特開２００６−０５０８１３号公報

以上述べたように冗長化された既存のディジタル型保護継電システムでは、コストが高かったり（特に［１］）、信頼性に難点があるケース（特に［２］、［３］）があり、何らかの対処が望まれている。
目的は、信頼性の高いディジタル型保護継電システムをコストの上昇無しに提供することにある。

実施形態によれば、電力系統に設けられる遮断機への開放指令制御信号を生成出力する保護継電システムは、電力系統に接続される主系保護継電器と、電力系統に接続され主系保護継電器とは別の従系保護継電器と、開放部とを具備する。主系保護継電器および従系保護継電器は、変換部と、メインリレー演算部と、フェイルセーフリレー演算部とを備える。変換部は、電力系統における電圧および電流の少なくとも一方のレベルをディジタルデータ化する。メインリレー演算部は、レベルを反映するディジタルデータに対する演算処理により開放指令を算出し出力する。フェイルセーフ演算部は、レベルを反映するディジタルデータに対する演算処理によりメインリレー演算部とは異なる基準で開放指令を算出し出力する。開放部は、主系保護継電器のメインリレー演算部から出力される開放指令と従系保護継電器のフェイルセーフリレー演算部から出力される開放指令との論理積と、主系保護継電器のフェイルセーフリレー演算部から出力される開放指令と従系保護継電器のメインリレー演算部から出力される開放指令との論理積との論理和を開放指令制御信号として生成する。

第１の実施形態に係わるディジタル型保護継電システムの一例を示す機能ブロック図。 比較のため既存のディジタル型保護継電システムの一例を示す機能ブロック図。 第２の実施形態に係わるディジタル型保護継電システムの一例を示す機能ブロック図。 比較のため既存のディジタル型保護継電システムの他の例を示す機能ブロック図。 第３の実施形態に係わるディジタル型保護継電システムの一例を示す機能ブロック図。 比較のため既存のディジタル型保護継電システムの他の例を示す機能ブロック図。

［第１の実施形態］
図１は、第１の実施形態に係わるディジタル型保護継電システムの一例を示す機能ブロック図である。図１に示されるディジタル型保護継電システムは、例えば電力会社の変電所や、電気鉄道に電力を供給する電鉄受変電システムなどに適用され、電力系統に設けられる遮断機への開放指令制御信号を生成出力する。

図１に示されるディジタル型保護継電システムは、いずれも電力系統に接続されるディジタル型保護継電器１Ｃを２台備え、一方を１系（主系）、他方を２系（従系）として運用する。各系の出力は遮断器開放回路１４に与えられる。遮断器開放回路１４は、１系、２系から独立に出力される開放指令の論理的な帰結に基づいて生成した開放指令を、制御信号として遮断器１１に与える。

１系および２系のディジタル型保護継電器１Ｃは、メイン部２を備える。メイン部２は、メインリレーおよびフェイルセーフリレー用の入力変換器４Ａと、メインリレーおよびフェイルセーフ用のアナログ／ディジタル変換器５Ａと、メインリレーおよびフェイルセーフ用ＣＰＵ（ＲＹ−ＣＰＵ）６Ａと、シーケンス処理用ＣＰＵ（ＳＱ−ＣＰＵ）７と、複数の出力基板８とを備える。ＲＹ−ＣＰＵ６Ａは、メインリレー要素およびフェイルセーフリレー要素を実装し、そのリレー演算を行う。

メイン部２において、主回路系統のアナログ電流および電圧は入力変換器４Ａに入力され、その電流レベルおよび電圧レベルはアナログ／ディジタル変換器５Ａによりディジタルデータに変換される。ディジタルの電流値および電圧値はＲＹ−ＣＰＵ６Ａに与えられ、メインリレー要素およびフェイルセーフリレー要素のリレー演算に使用される。

ＲＹ−ＣＰＵ６Ａによるメインリレー要素のリレー演算の結果、メインリレー要素の動作が検出されると、ＳＱ−ＣＰＵ７によるシーケンス処理が実行され、出力基板８から開放指令Ｍ−ＴＲＩＰが出力される。
またＲＹ−ＣＰＵ６Ａは、メインリレー要素のリレー演算とは独立に、フェイルセーフリレー要素のリレー演算も行う。フェイルセーフリレー要素のリレー演算の基準は、メインリレー要素のリレー演算の基準とは異なる。すなわち第１の実施形態では、メイン部１Ｃにおいて、メインリレー要素のリレー演算に加えてフェイルセーフリレー要素のリレー演算も併せて実施する。これはＲＹ−ＣＰＵ６Ａの演算処理能力をチューニングすれば十分に可能である。演算の結果フェイルセーフリレー要素が動作検出されると、ＳＱ−ＣＰＵ７から出力基板８を介して開放指令ＦＤ−ＴＲＩＰが出力される。
以上の構成によれば、従来のＭ＋ＦＤ構成のフェイルセーフ部の処理がメイン部２において実施される。２系のメイン部２も同様の構成を備え、同様の処理が実施されて、互いに独立に算出された開放指令Ｍ−ＴＲＩＰ、ＦＤ−ＴＲＩＰが出力される。

１系のディジタル型保護継電器１Ｃからの開放指令Ｍ−ＴＲＩＰ（１系Ｍ−ＴＲＩＰ）、ＦＤ−ＴＲＩＰ（１系ＦＤ−ＴＲＩＰ）、および、２系のディジタル型保護継電器１ＣからのＭ−ＴＲＩＰ（２系Ｍ−ＴＲＩＰ）、ＦＤ−ＴＲＩＰ（２系ＦＤ−ＴＲＩＰ）は、いずれも遮断器開放回路１４に入力される。
遮断器開放回路１４は例えばハードウェアの論理回路であり、（１系Ｍ−ＴＲＩＰ）と（２系ＦＤ−ＴＲＩＰ）との論理積と、（１系ＦＤ−ＴＲＩＰ）と（２系Ｍ−ＴＲＩＰ）との論理積との論理和を遮断器１１に与える。すなわち、｛（１系Ｍ−ＴＲＩＰ）∩（２系ＦＤ−ＴＲＩＰ）｝∪｛（１系ＦＤ−ＴＲＩＰ）∩（２系Ｍ−ＴＲＩＰ）｝が、開放指令制御信号として遮断器１１に与えられる。

図２は、比較のため既存のディジタル型保護継電システムの一例を示す機能ブロック図である。図２においてはＭ＋ＦＤ構成のシステムが示される。図２において、符号１ＡがＭ＋ＦＤ構成のディジタル型保護継電器である。すなわち、このディジタル型保護継電器１Ａは、互いにハードウェア的に分離されたメイン部２とフェイルセーフ部３とを備える。ディジタル型保護継電器１Ａは１系および２系とにそれぞれ設けられる。

図２において各系のメイン部２は、メインリレー要素のリレー演算機能に特化している。フェイルセーフ部３は、フェイルセーフリレー用の入力変換器９と、その出力に対する演算処理を行うフェイルセーフ用ＣＰＵ（ＦＤ）１０とを備える。ＦＤ１０はアナログ／ディジタル変換などの処理を行うほかはメインリレー要素と比較して単純な処理を担うにとどまり、その代わり高速に動作するように機能を特化されている。ＦＤ１０はフェイルセーフリレー要素のリレー演算および出力処理を行う。

そうして、それぞれ独立に算出された計４系統のＭ−ＴＲＩＰ（１系、２系）およびＦＤ−ＴＲＩＰ（１系、２系）は、外部のハードウェア回路により論理演算され、Ｍ−ＴＲＩＰ（１系）とＦＤ−ＴＲＩＰ（１系）との論理積と、Ｍ−ＴＲＩＰ（２系）とＦＤ−ＴＲＩＰ（２系）との論理積との論理和が、遮断機１１への開放指令となる。ハードウェア回路にはトリップロック回路１２が設けられる。トリップロック回路１２はいずれかの系のディジタル型保護継電器が故障した場合に、その故障したディジタル型保護継電器からの出力を抑止するもので、残る健全側のディジタル型保護継電器で保護を継続する。

このような構成であるから図２に示されるシステムでは、ハードウェア構成が大きくなりがちであり、演算処理機能の制約なども生じて大規模な保護対象への適用には不向きである。フェイルセーフ部を実装することによってコストも高くなりがちである。

これに対し第１の実施形態では、１系および２系に多重化されるディジタル型保護継電器１Ｃにおいて、メインリレー要素のリレー演算に加えてフェイルセーフリレー要素のリレー演算も併せて実施される。よって各系にフェイルセーフリレー部を独立して設ける必要がなくなるので、基板点数を削減することなどが可能になり、省サイズ化および低コスト化を促すことができる。１系および２系から個別に出力される計４系統のＭ−ＴＲＩＰおよびＦＤ−ＴＲＩＰは、遮断器開放回路１４において、いわばたすきがけ演算され、１系統の開放指令として出力される。つまり主系のＭ信号と従系のＦＤ信号との論理積と、主系のＦＤ信号と従系のＭ信号との論理積との論理和が遮断機１１への開放指令となる。このような論理演算により信頼性の向上も図れる。

また、系ごとのフェイルセーフ部を削減できるので、フェイルセーフ部に係わる制約の影響が無くなり、大規模系統の保護にも十分に適用することが可能になる。コストの面でもＭ＋Ｍ（ＡＮＤ）構成またはＭ＋Ｍ（ＯＲ）構成と同等となる。
また、入力変換器４Ａ、アナログ／ディジタル変換器５ＡおよびＲＹ−ＣＰＵ６Ａはそれぞれ複数実装することが可能である。よってメインリレー要素の入力変換器、アナログ／ディジタル変換器およびＲＹ−ＣＰＵと、フェイルセーフ要素の入力変換器、アナログ／ディジタル変換器およびＲＹ−ＣＰＵとを分けるようにすれば、メインリレー要素およびフェイルセーフリレー要素のリレー演算の影響による誤動作／誤不動作を低減することが可能になる。

また、メインリレー要素とフェイルセーフリレー要素は、リレー演算の基準やアルゴリズムが異なるので、特殊な状況下においても誤動作の心配がない。またメインリレー要素の開放指令とフェイルセーフリレー要素の開放指令が個別の出力であり、さらに、別体のディジタル型保護継電器であるので、出力に影響する可能性のある異常でも、遮断器１１に対して誤った開放指令が出力されることがない。
さらには、メインリレー要素とフェイルセーフリレー要素との論理積（ＡＮＤ）から開放指令信号を生成するようにしているので、動作限界付近での誤差による影響を排除して、確実に遮断器１１を開放することができる。
これらのことから、信頼性の高いディジタル型保護継電システムをコストの上昇無しに提供することが可能になる。

［第２の実施形態］
図３は、第２の実施形態に係わるディジタル型保護継電システムの一例を示す機能ブロック図である。図３において図１と共通する部分には同じ符号を付して示し、ここでは異なる部分についてのみ説明する。

図３において、遮断器開放回路（符号を１４Ａとする）は、フェイルセーフ出力選択回路１５１，１５２を備える。フェイルセーフ出力選択回路１５１はＭ−ＴＲＩＰ（２系）と直列に接続され、フェイルセーフ出力選択回路１５２はＭ−ＴＲＩＰ（１系）と直列に接続される。フェイルセーフ出力選択回路１５１，１５２のいずれにも、ＦＤ−ＴＲＩＰ（１系）とＦＤ−ＴＲＩＰ（２系）とが入力される。

上記構成においてフェイルセーフ出力選択回路１５２は、１系、２系ディジタル保護継電器２のいずれも正常に機能している状態においてはＭ−ＴＲＩＰ（１系）にＦＤ−ＴＲＩＰ（２系）のみを接続する。同様にフェイルセーフ出力選択回路１５１は、１系、２系ディジタル保護継電器２のいずれも正常に機能している状態においてはＭ−ＴＲＩＰ（２系）にＦＤ−ＴＲＩＰ（１系）のみを接続する。これにより第１の実施形態と同様の信号経路が形成され、従って同様の機能が実現される。

一方、フェイルセーフ出力選択回路１５２は、２系ディジタル保護継電器２の機能停止状態（例えば異常発生時、あるいはメンテナンスなどのための不使用時）においては、Ｍ−ＴＲＩＰ（１系）にＦＤ−ＴＲＩＰ（１系）のみを接続する。またフェイルセーフ出力選択回路１５１は、１系保護継電器２の機能停止状態においては、Ｍ−ＴＲＩＰ（２系）にＦＤ−ＴＲＩＰ（２系）のみを接続する。

このような構成であるから、いずれかの系のディジタル保護継電器の機能が停止した場合、他の系の健全なディジタル保護継電器のＭ−ＴＲＩＰとＦＤ−ＴＲＩＰとの論理和出力が開放指令として遮断機１１に与えられるようになり、健全な系による保護動作が継続される。
さらに、両系の機能が停止した状態では、フェイルセーフ出力選択回路１５は異なる系のＭ−ＴＲＩＰ出力とＦＤ−ＴＲＩＰ出力との論理積をとるべく諸回路の切替を行い、遮断器１１に対して開放指令を出力する。これにより保護継続が優先される。なお、１系、２系ともに自らの機能をモニタする自己診断機能（diagnostics機能）を備えており、障害などが発生すると直ちにその旨を通知するアラーム信号を外部に出力するようになっている。遮断器開放回路１４Ａはこのアラーム信号に基づいてフェイルセーフ出力選択回路１５１，１５２を制御する。

図４は、比較のため既存のディジタル型保護継電システムの他の例を示す機能ブロック図である。図４には（Ｍ＋Ｍ(ＡＮＤ)構成）がされる。図４のシステムは１系１Ｂ、２系１Ｂともにメイン部２のみを備え、各出力Ｍ−ＴＲＩＰ（１系）とＭ−ＴＲＩＰ（２系）との論理積により開放指令が生成される。さらに、開放指令の信号伝達路と並列にバイパス経路１３が設けられ、いずれかの系のディジタル型保護継電器２が故障した際に、その故障したディジタル型保護継電器２をバイパスして除外するようにする。これにより、残る健全側のディジタル型保護継電器２で保護動作が継続される。
しかしながらこの構成は特殊な状況下における信頼性に難点があり、必要な場面で開放指令が出なかったり、逆に不要な開放指令が出力されてしまうおそれがある。

これに対し第２の実施形態によれば、いずれかの系が機能を停止しても、残る健全な系により保護を継続することができる。健全な系においては互いに独立なＭ−ＴＲＩＰとＦＤ−ＴＲＩＰとの論理和による開放指令が生成されるので、信頼性を損ねることもない。以上から第１の実施形態の効果に加え、第２の実施形態では、システムの信頼性をさらに高めることが可能になる。

［第３の実施形態］
図５は、第３の実施形態に係わるディジタル型保護継電システムの一例を示す機能ブロック図である。図５において図３と共通する部分には同じ符号を付して示し、ここでは異なる部分についてのみ説明する。

図５のディジタル型保護継電システムは、開放指令の供給経路にトリップロック回路１２を備える。トリップロック回路１２は、１系保護継電器１Ｃおよび２系保護継電器１Ｃの双方の機能停止状態において、開放指令の遮断機１１への入力を阻止する。このような構成により、両系異常時には保護抑止が優先されることとなる。

図６は、比較のため既存のディジタル型保護継電システムの他の例を示す機能ブロック図である。図６においては（Ｍ＋Ｍ(ＯＲ)構成）が示される。図６のトリップロック回路１２は、いずれかの系のディジタル型保護継電器２が機能を停止すると、そのディジタル型保護継電器２からの出力を抑止する。これにより残る健全側のディジタル型保護継電器２により保護動作が継続される。しかしながら１系、２系のＭ−ＴＲＩＰの論理和構成であるので、やはり信頼性に難点がある。
これに対し第３の実施形態によれば、第２の実施形態と同様に高い信頼性を実現することが可能になる。加えて、１系、２系共に障害が発生した場合には両系の保護を抑止することで誤動作を防止することが可能になり、信頼性をさらに高めることが可能になる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示するものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１Ｃ…ディジタル型保護継電器、２…メイン部、４Ａ…メインリレー／フェイルセーフリレー用入力変換器、５Ａ…メインリレー／フェイルセーフリレー用アナログ／ディジタル変換器、６Ａ…メインリレー／フェイルセーフリレー用ＣＰＵ、７…シーケンス処理用ＣＰＵ、８…出力基板、１１…遮断器、１２…トリップロック回路、１４…遮断器開放回路、１４Ａ…遮断器開放回路、１５１，１５２…フェイルセーフ出力選択回路、１Ａ…ディジタル型保護継電器、３…フェイルセーフ部、４…メインリレー用入力変換器、５…アナログ／ディジタル変換器、６…メインリレー用ＣＰＵ、９…フェイルセーフリレー用入力変換器、１０…フェイルセーフ用ＣＰＵ、１Ｂ…ディジタル型保護継電器、１３…バイパス回路

Claims (2)

1. 電力系統に設けられる遮断機への開放指令制御信号を生成出力する保護継電システムにおいて、
   前記電力系統に接続される主系保護継電器と、
   前記電力系統に接続され前記主系保護継電器とは別の従系保護継電器と、
   前記主系保護継電器の出力と前記従系保護継電器の出力とに基づいて前記開放指令制御信号を生成する開放部とを具備し、
   前記主系保護継電器および前記従系保護継電器は、
   前記電力系統における電圧および電流の少なくとも一方のレベルをディジタルデータ化する変換部と、
   前記レベルを反映する前記ディジタルデータに対する演算処理により開放指令を算出し出力するメインリレー演算部と、
   前記レベルを反映する前記ディジタルデータに対する演算処理により前記メインリレー演算部とは異なる基準で開放指令を算出し出力するフェイルセーフリレー演算部とを備え、
   前記開放部は、
   前記主系保護継電器のメインリレー演算部から出力される開放指令と前記従系保護継電器のフェイルセーフリレー演算部から出力される開放指令との論理積と、前記主系保護継電器のフェイルセーフリレー演算部から出力される開放指令と前記従系保護継電器のメインリレー演算部から出力される開放指令との論理積との論理和を前記開放指令制御信号とし、
   前記従系保護継電器の機能停止状態においては、前記主系保護継電器のメインリレー演算部から出力される開放指令と前記主系保護継電器のフェイルセーフリレー演算部から出力される開放指令との論理和を前記開放指令制御信号とし、
   前記主系保護継電器の保護継電器の機能停止状態においては、前記従系保護継電器のフェイルセーフリレー演算部から出力される開放指令と前記従系保護継電器のメインリレー演算部から出力される開放指令との論理和を前記開放指令制御信号とする、保護継電システム。
2. さらに、前記主系保護継電器および前記従系保護継電器の機能停止状態においては、前記開放指令制御信号の前記遮断機への入力を阻止する阻止部を具備する、請求項１に記載の保護継電システム。

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