JPS621060A - デジタル処理装置の入出力制御方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の利用分野） 本発明は、デジタル処理装置の入出力制御方法および装
置に係り、特に少量多種の入力データを処理する、電力
系統保護リレー等に適用するに好適な、マルチマイクロ
プロセッサを用いたデジタル処理装置の入出力制御方法
および装置に関する。

（発明の背景） 電力系統の保護リレーを、マルチマイクロプロセッサを
用いたデジタル処理装置で構成する場合は、良く知られ
ているように、少量多種データを高速に処理することが
要求される。

すなわち、電力保護リレーにおいては、保護対象である
電力系統の事故による被害（機器横規、停電等）を最少
とするため、系統事故を可及的瞬時に検出し、遮断器等
に遮断指令を伝達して事故系統を除去しなければならず
、このためには、各種データの高速処理が必要となる。

通常、前述のデジタル処理装置としては、マイクロプロ
セッサを中心に、メモリ及び入出力装置等で構成された
。いわゆるマイクロコンピュータが広く用いられている
。

このデジタル処理装置に高速処理能力を付与する方法に
は、種々の手法が考えられるが、その一つとしてマルチ
マイクロプロセッサシステムがある。このようなマルチ
マイクロプロセッサについては、Ｙ・ベイカー著、渡辺
豊英他訳「マルチマイクロ　プロセッサシステム」（啓
学出版社、１９８４年）の第２８頁〜第３１頁等におい
て論じられている。

保護リレーは、その目的上、装置の信頼性が重要である
ことから、そのデジタル処理装置にも高信頼性が要求さ
れる。このため、複雑な構成によらず、なるべくシンプ
ルな構成とし、部品点数もなるべく少くして、その固有
信頼度を高めた処理装置が要求されている。

第４図は従来のデジタル保護リレーの構成を示すブロッ
ク図である。

図中、２２及び２３は、それぞれ、演算処理を実旋する
人及びＢ演算部であり、図からも容易に分るように、両
演算部は同じブロック構成となっている。

１及び６は、マイクロプロセッサ等で構成される演算ユ
ニット、２及び７は双方向性のパスバクファ、４及び９
はメモリである。また、５及び１０はアドレス、データ
、及びコントロール信号等を伝送するための局所バスで
あり、３及び８は制御部である。

また、第４図において、１７は共有バスであり５及び１
０と同様に、アドレス、データ及びコントロール信号等
を伝送するように構成されている。

１８は入力装置、１９は出力装置、１２．１５は制御信
号線、１３．１６は入出力制御信号線、２４゜２５は制
御信号線、２８は共通メモリ、２９は共通制御部である
。

次に、第４図の装置の動作を、第５図を参照して説明す
る。

なお、第５図において、（Ａ）は、例えば送電線の電圧
波形（例えば％　ａ相）のような入力信号波形、（Ｂ）
は入力装置１８によるデータサンプリングとＡ／Ｉ）変
換のタイミング、（Ｃ）および（Ｄ）は人演算部２２お
よびＢ演算部２３による入力取込みおよび出力のタイミ
ング、（Ｂ）は出力装置１９による出力のタイミングを
それぞれ示している。また、ＣＢ）〜（Ｂ）は、（Ａ）
に示した時刻ｔ。からｔ５．までの部分を拡大して示す
ものである。

Ａ演算部２２およびＢ演算部２３は、それぞれ独立して
おり、通常のマイクロコンピュータと同様の動作をする
。入力装置１８は、入力データである送電線の電圧波形
（例えば、ａ相）を、時刻ｔ０〜１．においてサンプリ
ングし、Ａ／Ｄ　ｉ換する。

なお、ここでは、説明の便宜と簡略化のために。

入力データは送′亀線のａ相電圧波形であるとしている
が、当業者には容易に理解されるように、実際は他のす
、ｃ相および零相′１圧、あるいは１１Ｌ流波形につい
ても、同様のサンプリング、Ａ／Ｉ）変換が同時間内に
行なわれる。

前記のようにＡ／Ｉ）変換された入力データは、共有バ
ス１７および局所バス５．１０を介して、時刻ｔ、〜ｔ
、の間に人演算部２２のメモリ４へ、また時刻ｔ□〜ｔ
□の間にＢ演算部のメモリ９へそれぞれ取込まれる。

Ａ演算部２２およびＢ演算部２３のメモリ４および９に
は、良く知られているように所定のプログラムが記憶さ
れているので、演算ユニット１および６は、前記プログ
ラムおよび入力データに基づいて所定の演算を実行する
。

そして、それぞれの演算部における演算結果は。

Ａ演算部２２については時刻ｔ３１〜ｔｓ２　の間に。

またＢ演算部２３については時刻ｔ４１〜ｔｉｔ　の間
に、前記バス５，７および１７を介して、共有メモリ２
Ｂへ一旦記憶される。

その後、前記演算結果は、共有メモリ２８から共有バス
１７および出力装置１９を介して、外部装置へ出力され
る。共通制御部２９は、以上に述べた各部の動作および
そのタイミングを制御する。

前述の従来装置では、つぎのような問題点や欠点があっ
た。

＋１１共有バス１７上での競合をさけるために、Ａ演算
部２２およびＢ演算部２３によるバス使用状況を監視し
、その使用、専有をコントロールするための共通制御部
２９を必要とするばかりでなく、第５図の波形（Ｄ）や
（Ｅ）から明らかなように、入力の取込みや演算結果の
出力時に、待ち時間を必要とする。したがって、全体的
な処理時間の短縮化に限度があり、また構成も複雑化し
て信頼性の低下を生じ易い。

（２）両演算部の演算結果を統合してｌデータ（１語）
として出力することが望まれる場合、共有メモリ２８に
一旦記憶した後に出力することになるので、この面から
も処理時間の短縮化や信頼性向上が妨げられる。

（発明の目的） 本発明は上記した点に鑑み、簡単な構成の変更だけで、
デジタル保護リレー等に適用するに好適な、マルチマイ
クロプロセッサ方式１こよる、デジタル処理装置の入出
力制御方法および装置を提供することを目的とする。

（発明の概要） 上記の目的を達成するため１本発明では、保護リレーは
、その性格上、少量・多種データを演算することに着目
し、共有バス上に１組の入出力装置及びそれぞれが演算
ユニット（マイクロプロセッサ）及びメモリからなる複
数の演算部を配置し、データ入出力等の共通処理はいず
れか１つの演算部のみで実旋し、一方入力データの演算
処理は各演算部が独立に実旋するようにしたことを特徴
としている。

また本発明は、各演算部のメモリのアドレス構成が入力
処理時には同一アドレス領域となり、また出力処理時に
は重複のない別個のアドレス領域となるように切替制御
されるようにした点に特徴がある。

さらに、本発明は、前記演算部が、共有バスと局所バス
との接続部に配置された双方向性バスバッファと、前記
演算ユニット、双方向性バスバッファ、および制御部間
に設けられた制御信号線と、前記制御部、局所バス間に
設けられた入出力制御信号線と、前記制御部およびメモ
リ間に設けられたアドレス切替信号線とを具備し、また
各演算部の制御部相互間には制御信号線が設けられた点
に特徴がある。

（発明の実施料） 以下に、図面を参照して１本発明の詳細な説明する０ 第１図は本発明の一笑旋例のブロック図である。

なお、同図において、第４図と同一の符号は、同一また
は同等部分をあられしている。

第４図との対比から明らかなように、この実施料は、第
４図の従来例から共有メモリ２８および共通制御部２９
を除去し、アドレス切替信号線１１．１４および制御信
号線２４９２５を追加したものに相当する。

っぎに、第２図および第３図を参照して前記実施料の動
作を説明する。

ここでは、説明の便宜上、Ａ演算部２２が共通演算処理
を実旋するものであり、またそれぞれのバス間、すなわ
ち１局所バス５，１０．共有バス１７相互間は分離状態
にあるものとする。

制御部３は、予めメモリ４に記憶されたプログラムに従
い、局所バス５および入出力制御信号線１３を介する信
号によって制御される。

入力処理を実旋する場合には、「入力処理開始」のプロ
グラムが実行されたことを判断し、まず前記制御部３か
らＢ演算部２３の制御部８に向けて。

制御信号が、制御信号線２４を介して伝送される。

これを受けた制御部８は、演算ユニット６に対し、「演
算動作中断」の指令を、制御信号線２５により与え、一
連の演算処理を中止させる。この時、演算ユニット６は
、その演算処理の中止と同時に、局所バス１０を分離す
るように動作する。

制御部８は、以上の状態が確認された時点で、双方向性
バスバッファ７に、「共有バス１７と局所バスｌＯとを
接続せよ」との指令を、制御信号線１５により与える。

その結果、局所バス１０は共有バス１７と同じ動作がで
きるようになる。

以上の指令が全て実行完了した時点で、制御部８は、こ
のことを制御信号線２５番こより制御部３に報知する。

制御部３は、制御信号線２５上の信号により、以上の状
態を確認した後、制御信号線１２を介して、双方向バス
バッファ２に対して、Ｂ演算部２３の場合と同様に、「
局所バス５と共有バス１７とを接続せよ」との指令を与
える。

以上の動作により、入力装置１８、出力装置１９及びＢ
演算部２３内のメモリ９は全て、演算ユニットｌの制御
を受けることができる状態になる。

次に入力処理について説明する。入力処理は。

一般のマイクロコンピュータシステムの場合と同様、入
力プログラムに基づいて、演算ユニット１により、局所
バス５、双方向性バスバッファ２、及び共有バス１７を
介して、入力装置１８に入力指令を与えることで開始さ
れる。

前記入力装置１８から取込まれ、必要に応じてＡ／Ｄ変
換された入力データは、入力指令とは逆に１共有バス１
７、双方向性バスバッファ２％及び局所バス５を介して
、演算ユニット１内に設けられている１時レジスタ（図
示せず、なお一般には、アキエムレータとも呼ばれる）
にまず取り込まれる。

次に、演算ユニット１の前記１時レジスタに吹っ込まれ
た入力データは、メモリ４及びメモリ９に同時に記憶さ
れる。この時の記憶動作が本発明の特徴の１つとなるも
のであり、その動作は次の様に行なわれる。

メモリ４及び９の、入力処理時のアドレス構成を第２図
に示す。図中、第１図と同一の番号は同一または回生部
分を示している。また、図の実線で示したアドレス領域
は、各メモリ４，９に対する。書込み（入力処理）時の
アドレスを示している。

この図から明らかなように、２つのメモ’Ｊ　４　ｔ９
が、同一アドレス領域（図示の例では＄１０００〜＄１
ＦＦＦ　）となるように制御されていることが、本発明
の１つの大きな特徴である。

書込み動作時には、前記したように、局所バス５及び１
０．共有バス１７は全て接続されているため、演算ユニ
ットｌの１時レジスタに取り込まれているデータを１通
常の書込み動作により、メモリ５及び９の同一アドレス
に同時に書込むことができる。

前述の書込み動作は、入力すべきデータの全てについて
繰り返し実行され、それらは、−回の入力及び書込み動
作により、Ａ、Ｂ両演算部２２゜２３のそれぞれのメモ
リの同一アドレスに書込まれることになる。

以上のデータ入力処置が完了した時点で、制御部３及び
８は、バス分離動作を実施するプログラムにより、そし
てまた演算ユニット１の指令により、局所バス５及び１
０と共有バス１７を分離させると共に、前記入力および
書込み動作中、その動作を中断していた演算ユニット６
に演算処理再開の指令を与える。

以上説明した動作により、両演算部２２．２３には、同
一データが同時に入力され、その後は、それぞれ別々ま
たは同一のプログラムにしたがって、各演算ユニット１
および６により並列処理が実行される。

欠番こ、出力処理時の動作を説明する。

局所バス５及び１０と共有バス１７との結合は、前記説
明と同様に実行されるが、出力処理時には、後で詳述す
るように、メモリ４及び９のアドレスの割付が異なるよ
うに制御される。このことが、本発明の第２の大きな特
徴である。

出力処理時の動作が前記入力処理と異なるのは、出力す
べきデータが、Ａ演算部２２及びＢ演算部２３での演算
処理結果として、それぞれのメモリ４．９に別個に、し
かも演算ユニットｌからみて相異なるアドレスに格納さ
れていることである。

メモリ４及び９のアドレス割付を異ならせるための制御
は、以下の様な手順で行なわれる。

第１図の制御部８は、この出力処理時には、メモリ９に
対する読出しモードであることを、局所バス１０よりの
入出力制御信号線１６上の信号によって認知し、メモリ
９に対するアドレス切替信号線１４上に、アドレス切替
信号を出力する。

この時のアドレス切替状態を、第２図に、模式的に破線
で示す。すなわち、物理的（ハード的）には同一のメモ
リが、演算ユニットｌよりの読出し時には、データ入力
時とは異なる、別のアドレス領域に見えるようにする。

すなわち、例えば、データ入力時に＄１０００〜＄ＩＦ
ＦＦであったアドレス領域が、出力処理時には＄２００
０〜＄２ＦＦＦのアドレス領域に見えるようにする。

このようなアドレス切替の結果、出力処理は。

演算ユニット１のみの制御により、ＡおよびＢ演算部そ
れぞれの演算処理結果を、時系列的に、かつ待時間無し
に連続して出力装置１９に出力できることになる。

以上に説明した本発明の動作を時系列的に示したのが、
第３図のタイムチャートである。

この図において％第５図と同一の符号は、同一または同
等部分をあられしている。第５図に関して前述したよう
に、時刻ｔ０から１．の間に必要な入力データのサンプ
リングおよびＡ／Ｄ変換が実行される。

時刻ｔ、〜ｔ、の時間はデータ入力処理のタイミングで
ある。この時間帯では、前の動作説明で述べたように、
Ａ演算部２２の演算ユニッｌ−１がメモリ４および９の
両方にアクセス可能となり％Ａ及びＢ演算部のメモリ４
．９に同時に、また同一アドレスにその入力データが取
り込まれる。

ｔ、は、入力処理が終了した時点である。その後、Ａ及
びＢ演算部の両方が共に動作ｅｉｒｒ４Ｑな状態となり
、それぞれ、時刻ｔ、〜ｔ１間で入力された同一データ
を用いて、並行して保護リレー演算処理等が実行される
。

時刻ｔ３〜ｔ６の時間帯は出力処理期間であり、まず１
時刻ｔ３〜ｔ４でＡ演算部２２の出力処理、時刻ｔ４〜
ｔ６でＢ演算部２３の出力処理が、連続して、かつ待時
間無しに実行される。

なお、以上では、演算部が２つの例について説明したが
、２つ以上の演算部を用いたシステムでも同様の制御、
すなわち、入出力動作時には、いずれか１つの演算部が
、すべての演算部のメモリにアクセスしてこれを制御す
るようにし、残りの演算部については、実流側で説明し
たのと同様に、その動作を中断させることにより、入出
力共通・演算処理並列のマルチマイクロプロセッサシス
テムが構成できることは言うまでもない。

又、第１図の実流側では、共通入出力処理を特定の（固
定の）演算部で突腕するものとして説明したが、共有バ
ス１７に接読された複数の演算部のうちの任意の１つで
、前記共通入出力処理が突腕できるようにすることは、
当業者にとっては容易であり、本発明の本質を失うもの
ではない。

すなわち、例えば第１図において、Ｂ演算部２３が共通
入出力処理の制御を行なうようにすることもできる。も
つともこの場合には、制御部３とメモリ４との間に、ア
ドレス切替信号線１１を設けることが必要である。

（発明の効果ン 以上の説明から明らかなように、本発明によれば、シン
プルなシステム構成で、つぎのような優れた効果が達成
される。

（１）すべての演算ユニットのメモリへの入力データの
書き込み、およびそこからの演算結果出力を、特定の１
つの演算ユニットで制御するので、（イ）共有バスの使
用状態の監視やその使用、専有をコントロールする手段
、および共有メモリが不斐となって、構成が簡略化され
、信頼性が向上されると共屹、 （ＣＩ）共有バス上での競合による待ち時間がなくなっ
て、全体的な演算処理速度が向上し、さらに（ハ）複数
の演算部における演算結果を統合して１データとして出
力すること（例えば、Ａ演算部２２の出力を上位８ビツ
トとし、Ｂ演算部２３の出力を下位８ビツトとして両者
を合成し、１６ビツトの１データとして出力したり、メ
モリに記憶すること）が容易ｌこ可能となり、この面か
らも処理時間の短縮化を実現することができる。

（２）共有バスに接続される。演算部を増設することに
よって、より一層の高速化、高機能化をはかることが容
易である。

（３）出力処理を単一の演算部で行なうので、各演算部
で得られた演算結果の合理性チェックや多数決論理演算
などが、容易に行なえるようになる。

【図面の簡単な説明】

第１図は本発明の一実流側のブロック図、第２図は本発
明におけるメモリのアドレス切替を説明するための概略
図、第３図は本発明の動作を示すタイムチャート、第４
図は従来のデジタル処理装置の一例を示すブロック図、
第５図は前記従来装置の動作を示すタイムチャートであ
る。 １．６・・・演算ユニッ）、２．７・・・双方向性パス
バクファ、３．８・・・制御部、４．９・・・メモリ、
５．１０・・・局所バス、１１．１４・・・アドレス切
替信号Ｍ、１７・・・共有バス、１８・・・入力装置、
１９・・・出力装置、２２・・・Ａ演算部、２３・・・
Ｂ演算部％２４．２５・・・制御信号線 第１図 第２悶 ■ Ｌ−−−−−−Ｊ　＄２ＦＦＦ 第３図 第４図 第５図

Claims (4)

【特許請求の範囲】
1. （１）共有バスと、 前記共有バスに接続された入力装置および出力装置と、 それぞれがマイクロプロセッサ等の演算ユニット、プロ
   グラムおよび処理データ等を格納するメモリ、前記演算
   ユニットとメモリと前記共有バス相互間に設けられた局
   所バス、ならびに前記演算ユニット、メモリ、局所バス
   の動作を制御する制御部よりなり、前記共有バスに接続
   された複数の演算部とを具備したデジタル処理装置の入
   出力制御方法であって、 入出力処理時には、前記複数の演算部のうちの１つに含
   まれる演算ユニットが、他の演算部のメモリにアクセス
   可能にされると共に、 前記他の演算部の演算ユニットはその動作を中断され、
   かつ 各演算部のメモリのアドレス構成が、入力処理時には同
   一アドレス領域となり、また出力処理時には重複のない
   別個のアドレス領域となるように切替制御されることを
   特徴とするデジタル処理装置の入出力制御方法。
2. （２）前記複数の演算部のうちの１つは、予め指定され
   た固有特定のものであることを特徴とする前記特許請求
   の範囲第１項記載のデジタル処理装置の入出力制御方法
   。
3. （３）前記複数の演算部のうちの１つは、デジタル処理
   装置の動作状態に応じて、適宜に選定されることを特徴
   とする前記特許請求の範囲第１項記載のデジタル処理装
   置の入出力制御方法。
4. （４）共有バスと、 前記共有バスに接続された入力装置および出力装置と、 それぞれがマイクロプロセッサ等の演算ユニット、プロ
   グラムおよび処理データ等を格納するメモリ、前記演算
   ユニットとメモリと、前記共有バス相互間に設けられた
   局所バス、ならびに前記演算ユニット、メモリ、局所バ
   スの動作を制御する制御部よりなり、前記共有バスに接
   続された複数の演算部とを具備したデジタル処理装置の
   入出力制御装置であって、 さらに前記演算部が、 共有バスと局所バスとの接続部に配置された双方向性バ
   スバッファと、 前記演算ユニット、双方向性バスバッファ、および制御
   部間に設けられた制御信号線と、 前記制御部と局所バス間に設けられた入出力制御信号線
   と、 前記制御部とメモリ間に設けられたアドレス切替信号線
   とを具備し、 各演算部の制御部相互間には制御信号線が設けられたこ
   とを特徴とするデジタル処理装置の入出力制御装置。