JPS58122597A - 音声信号サンプリング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明けいわゆるマイク０コンヒユータを用いて音声信
号をサシづリングするようにした音声信号サンプリンタ
回路に関するものである。

従来音声信号をＡ／Ｄ変換器によってデジタル信号に変
換し・マイク０コンヒユータを用も）て音声信号をサン
づり−Ｊジする装置が開発されている。

かかる装置においてサンプリンタのタイ！ンタをｃｐｕ
に知らせる方法としては従来割込信号を用い１こり、あ
るいはフラグの値を参照してフラグの値が変化したとき
にサンプリングを開始するような方法が用いられている
。しかしながら、このようにサシづり−Ｊりのタイミシ
タを検知するためにＣＰＵのプ０タラムを使用している
と、ｌ命令の実行時間けＣＰＵのり０５９周波数の整数
病め飛び飛びの値しかとらないので、サシプリンタ周期
もまたＣＰＵの１命令の実行時間の整数倍の値しかとり
得ないことになり、また希望するサンプリンＩ）Ｍ！Ｉ
期がＣＰＵにおけるづ０タラムの実行時間と一致しない
場合には、サンプリンｌ）周期が不均一になるという問
題があった。

本発明は従来例のこのような問題点を解決すゐために為
されたものであり、サシプリ：／′ｊのタイミングを検
知するための装置を付加することにより、サンフリンジ
周期の可変＠をＣＰＵのｌり〇ツクの一期とほぼ同程度
に小さくすることができるようにした音声信号サンプリ
ンタ回路を提供することを目的とするものである。

以下本発明の構成を図示実施例について説明する。第１
図は本発明の一実施例に係る音声信号サンプリンタ回路
のブロック図であり、同図に示すよう［ＣＰＵｌ１）に
はアドレスバス（２）、データバス＋３１、およびコン
ト０−ルバス（４１が接続されており、各バス１Ｍ＋　
＋３１　ｉ４）はコモンバスｔｂｔとして装置の各部に
信号の送受を行なうものである。音声信号は〇−バスフ
ィルタ（６）によって高域酸分を除去されて、Ａｌ１）
変換器（７）によりデジタル信号に変換され、コモンバ
ス（６）に入力される。＋８１　＃′ｉ分周器であり、
コモンバス（６）からのり０ツク信号を分局してプリセ
ッタブルカウンタ（９）へのカリンタク０ツク入方を作
成するものである。このプリセッタブルカウンタ（９）
はサシプリシジのタイミングを決定するものであり、そ
のプリセット値が大きいはどサシプリンタ周期が長くな
るものである。スイッチ群−は複数個のディップスイッ
チによって構成されており、プリセッタブルカウンタ（
９）のプリセット値を設定するものである。このプリセ
ット値＃′１ｃＰＵ＋１）の側からラッチ回路（川にデ
ータを送出してセしフタ篠を切り換えることにより自由
に変更できるようになっているものであるが、その詳細
な回路構成についてＦｉ第６図において後述する。プリ
セッタブルカウンタ（９）は分局器（８）からのカラン
タフ０ツク入力が入るたびにプリセット値から順次デク
リメントされて行き、カウント値がＯＫなるとボロー信
号を出力する。このボロー信号はプリセッタブルカウン
タ（９）の０−ド信号として帰還入力されており、この
０−ド信号の入力によりづリセツタプルカウンタ１９１
　＃ｉ再びプリセット値を０−ドして分局器（８）から
の力ウシタフ０ツク入力により順次デクリメントされる
ようになっている。したがってづリセウタプルカウンタ
（９）からは一定時間間隔毎にボロー信号が出力される
ものであり、このボロー信号はウェイト信号発生回路（
Ｉ：１に入力されて、サシつサンプのタイミングを決定
するようになっている。このウェイト信号発生回路（ｌ
濁は例えばＳＲフリ゛ソづ〕０ツつによって構成されて
おり、ＣＩ”Ｕｔｌｌからの出力信号が入力されたとき
にウェイト信号を発生せしめてＣＰ　Ｕ　ｉｌ＋の演算
実行を伴出させ、プリセッタブルカウンタ（９）から車
〇−信号が入力されたときにウェイト信号を解除してＣ
ＰｕｐｉｌのｔｊＩ４鼻央行を実行できるようにしてい
るものである。さらにコモンバスｆ６１に＃ｉＲＯＭＮ
およびＲＡ　Ｍ　（１６１のような内部メｔりやディス
ク装置用のような外部メｔりが接続されているものであ
る。

次に第２図ＦｉＣＰＵｉｌｌの外部接続端子の一例を示
すものであり、同図に示すように本発明の装置にあ−）
てはウェイト信号（ＷＡＩＴ）の入力端子を有するＣＰ
Ｕ（１１を使用するものであり、かかるウェイト信号の
入力可能なＣＰ　Ｕ　ｆｘ＋としてはインテル社の８０
８５やザク０９社の２８０などがある。かかるＣ）’Ｕ
ｆｌｌｉｊウェイト信号（ＶｗＡＩＴ）として信号０を
入力すると、ｊｏ／）ラムの実行が一時的に中断される
ようになっており、この信号０が信号ＩＫ立ち上がると
次のり０ツク入力時からプ０ジラムの実行が再開さする
ようになっているものである。

しかしてＣＰＵＨは、アトしスバス（２）に接続される
１６個のアドレス端子Ｍ〜／ＵＳとデータバス（３）Ｋ
接続される８個のデータ端子胸〜坊の他、コントロール
バス（４）Ｋ接続される各種の制御端子、および電源端
子ＶＤＤ％ＧＮＤとり０ツク入カ端子夏とを具備してい
る。コントロールバス（４）に接続される制御端子のう
ち、ＭＩ　ａ　ＣＰ　Ｕｌｌｌがメモリから命令を取り
込むときに０を出方する端子であり、ＭＩＬＥ、ηはＣ
ＰＵＩＩＩがメモリをアクセスするときに、また１０Ｒ
ＱけＣＰ　Ｕｌｌｌが入出力装置ｌ１ｆｔ−アクセスす
るときにそれぞれ０を出力する端子である。また１ＬＤ
ｉｊＣＰ　Ｕ　ｆｉ＋がメモリや入出力装置がらデータ
を読み取るときに、ＷＩＬ＃−１ＣＰＵｉｌｌがメ℃り
ゃ入出力装置にデータを書き出すとき［０を出方する端
子である・ＲＦＳＨｉｊダイナミ゛ツクＲＡＭのリフレ
ッシュタイミングを決めるための端子である。次［ＨＡ
ＬＴはＣＰＵ（１１がプ０タラム停止命令を実行してい
るときに０を出力する端子であり、ＷＡ　Ｉ　Ｔ　ｉｊ
上述のようにＣＰＵ（１）によるプロクラムの実行を一
時的に待１こせる信号Ｏを入力する端子である。またＩ
ＮＴｉｊｃＰＵｆｌ＋に対して割り込み要求信号（イン
ターうつト信＠）全入力する端子であり、ＮＭＩＦｉＣ
ＰＵ　ｉｌｌ　Ｋ対して無条件割り込み（ノン、マスカ
ブル。

インターラブド）を行なうための入力端子である。

さらｖｃ　ＢＵＳＲＱＨＣＰ　Ｕｆｉｌに対してすヘテ
のバス（２）＋３１１４１をｃｐｕ（１１から切り畦す
ことを要求するときに用いる入力端子であり、ＢＵＳＡ
Ｋ　／ｆｉＣＰ　Ｕ　ｉｌｌがすべてのバス＋２１　＋
３１　＋４１をＣＰＵＩＩＩから切り離したことを外部
機器に知らせるときに用いる出力端子である。

なｆ３１０ＭＩりけＣＰ　Ｕ　ｉｌｌのＲＤ端子から信
号が送られてき１こときにアドレスバス（２）により指
定されたアドレスに記憶されているデータをデータバス
（３）に送出する続み出し専用のメｔりであり、ＣＰＵ
１１）を制御するためのプ０ジラムが記憶されている。

またＲ　Ａ　Ｍ　（Ｉｓ）は上記ＲＯＭ（ｌθと同様の
データ読出し機能を有する他、ＣＰ　Ｕ　（ｌｌのＷｉ
ｔ端子から信号が送られて咎たときにアトしスバス（り
により指定されたアドレスにデータバス（３）上のデー
タを書き込む機能をも有する続出書込両用のメｔりであ
り、Ａ／Ｄ変換器（７）からのサシプリングヅータを一
時的に記憶したりするために用いられるものである。

次に第８図はウェイト信号発生回路賎をＣＰＵ（１）か
らの出力信４＋によって創作させるための（ロ）略図を
示したものであり、同図において（ｌηは入出力装置の
アドレスを設定するためのディップスイッチ、θ〜はプ
ルアップ抵抗であり、ディップスイッチＯηがオフのと
きにはコシパレータ四に信号１が入力さね、オンのとき
ＶｃＦｉ信号０が入力されるようになっている。しかし
てチィップスイッチＱηによって設定されたアドレスと
、アドレスバス（りの下位８ピツト〜〜Ａ７４Ｃよって
決まるアドレスとが一致したときには、コンパレータ（
ｌＩの出力為がＨレベルとなり、　　ｌ０ＲＱ信号とＷ
Ｔ倍信号が共ＫＬレベルであればデータ信号胸がＳＲフ
リップフ０ツブよりなるウェイト信号発生回路Ｏｓに入
力されてウェイト信号（ＷＡＩＴ）がＣＰＵＩＩＩＫ送
出され、ＣＰＵ（１）の演算実行が中断する。そしてプ
リセッタブルカウンタ（９）からのボロー信号によりウ
ェイト信号発生回路ＯＳがリセウトされると、ウェイト
信号（ＷＡ　Ｉ　’Ｉ’　）　ｉｉ解除さｎｌ、ＣＰＵ
ＩＩ）の演算実行が再開されるものである。第４−ｉａ
）〜＋ｄ）　Ｆｉその１作を示・ｔタイム予Ｐ−トであ
り、同ｆＩ４（ａｌ　Ｋ示すようなり０ツク固波敢は分
周器（８）およびプリセッタブルカウンタ（９）Ｋよっ
て分周されて、同図（ｂ）に示すようなポロー信号が作
成される。このボロー信号の間隔Ｆ′ｉサンプリンタ周
期となるものであり、このボロー信号によってＣＰＵ（
１１が演算前作を再開すると、第５図の７０−チセート
に示すようにサシプリンタのｒこめのプＯジラムが起助
され、ますＡ／Ｄ変喚？　＋７１を１作せ１．めて音声
信号をデジタル信号ＶＣ変換して、変換１作が完了する
とデジタル信号をｊｔＡＭ（１５］に読み込む動作を行
なうものである。

これらの１作が終了するとｃｐｕ（１）は出力命令を実
行し７てウェイト信号発生回路賎に対して第４図（Ｃ１
Ｋ示すような出力信号を送出し、ウェイト信号発生回路
ｔｌａｌからのウェイト信号（第４図（ｄ）　）Ｋより
、プロシラ乙の実行を中断し、次にボロー信号によりウ
ェイト信号が解除されると、づ０り５ムの実行を再開す
るものである。以上の１作によりサンプリンタ１期をボ
ロー信号の間隔によって定めることができ′るものであ
る。

次に第６図はサンプリング周期を可変にするための回路
構成を示すものである。同図において叫はディップスイ
ッチによって構成されたスイッチ群であり、＠Ｉけづル
アツブ抵抗である。スイッチ８１￥１１０１　Ｋよって
設定されたデジタル信号はプリセッタブルカウンタ（９
）にプリセット値として入力されるものであるが、この
プリセット値を変更する必要があるときには、ラッチ回
路（１１１の最上位ヒツトのセレクト信号を切換えてラ
ッチ回路間のデータをプリセッタブルカウンタ（９）に
入力するものである。しかしてこのラッチ回路（用Ｖｃ
データを書き込むときＫはディップスイッチ（２０ＪＬ
７＠Ｊプ抵抗固とによって定まるアドレス信号をアドレ
スバス（２）の下位８じアト〜〜Ａ７に入力してコンパ
レーターを創作させ、　　ｌ０ＲＱ信号とｗｒ倍信号を
出力した状態でデータバス（３）の下位４ピツト胸〜Ｄ
ｓｌ（プリセッタプシカウシタｔｉｌ＋のづリセウト値
を書き込むと共に、データバス（３１０４Ｍ５ピツト０
４にセレクト信＠をイき込むようにするものである。こ
れによってフリセツタプルガウンタ（９）のプリｔ１ソ
ト値をＣＰＵｔｌｌの側から自由に設定できるものであ
る。

不発＃’ＪＦｉ以上のように構成されており、ＣＰＵか
らの出力信１ｃ、ｊつてＣＰＵへのウェイト信号を発生
し、かつサーＪラリシク信号発生回路からのりシラリン
グ信号によってＣＰＵへのウェイト信号を解除するウェ
イト信号発生回路を設けて、ウェイト信号の解除時１／
（Ａ／Ｄ餐換器からのデジタル信号全サンつり−）クデ
ータとして読み込んで、この読み込み前作が終了すると
ウェイト信号発生回路に出力信号が送出されるようにし
たものであるから、サンづリンクデータを続み込んだ後
には次のサンウリンジ信号が入力されるまでの間、ＣＰ
Ｕは″ｊＯジラムの実行を中断して以後り０ツク信号が
入力される１こびにウェイト信号が解除されているかど
うかをチェックすることになり、したがって従来のよう
にサシつリンク周期がＣＰＵの１命令の実行時間に支配
されるようなことはなく、サンプリング崗期のａＪｆ＠
ｔ−ｃＰＵのり０ツク周期と同じ程度にまで小さくする
ことができるという利点を有するものである。

【図面の簡単な説明】

＠１図は零発例の一実施例のブロック図、第２図は同上
に用いるＣＰＵの外部接続端子の配置を示す図、＠８図
＃ｉ同上のウェイト信号発生回路周辺の回路図、′＠４
図（＆）〜（ｄｉは同上の前作を示すタイム予セード、
＠５図Ｆｉ同上の動作を示す流れ図、！６図は同上のプ
リセッタブルカウンタ縄辺の回路図である。 ｉｌｌはＣＰ　Ｕ　、　１７１　ＦｉＡ／Ｄ変換器、＋
９１はプリｔツタプルカリンタ、ａ！１ｉｊウェイト信
号発生回路である。 代理人　弁理士　　石　１）長　七

Claims (1)

【特許請求の範囲】
1. （１）　　音声信号をデジタル信号に変換するＡ／Ｄ変
   換器と、音声信８を一定時間毎にサンプリンタするため
   のサンプリシジ信号を発生するサンプリンタ信号発生回
   路と、ＣＰＵからの出力信号によってＣＰＵへのウェイ
   ト信号を発生し、かつサシづリシグ礪号発生回路からの
   すシづり−Ｊり信号によってＣＰＵへのウェイト信号を
   解除するウェイト信号発生回路と、ウェイト信号の解除
   時にＡ／Ｄ変換器からのデジタル信号をサンづリンクデ
   ータとして読み込む″ｊｏジラムと、ウェイト信号発生
   回路に出力信号を送出するづ０ジラムとを逐次実行する
   ＣＰＵとを有して成ることを特徴とする音声信号サシづ
   リンク回路。