JPH02178886A - データ記録装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、地震等の突発現象のデータの記録に好適なデ
ータ記録装置に関する。

［従来の技術］ 地震等の突発現象を記録するために、２台のテープレコ
ーダを用意し、この内の１台をエンドレスで使用し、残
りの１台を突発現象（１−リガ）発生時点から動作させ
る方法がある。この方法によればトリガ発生前のデータ
を収録することができると共に、トリガ発生後のデータ
も記録することかできる。

また、チープレコータの代りに２つのＲＡＭを用意し、
一方のＲＡＭをエンドレスモードで動作させ、他方のＲ
ＡＭをトリガ発生時点から動作させる方法がある。

［発明が解決しようとする課Ｍ］ しかし、いずれの方法によっても、トリガ発生前のプリ
測定データとトリガ発生後のポスト測定データとの継ぎ
目でデータ抜けが生じる可能性があった。また、後者の
２つのＲＡＭを使用する方法において継ぎ目のデータ抜
けを防ぐように転送ロジックを構成すると、必然的にハ
ードウェアか大きくなった。なお、エンドレス方式のみ
で突発現象を記録する方式もあるが、トリガ点を明確に
知ることか困難であるという欠点があった。

そこで、本発明の目的は突発現象のデータを確実且つ簡
ｍに収録することができるデータ記録装置を提供するこ
とにある。

［課題を解決するための手段］ 上記目的を達成するための本発明は、データ入力装置と
、前記データ入力装置に接続され、且つ第１の領域と第
２の領域とを有しているメモリと前記データ入力装置に
おけるデータに関係を有してトリガ信号を発生するトリ
ガ信号発生回路と、前記トリガ信号発生回路と前記メモ
リに接続され、前記トリガ信号の発生前には前記データ
入力装置めデータを無端モード且つＤＭＡ方式で前記メ
モリの前記第１の領域に転送し、前記１−リガ信号の発
生後には前記データ入力装置のデータを有端モード且つ
ＤＭＡ方式で前記メモリの前記第２の領域に転送するよ
うに前記メモリを制御するメモリ制御手段とから成るデ
ータ記録装置に係わるものである。

なお、本発明と第１図の実施例との対応関係を説明する
と、データ入力装置は、入力端子２、Ａ／Ｄ変換器３、
インタフェース５に対応し２．メモリはＲＡＭ８に対応
し、メモリ制御手段はＣＰＵ７、ＤＭＡＣ９、切換制御
回路１７に対応する。

［作　用コ 本発明のメモリ制御手段は、ＤＭＡ　（ＤｉｒｅｃｔＨ
ｅｒＲｏｒｙ　　Ａｃｃｅｓｓ）方式でデータをメモリ
に書き込むための機能を有する。メモリに対するデータ
転送（書き込み）はＣＰＵ　（中央処理装置）を使用し
ないで直接に行うので迅速に終了する。ｌ〜り力発生に
よるメモリ領域の切り換えはＤＭＡ制御における領域切
換（チャンネル切換）という迅速且つ簡単な動作で終了
する。

［実施例］ 次に、第１図〜第３図を参照して本発明の実施例に係わ
る計測データの記録装置を説明する。

地震観測器等の測定器１か接続されている入力端子２に
は、アナログ入力信号をディジタル信号に変換するため
のアナログ・ディジタル（Ａ／Ｄ）変換器３が接続され
ている。Ａ／Ｄ変換器３はサンプリングクロック発生器
４のサンプリングクロック信号に基づいてアナログ信号
を抽出し、ディジタル信号（データ）に変換してサンプ
リングクロック毎に出力する。Ａ／Ｄ変換器３は入出力
（Ｉｌｏ）インタフェース５を介してデータバス６に接
続され、データバス６にはＣＰ　Ｕ　７、ＲＡＭ（ラン
ダム・アクセス・メモリ）８、及びＤＭＡコントローラ
（以下、ＤＭＡＣと呼ぶ）９が接続されている。なお、
ＣＰＵ７、ＲＡＭ８、ＤＭＡＣ９及びインタフェース５
はアドレスバス１０によっても相互に接続されている。

また、ＣＰＵ７とＤＭＡＣ９は制御バス１１によって接
続されている。また、各部は図示されていない種々の制
御線によって接続されている。

ＤＭＡＣ９には、例えばμＰＤ７１０７１Ｃ−１０と呼
ばれるものを使用することが可能であり、少なくとも２
つのＤＭＡ要求入力端子ＤＲＥＱ１及びＤＲＥＱ２を有
し、第１のＤＭＡ要求入力端子ＤＲＥＱＩにＤＭＡ要求
信号が入力した時には第１チヤンネルの動作になってＲ
ＡＭ８の領域１を指定し、第２のＤＭＡ要求入力端子Ｄ
ＲＥＱ２にＤＭＡ要求信号が入力した時には第２チヤン
ネルの動作になってＲＡＭ８の領域２を指定するように
構成されている。また、ＤＭＡＣ９は、ＲＡＭ８の領域
１を無端モード（エンドレスモード）で動作させ、ＲＡ
Ｍ８の領域２を有端モード（非エンドレスモード）で動
作させるように構成されている。

Ａ／Ｄ変換器３の出力データを、ＣＰＵ７を介さすに、
ＤＭＡ転送でＲＡＭ８に書き込むための制御を可能にす
るために、サンプリングクロック発生器４が第１及び第
２のスイッチＳＷ１　、ＳＷ２を介してＤＭＡＣ９のＤ
ＲＥＱ１　、ＤＲＥＱ２にそれぞれ接続されている。切
換制御回路１７に含まれている第１及び第２のスイッチ
ＳＷ１、ＳＷ２のいずれかがオンになると、第２図（Ｃ
）に示すサンプリングクロックがＤＲＥＱ１又はＤＲＥ
Ｑ２に入力する。ＤＭＡＣ９はサンプリングクロックパ
ルスが発生する毎にインタフェース５からＲＡＭ８にデ
ータを転送し、次のサンプリングクロックパルスが発生
するまで待機状態になる。

第１及び第２のスイッチＳＷＩ　、ＳＷ２を制御するた
めに、ＤタイプのフリップフロップＦＦが設けられてお
り、この反転出力端子Ｑが第１のスイッチＳＷ１に接続
され、非反転出力端子Ｑが第２のスイッチＳＷ２に接続
されている。従って、第１及び第２のスイッチＳＷ１　
、ＳＷ２は択一的にオンになる。

入力端子２に接続されなトリガ信号発生回路１２は、ト
リガレベルと入力信号とを比較し、入力信号がトリガレ
ベルを横切った時にトリガパルスを発生するものである
。このトリガ信号発生回路１２の出力端子はフリップフ
ロップＦＦのクロヅク入力端子Ｃに接続されている。フ
リップフロ・ンプＦＦのデータ入力端子りは正の電源端
子１３に接続され、リセット端子Ｒはリセットライン１
４に接続されている。リセットライン１４にはＤＭＡ転
送開始時にリセットパルスが与えられ、フリップフロッ
プＦＦはリセット状態になる。この結果、ＤＭＡ転送開
始時にはまず、第１のスイッチＳＷ１がオンになる。

ＣＰＵ７はＣＰＵ７を介してＲＡＭ８に対するデータ転
送及びＲＡＭ８からのデータの読み出しを制御する機能
を有すると共に、ＲＡＭ８にデータをＤＭＡ転送する時
の領域１及び領域２の設定を指令する機能を有する。こ
れ等を実行するために、ＣＰＵ７にはプログラム用のＲ
ＯＭ１５及び演算用のＲＡＭ１６が接続されている。

第１図のデータ記録装置の動作を第２図の波形図、第３
図のフローチャートを参照して説明する。

動作を開始させると、ＣＰＵ７はプログラムに従って、
ＤＭＡＣ９の動作状態を設定する。即ち、ＤＭＡＣ９の
ＤＲＥＱＩの動作時（第１チヤンネル動作時）にデータ
を書き込むべきＲＡＭ８の領域１（第１アドレス群）と
、ＤＲＥＱ２の動作時（第２チヤンネル動作時）にデー
タを書き込むべきＲＡＭ８の領域２（第２アドレス群）
とを指定する。これにより、ＤＭＡＣ９はＤＲＥＱ１　
　（第１チヤンネル）にＤＭＡ要求信号（サンプリング
クロック）が入力した時にＲＡＭ８の領域１のアドレス
を指定し、ここにデータを順に書き込み、ＤＲＥＱ２　
　（第２チヤンネル）にＤＭＡ要求信号（サンプリング
クロック）が入力した時にＲＡＭ８は領域２のアドレス
を指定し、ここにデータを書き込む。ＤＭＡＣ９はＣＰ
Ｕ７からＤＭＡの許可をもらった後に、サンプリングク
ロックが発生するまで、待機状態になる。

一方、動作開始時には、フリップフロラ１ＦＦのリセッ
ト端子Ｒにリセット信号が与えられ、第１のスイッチＳ
Ｗ１がオンになる。入力端子２に入力した第２図に示す
アナログ信号はＡ／Ｄ変換器３において第２図（Ｃ）の
サンプリングクロックパルスによってサンプリングされ
、ディジタル信号（データ）に変換されて出力される。

トリガ信号発生回路１２においては第２図（Ａ）に示す
ようにトリガレベルＶｔとアナログ入力信号とが比叡器
で比較され、トリガレベルＶｔを入力信号がｔ１時点で
横切ると、トリガパルスが第２図（Ｂ）に示すように発
生する。フリップ７０ツブＦＦはトリガパルスに応答し
てセット状態になり、非反転出力端子Ｑが低レベルから
高レベルに転換して第２のスイッチＳＷ２が第２図（Ｅ
）に示すようにオンになり、逆に第１のスイッチＳＷ１
が第２図（Ｄ）に示すようにオフになる。

トリガパルスが発生する前においては、サンプリングク
ロックパルスが第１のスイッチＳＷ１を介してＤＭＡＣ
９のＤＲＥＱ１　　（第１チヤンネル）に入力し、ＤＭ
ＡＣ９は第１チヤンネル動作になす、ｔ１時点よりも前
のデータ（第１のデータブロック）をＲＡＭ８の領域１
に書き込むようにアドレス指定する。データはサンプリ
ングクロックが発生する毎に転送され、次のサンプリン
グクロックが発生するまで待機状態になる。ＲＡＭ８の
領域１か一杯になると、再び領域１の最初のアドレスに
新しいデータが書き込まれる。即ち、無端モード（エン
ドレスモード）でプリデータの書き込みが行われる。

ｔ１時点でトリガ信号が発生すると、制御線（図示せず
）を介してＣＰＵ７ヘトリカ情報が与えられ、ＣＰＵ７
はＲＡＭ８の領域１に記録された最後のアドレスをＤＭ
ＡＣ９から読み収る。また、ＤＭＡＣ９の第１チヤンネ
ルの動作が終了し、ＲＡＭ８の領域１へのデータの書き
込みか終了し、ＤＭＡＣ９は第２チヤンネルの動作を開
始する。

トリガ信号かｔ１時点で発生し、スイッチＳＷ１　、Ｓ
Ｗ２の切り換えか行われた後の最初のサンプリングクロ
ックパルスがｔ２時点で発生ずると、これは第２のスイ
ッ゛チＳＷ２を介してＤＭＡＣ９の第２のＤＭＡ要求入
力端子ＤＲＥＱ２に入力する。この結果、ＤＭＡＣ９は
第２チヤンネルの動作になり、ＲＡＭ８の領域２のアド
レスを指定し、ここにトリガ発生以後のデータ（第２の
データブロック）を書き込む。ｔ１時点以後は第２のス
イッチＳＷ２を介してサンプリングクロックパルスがＤ
ＭＡＣ９に入力するので、各クロックパルス毎にデータ
はＲＡＭ８の領域２にＤＭＡ転送される。領域２に対す
るデータの書き込みは有端モードで行われるなめ、領域
２が一杯になった時にデータの書き込みは終了する。

以上の動作によってトリガ発生前のプリデータを領域１
に書き込み、トリガ発生後のポストデータを領域２に書
き込むことが可能になる。

ＲＡＭ８に記録されたデータは、外部記憶装置に転送し
て使用することも可能であるし、ＣＰＵ７に転送して演
算処理することも可能である。いずれの場合においても
、トリガ時点を明確に判別することかできるので、プリ
データ（第１のデータブロック）とボストデータ（第２
のデータブロック）とを区別して解析することか容易で
ある。

また、サンプリングクロックに同期してデータをＲＡＭ
８に書き込み、且つサンプリングクロックはＤＭＡＣ９
に連続的に入力しているので、切り換え時におけるデー
タ抜けは実質的に発生しない。

第２図（Ｃ）ではサンプリングクロックがトリガ発生前
後において同一周期で発生しているが、トリガ発生時点
でサンプリングクロックの周波数を例えば高めるように
変えることも可能である。

これは、ＲＡＭ８の領域ｌの容量を低減し、領域２の容
量を増やすことが可能であることを意味する。

［変形例コ 本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。

（１）　　ＲＡＭ８を３つの領域以上に細分割し、複数
のトリガ信号に対応してデータを分割記録するようにし
てもよい。

＜２＞　　ＲＡＭ８の代りにＩＣカード等を使用するこ
とができる。

（３）　　ＤＭＡＣ，９としてμＩ）　Ｄ　８２３７　
Ａ５等も使用することか可能である。

（４）　切換制御回路１７のフリップフロップＦＦをＲ
Ｓフリップフロップ等に置き換えることが可能である。

［発明の効果］ 上述めように本発明によれは、トリガ筒のデータとトリ
ガ後のデータとをデータ抜けの発生しない状態で区別し
てメモリに書き込むことが可能になる。また、トリガ筒
のデータとトリガ後のデータとの区別した書き込みを極
めて簡単な構成で達成することかできる。

【図面の簡単な説明】

第１図は本発明の実施例に係わるデータ記録装置を示す
ブロック図、 第２図は第１図の各部の状態を示す図、第３図は第１図
のデータ記録装置の動作を説明するための流れ図である
。 ２・・・入力端子、３・・・Ａ／Ｄ変換器、４・・・サ
ンプリングクロック発生器、７・・・ＣＰＵ、９・・・
ＤＭＡＣ１１２・・・１〜リ力信号発生回路。

Claims (1)

1. 【特許請求の範囲】 ［１］データ入力装置と、 前記データ入力装置に接続され、且つ第１の領域と第２
   の領域とを有しているメモリと、 前記データ入力装置におけるデータに関係を有してトリ
   ガ信号を発生するトリガ信号発生回路と、前記トリガ信
   号発生回路と前記メモリに接続され、前記トリガ信号の
   発生前には前記データ入力装置のデータを無端モード且
   つＤＭＡ方式で前記メモリの前記第１の領域に転送し、
   前記トリガ信号の発生後には前記データ入力装置のデー
   タを有端モード且つＤＭＡ方式で前記メモリの前記第２
   の領域に転送するように前記メモリを制御するメモリ制
   御手段と から成るデータ記録装置。 ［２］アナログ信号入力端子と、 前記アナログ信号入力端子に接続されたアナログ・ディ
   ジタル変換器と、 前記アナログ・ディジタル変換器においてアナログ信号
   をサンプリングするためのサンプリングクロックを発生
   するサンプリングクロック発生器と、 前記アナログ・ディジタル変換器に接続され、且つ第１
   の領域と第２の領域とを有しているメモリと、 前記アナログ・ディジタル変換器の入力又は出力に基づ
   いてトリガ信号を発生するトリガ信号発生回路と、 前記トリガ信号発生回路と前記サンプリングクロック発
   生器と前記メモリとに接続され、前記トリガ信号の発生
   前には前記サンプリングクロックに同期して前記メモリ
   の前記第１の領域に前記アナログ・ディジタル変換器の
   出力データをＤＭＡ方式で転送し、前記トリガ信号の発
   生後には前記サンプリングクロックに同期して前記メモ
   リの前記第２の領域に前記アナログ・ディジタル変換器
   の出力データをＤＭＡ方式で転送するように前記メモリ
   を制御するメモリ制御手段と から成るデータ記録装置。 ［３］前記メモリ制御手段は、前記メモリの前記第１の
   領域にデータを無端モードで書き込み前記メモリの前記
   第２の領域にデータを有端モードで書き込むものである
   請求項２記載のデータ記録装置。