JPH01253055A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPH01253055A JPH01253055A JP63080000A JP8000088A JPH01253055A JP H01253055 A JPH01253055 A JP H01253055A JP 63080000 A JP63080000 A JP 63080000A JP 8000088 A JP8000088 A JP 8000088A JP H01253055 A JPH01253055 A JP H01253055A
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- JP
- Japan
- Prior art keywords
- data
- bus
- dma transfer
- fifo
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 26
- 230000010365 information processing Effects 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 abstract description 15
- 230000004913 activation Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 1
- 102100036065 Protein pitchfork Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、情報処理装置のバスに接続される入出力側ｍ
ａｗに関し、特に、バスを高トラフィック状態にする高
トラフィック試験に関するものである。
ａｗに関し、特に、バスを高トラフィック状態にする高
トラフィック試験に関するものである。
従来の技術
従来、この種のバスに接続される入出力制御装置には、
バスを高トラフィック状態にするバスの高トラフィック
試験を目的とした高速でＤＭＡ転送を行う機能が無かっ
た。そのために、バスの高トラフィック試験を行う際に
は、バスを高トラフィック状態にする手段としてバスに
複数の入出力制御装置、およびその入出力制御装置によ
って制御される周辺機器を接続した構成で、ＤＭＡ転送
を行うことによってバスの高トラフィック状態を作り出
す手段がとられていた。
バスを高トラフィック状態にするバスの高トラフィック
試験を目的とした高速でＤＭＡ転送を行う機能が無かっ
た。そのために、バスの高トラフィック試験を行う際に
は、バスを高トラフィック状態にする手段としてバスに
複数の入出力制御装置、およびその入出力制御装置によ
って制御される周辺機器を接続した構成で、ＤＭＡ転送
を行うことによってバスの高トラフィック状態を作り出
す手段がとられていた。
発明が解決しようとする課題
上述した従来のバスに接続する入出力制御装置には、バ
スを高トラフィック状態にするバスの高トラフィック試
験を目的とした高速でＤＭＡ転送を行う機能が無かった
。そのために、バスの高トラフィック試験を行う際には
、バスを高トラフィック状態にする手段として、バスに
複数の入出力制御装置、およびその入出力制御装置によ
って制御される周辺機器を接続した構成で、バスに接続
した複数の入出力制御装置が同時にバスを介してＤＭＡ
転送を行うことによってバスの高トラフィック状態を作
り出していた。このために、バスの高トラフィック試験
を行う際には、複数の入出力制御部および周辺機器が必
要となるという欠６１りがある。
スを高トラフィック状態にするバスの高トラフィック試
験を目的とした高速でＤＭＡ転送を行う機能が無かった
。そのために、バスの高トラフィック試験を行う際には
、バスを高トラフィック状態にする手段として、バスに
複数の入出力制御装置、およびその入出力制御装置によ
って制御される周辺機器を接続した構成で、バスに接続
した複数の入出力制御装置が同時にバスを介してＤＭＡ
転送を行うことによってバスの高トラフィック状態を作
り出していた。このために、バスの高トラフィック試験
を行う際には、複数の入出力制御部および周辺機器が必
要となるという欠６１りがある。
本発明は従来の技術に内在する上記欠点を解消する為に
なされたものであり、従って本発明の目 −的は、少量
のハードウェアを用いた比較的簡単な構成により、バス
の高トラフィック試験を的確に実行することを可能とし
た新規な入出力制御装置を提供することにある。
なされたものであり、従って本発明の目 −的は、少量
のハードウェアを用いた比較的簡単な構成により、バス
の高トラフィック試験を的確に実行することを可能とし
た新規な入出力制御装置を提供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係る入出力制御装置
は、バスを高トラフィック状態にするバスの高トラフィ
ック試験を目的とした高速でＤＭＡ転送を行うＦＩＦＯ
構造を持ったＤＭＡ転送回路と、バスの高トラフィック
試験時に高速で囲＾転送するデータを作成するデータ作
成回路とを備えて構成される。
は、バスを高トラフィック状態にするバスの高トラフィ
ック試験を目的とした高速でＤＭＡ転送を行うＦＩＦＯ
構造を持ったＤＭＡ転送回路と、バスの高トラフィック
試験時に高速で囲＾転送するデータを作成するデータ作
成回路とを備えて構成される。
実施例
次に本発明をその好ましい一実施例について第１図を参
照しながら具体的に説明する。
照しながら具体的に説明する。
第１図は本発明の一実施例を示すブロック構成図である
。
。
第１図に於いて、中央処理装置ｌｌより入出力制御装置
５に対する入力命令又は出力命令はバス３を介してバス
インタフェース回路４より主制御回路７へ送出される。
５に対する入力命令又は出力命令はバス３を介してバス
インタフェース回路４より主制御回路７へ送出される。
主制御回路７は、命令が通常のデータ転送を伴う入力命
令であった時には、ＤＭＡ転送起動信号１０１をＤＭＡ
転送制御回路１２へ送出してＤＭＡ転送を起動するとと
もに、インタフェース制御部ｇ９へＤＮＡ転送開始１８
号１０２を送出する。
令であった時には、ＤＭＡ転送起動信号１０１をＤＭＡ
転送制御回路１２へ送出してＤＭＡ転送を起動するとと
もに、インタフェース制御部ｇ９へＤＮＡ転送開始１８
号１０２を送出する。
インタフェース制御回路９は、周辺機器１１とのインタ
フェースを制御するインタフェース制御信号＋０３をイ
ンタフェース回路ｌＯを介して周辺機器１１へ送出し、
周辺機器よりデータ＋０４をインタフェース回路１０を
介して入力する。インタフェース制御回路９へ入力した
データ１０４は、ＦＩＦＯ８へ出力され、 ＦＩＦＯｇ
内のデータはＤＭＡ転送制御制御１２によってバスイン
タフェース回路４、バス３を介して主記憶装置２へ書き
込まれる。
フェースを制御するインタフェース制御信号＋０３をイ
ンタフェース回路ｌＯを介して周辺機器１１へ送出し、
周辺機器よりデータ＋０４をインタフェース回路１０を
介して入力する。インタフェース制御回路９へ入力した
データ１０４は、ＦＩＦＯ８へ出力され、 ＦＩＦＯｇ
内のデータはＤＭＡ転送制御制御１２によってバスイン
タフェース回路４、バス３を介して主記憶装置２へ書き
込まれる。
命令が高トラフィック試験を行う入力命令であった時に
は、主制御回路７は高トラフィック試験開始信号１０５
をデータ作成回路６へ送出する。データ作成回路６は、
高トラフィック試験１ｊＵ始信号１０５を受信すると、
インクリメントデータ＋０７を作成し、主制御回路７へ
出力する。主制御回路７はインクリメントデータ１０７
をＰＩＦＯ８へ出力し。
は、主制御回路７は高トラフィック試験開始信号１０５
をデータ作成回路６へ送出する。データ作成回路６は、
高トラフィック試験１ｊＵ始信号１０５を受信すると、
インクリメントデータ＋０７を作成し、主制御回路７へ
出力する。主制御回路７はインクリメントデータ１０７
をＰＩＦＯ８へ出力し。
ＰＩＦＯ８がインクリメントデータ１０７で一杯になっ
たことをＦＩＦＯ制御信号１０６で検出すると、ＤＭＡ
転送起動信号１０１をＤＭＡ転送制御回路１２へ送出し
てＤＭＡ転送を起動し、 ＤＭＡ転送中はインクリメン
トデータ＋０７をＦＩＦＯ８へ出力し続ける。
たことをＦＩＦＯ制御信号１０６で検出すると、ＤＭＡ
転送起動信号１０１をＤＭＡ転送制御回路１２へ送出し
てＤＭＡ転送を起動し、 ＤＭＡ転送中はインクリメン
トデータ＋０７をＦＩＦＯ８へ出力し続ける。
ＦＩＦＯＢ内のインクリメン１〜データ１０７は、ＤＭ
Ａ転送制御回路１２によってバスインタフェース回路４
゜バス３を介して主記憶装置２八書き込まれる。これら
の手段により、 ＤＭＡ転送を行う際にＤＭＡ転送する
データが常にＰＩＦＯ８に用意されている状態を作り出
す事によって高トラフィック試験時の高速で行うＤＭＡ
転送を実現するとともに１周辺機器を接続しなくても高
トラフィック試験を可能としている。
Ａ転送制御回路１２によってバスインタフェース回路４
゜バス３を介して主記憶装置２八書き込まれる。これら
の手段により、 ＤＭＡ転送を行う際にＤＭＡ転送する
データが常にＰＩＦＯ８に用意されている状態を作り出
す事によって高トラフィック試験時の高速で行うＤＭＡ
転送を実現するとともに１周辺機器を接続しなくても高
トラフィック試験を可能としている。
次に出力命令時の動作について説明する。
命令が通常のデータ転送を伴う出力命令であった時には
、主制御回路７は、 ＤＮＡ転送起動信号３０１をＤＭ
Ａ転送制御回路１２へ送出してＤＭＡ転送を起動すると
ともに、インタフェース制御回路９へＤＭＡ転送開始信
号１０２を送出する。 ＤＭＡ転送制御回路１２は主記
憶装置２よりバス３、バスインタフェース回ｇ４を介し
てデータを入力し、ＦＩＦＯ８へ出力する。
、主制御回路７は、 ＤＮＡ転送起動信号３０１をＤＭ
Ａ転送制御回路１２へ送出してＤＭＡ転送を起動すると
ともに、インタフェース制御回路９へＤＭＡ転送開始信
号１０２を送出する。 ＤＭＡ転送制御回路１２は主記
憶装置２よりバス３、バスインタフェース回ｇ４を介し
てデータを入力し、ＦＩＦＯ８へ出力する。
ＦＩＦＯ８内のデータは、インタフェース制御回路９へ
７１力され、インタフェース制御回路９は１周辺機ＰＰ
ｌ１ ｌとのインタフェースを制御するインタフェース
制御信号１０３をインタフェース回路１０を介して周辺
機器１１へ送出するとともに、データもインタフェース
回路ｌＯを介して周辺機器１１へ出力する。
７１力され、インタフェース制御回路９は１周辺機ＰＰ
ｌ１ ｌとのインタフェースを制御するインタフェース
制御信号１０３をインタフェース回路１０を介して周辺
機器１１へ送出するとともに、データもインタフェース
回路ｌＯを介して周辺機器１１へ出力する。
命令が高トラフィック試験を行う出力命令であった時に
は、主制御回路７はＤＩ４Ａ転送起動信号１０１をＤＭ
Ａ転送制御回路１２へ送出してＤＮＡ転送を起動する。
は、主制御回路７はＤＩ４Ａ転送起動信号１０１をＤＭ
Ａ転送制御回路１２へ送出してＤＮＡ転送を起動する。
ＤＭＡ転送制御回路１２は、主記憶装置２よりバス３、
バスインタフェース回ｌｌＩ４を介してデータを入力し
、 ＦＩＦＯ８へ出力する。主制御回路７は。
バスインタフェース回ｌｌＩ４を介してデータを入力し
、 ＦＩＦＯ８へ出力する。主制御回路７は。
ＦＩＦＯ制御信号＋０６にてＰＩＦＯ８にデータが入力
されたことを検出すると、ＰＩＦＯ８からデータを入力
し。
されたことを検出すると、ＰＩＦＯ８からデータを入力
し。
入力したデータは使用せずにＤＭＡ転送中はＰＩＦＯ８
からのデータ入力動作のみを繰り返し行う、これらの手
段により、 Ｉ）ＨＡ転送するデータが常にＰＩＦＯ８
へ入力できる状態を作り出す事によって高トラフィック
試験時の高速で行うＤＭＡ転送を実現するとともに、周
辺機器を接続しなくても高トラフィック試験を可能とし
ている。
からのデータ入力動作のみを繰り返し行う、これらの手
段により、 Ｉ）ＨＡ転送するデータが常にＰＩＦＯ８
へ入力できる状態を作り出す事によって高トラフィック
試験時の高速で行うＤＭＡ転送を実現するとともに、周
辺機器を接続しなくても高トラフィック試験を可能とし
ている。
発明の詳細
な説明したように、本発明によれば、バスを高トラフィ
ック状態にするバスの高トラフィック試験を目的とした
高速で’ＤＭＡ転送を行うＦＩＦＯ構造を持ったＤＭＡ
転送回路と、バスの高トラフィック試験時に高速でＤＭ
Ａ転送するデータを作成するデータ作成回路とを有する
入出力制御装置を使用してバスの高トラフィック試験を
行うことにより。
ック状態にするバスの高トラフィック試験を目的とした
高速で’ＤＭＡ転送を行うＦＩＦＯ構造を持ったＤＭＡ
転送回路と、バスの高トラフィック試験時に高速でＤＭ
Ａ転送するデータを作成するデータ作成回路とを有する
入出力制御装置を使用してバスの高トラフィック試験を
行うことにより。
従来のように複数の入出力制御装置および周辺機器が必
要なくなるという効果が得られる。
要なくなるという効果が得られる。
第１図は本発明による汎用インタフェース制御装置の一
実施例を示すブロック構成図である。 １１６．中央処理装置、２．、、主記憶装置、３１０．
バス、４．、、バスインタフェース回路、５００．入出
力制御装置、８．、、データ作成回路、７４０．主制御
回路、８． 、 、 ＰＩＦＯ１９，。 、インタフェース制御回路、１０． 、 、インタフェ
ース回路、■０１０周辺機器、！２． 、 、 ＤＭ
Ａ転送制御回路、＋３． 、 、 ＤＭＡ転送回路、
＋０１．、、ＤＭＡ転送起動信号、＋０２． 、 、
ＤＩＪＡ転送開始信号、１０３ 、 、 、インタフ
ェース制御信号、＋０４ 、 、 。 データ、＋０５ 、 、 、高トラフィック試験開始信
号、１０Ｂ 、 、 、 ＦＩＦＯ制御信号、１０７
、 、 、インクリメントデータ
実施例を示すブロック構成図である。 １１６．中央処理装置、２．、、主記憶装置、３１０．
バス、４．、、バスインタフェース回路、５００．入出
力制御装置、８．、、データ作成回路、７４０．主制御
回路、８． 、 、 ＰＩＦＯ１９，。 、インタフェース制御回路、１０． 、 、インタフェ
ース回路、■０１０周辺機器、！２． 、 、 ＤＭ
Ａ転送制御回路、＋３． 、 、 ＤＭＡ転送回路、
＋０１．、、ＤＭＡ転送起動信号、＋０２． 、 、
ＤＩＪＡ転送開始信号、１０３ 、 、 、インタフ
ェース制御信号、＋０４ 、 、 。 データ、＋０５ 、 、 、高トラフィック試験開始信
号、１０Ｂ 、 、 、 ＦＩＦＯ制御信号、１０７
、 、 、インクリメントデータ
Claims (1)
- 情報処理装置のバスに接続される入出力制御装置におい
て、バスを高トラフィック状態にするバスの高トラフィ
ック試験を目的とした高速でＤＭＡ転送を行うＦＩＦＯ
構造を持ったＤＭＡ転送回路と、バスの高トラフィック
試験時に高速でＤＭＡ転送するデータを作成するデータ
作成回路とを有することを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080000A JPH01253055A (ja) | 1988-03-31 | 1988-03-31 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080000A JPH01253055A (ja) | 1988-03-31 | 1988-03-31 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253055A true JPH01253055A (ja) | 1989-10-09 |
Family
ID=13706035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63080000A Pending JPH01253055A (ja) | 1988-03-31 | 1988-03-31 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253055A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308113B1 (ko) * | 1998-03-26 | 2001-10-19 | 김영환 | 데이터 처리 시스템 |
-
1988
- 1988-03-31 JP JP63080000A patent/JPH01253055A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308113B1 (ko) * | 1998-03-26 | 2001-10-19 | 김영환 | 데이터 처리 시스템 |
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