JPS62191953A - Ｄｍａコントロ−ラの診断方式 - Google Patents
Ｄｍａコントロ−ラの診断方式Info
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- JPS62191953A JPS62191953A JP61032935A JP3293586A JPS62191953A JP S62191953 A JPS62191953 A JP S62191953A JP 61032935 A JP61032935 A JP 61032935A JP 3293586 A JP3293586 A JP 3293586A JP S62191953 A JPS62191953 A JP S62191953A
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- 230000006870 function Effects 0.000 claims description 9
- 238000002405 diagnostic procedure Methods 0.000 claims description 7
- 238000012545 processing Methods 0.000 claims description 3
- 230000004044 response Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 101150043088 DMA1 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＭＡコントローラの診断方式、特にマイクロ
プログラム制御のコンピュータ・システムにおいて、Ｄ
ＭＡコントローラをパッケージに実装後、デバイスの未
接続チャネルに対してその基本動作確認を行うための、
ＤＭＡコントローラの診断方式に関する。
プログラム制御のコンピュータ・システムにおいて、Ｄ
ＭＡコントローラをパッケージに実装後、デバイスの未
接続チャネルに対してその基本動作確認を行うための、
ＤＭＡコントローラの診断方式に関する。
従来の入出力制御装置は、例えば、特開昭５７−８９１
５８号公報、同５７−１１１７１６号公報に記載されて
いる如く、予め、入出力装置の動作をデータ化し入出力
制御部自体に入出力擬似制御部を設け、擬似的にバス応
答を行ったり、診断モード時に入出力装置を切離した状
態にして制御装置自体にＣＰＵへのバス応答を持たせる
ことにより、入出力制御装置の基本機能の診断を行って
いた。
５８号公報、同５７−１１１７１６号公報に記載されて
いる如く、予め、入出力装置の動作をデータ化し入出力
制御部自体に入出力擬似制御部を設け、擬似的にバス応
答を行ったり、診断モード時に入出力装置を切離した状
態にして制御装置自体にＣＰＵへのバス応答を持たせる
ことにより、入出力制御装置の基本機能の診断を行って
いた。
しかしながら、入出力制御装置をＬＳＩ化して１つのチ
ップとした場合であっても、上述の如き従来の技術では
、該ＬＳＩ単体の診断は行うことはできても、バス応答
を含めた論理の検証が充分には行えず、特にパッケージ
上にＬＳＩを実装した後には、論理検証のために実際に
入出力装置を接続し、信号の応答を確認する必要があっ
た。
ップとした場合であっても、上述の如き従来の技術では
、該ＬＳＩ単体の診断は行うことはできても、バス応答
を含めた論理の検証が充分には行えず、特にパッケージ
上にＬＳＩを実装した後には、論理検証のために実際に
入出力装置を接続し、信号の応答を確認する必要があっ
た。
この具体例を以下に示す。
第３図は従来の一般的なりＭＡ制御動作を示すブロック
図である。図において、１メモリデータバス、２ＡはＣ
ＰＵ、３はＤＭＡコントローラ、４は入出力装置、５は
主記憶装置を示している。
図である。図において、１メモリデータバス、２ＡはＣ
ＰＵ、３はＤＭＡコントローラ、４は入出力装置、５は
主記憶装置を示している。
上記ＣＰＵ２Ａはバスホールド制御部６．主記憶アクセ
ス制御部２４を有し、ＤＭＡコントローラ３はバスホー
ルド制御部７．ＤＭＡリクエスト制御部８．主記憶アク
セス制御部９．入出力装置制御部１０を有している。ま
た、入出力袋［４は入出力動作制御部１１．ＤＭＡリク
エスト制御部１２を有しており、主記憶装置５は主記憶
アクセス制御部１３を有している。
ス制御部２４を有し、ＤＭＡコントローラ３はバスホー
ルド制御部７．ＤＭＡリクエスト制御部８．主記憶アク
セス制御部９．入出力装置制御部１０を有している。ま
た、入出力袋［４は入出力動作制御部１１．ＤＭＡリク
エスト制御部１２を有しており、主記憶装置５は主記憶
アクセス制御部１３を有している。
ＤＭＡコントローラ３はメモリデータバス１を介してＣ
ＰＵ２Ａ、入出力装置４．主記憶装置５に接続されてお
り、ＣＰＵ２Ａがら入出力命令が発行されると、指定さ
れたデバイス番号を有する入出力装置４より、ＤＭＡリ
クエスト信号１４ＡがＤＭＡコントローラ３に対して発
行される。
ＰＵ２Ａ、入出力装置４．主記憶装置５に接続されてお
り、ＣＰＵ２Ａがら入出力命令が発行されると、指定さ
れたデバイス番号を有する入出力装置４より、ＤＭＡリ
クエスト信号１４ＡがＤＭＡコントローラ３に対して発
行される。
これを受けたＤＭＡコントローラ３は、バスホールド制
御部７に従い、ＣＰＵ２Ａに対してバスホールド要求信
号１６を送出する。これに対し、ＣＰＵ２Ａはバスホー
ルド制御部６により、バス権許可信号１７をＤＭＡコン
トローラ３に対して返送する。
御部７に従い、ＣＰＵ２Ａに対してバスホールド要求信
号１６を送出する。これに対し、ＣＰＵ２Ａはバスホー
ルド制御部６により、バス権許可信号１７をＤＭＡコン
トローラ３に対して返送する。
次に、ＤＭＡコントローラ３から入出力装置４に対し、
ＤＭＡ許可信号１９Ａを返し、以降、ＤＭＡコントロー
ラ３の制御によりＤＭＡデータ転送が主記憶装置ｉｆ５
と入出力装置４との間で行われるということになる。
ＤＭＡ許可信号１９Ａを返し、以降、ＤＭＡコントロー
ラ３の制御によりＤＭＡデータ転送が主記憶装置ｉｆ５
と入出力装置４との間で行われるということになる。
上記動作のタイミングチャートを、主記憶装置５から読
出したデータを入出力装置４に書込む場合を例に挙げて
、第４図に示した。
出したデータを入出力装置４に書込む場合を例に挙げて
、第４図に示した。
本発明の目的は、従来のＤＭＡコントローラの診断方式
における上述の如き問題を解消し、ＤＭＡコントローラ
をパッケージに実装後、デバイスの未接続チャネルに対
してＣＰＵからバス応答が取れる診断命令（！Ｉｌ似入
出入出力命令作ることにより、ＤＭＡコントローラの基
本動作を確認可能とするＤＭＡコントローラの診断方式
を提供することにある。
における上述の如き問題を解消し、ＤＭＡコントローラ
をパッケージに実装後、デバイスの未接続チャネルに対
してＣＰＵからバス応答が取れる診断命令（！Ｉｌ似入
出入出力命令作ることにより、ＤＭＡコントローラの基
本動作を確認可能とするＤＭＡコントローラの診断方式
を提供することにある。
本発明の上記目的は、１つ以上のチャネルを内蔵するＤ
ＭＡ装置を有し、マイクロプログラム制御により動作す
るＣＰＵを含むコンピュータ・システムにおいて、前記
ＣＰＵ内にＤＭＡリクエスト制御機能とＤＭＡリードラ
イト制御機能とを備え、ＤＭＡコントローラをパッケー
ジ上に実装した状態で、デバイスの未接続チャネルに対
して、前記ＤＭＡリクエスト機能から擬似ＤＭＡリクエ
ストを発生させることにより、一連のＤＭＡコントロー
ラの基本制御機能の確認を行うことを特徴とするＤＭＡ
コントローラの診断方式によって達成される。
ＭＡ装置を有し、マイクロプログラム制御により動作す
るＣＰＵを含むコンピュータ・システムにおいて、前記
ＣＰＵ内にＤＭＡリクエスト制御機能とＤＭＡリードラ
イト制御機能とを備え、ＤＭＡコントローラをパッケー
ジ上に実装した状態で、デバイスの未接続チャネルに対
して、前記ＤＭＡリクエスト機能から擬似ＤＭＡリクエ
ストを発生させることにより、一連のＤＭＡコントロー
ラの基本制御機能の確認を行うことを特徴とするＤＭＡ
コントローラの診断方式によって達成される。
本発明においては、ＤＭＡコントローラのバス応答制御
を含めた論理の検証を行うために、ｃＰＵが入出力装置
の肩代りをしてＤＭＡリクエスト等を出すことにより、
入出力装置を必要とせず、ＤＭＡコントローラの動作確
認を可能としたものである。
を含めた論理の検証を行うために、ｃＰＵが入出力装置
の肩代りをしてＤＭＡリクエスト等を出すことにより、
入出力装置を必要とせず、ＤＭＡコントローラの動作確
認を可能としたものである。
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は本発明の一実施例であるＤＭＡコントローラ動
作診断を示すブロック図、第２図はその動作を説明する
ためのタイミングチャート、第３図は動作制御のフロー
チャートである。
作診断を示すブロック図、第２図はその動作を説明する
ためのタイミングチャート、第３図は動作制御のフロー
チャートである。
まず、第１図により、本実施例の構成を説明する。図に
おいて、記号１，３．５〜１０．１５〜１８．２０〜２
３は第３図に示し示したと同じ構成要素あるいは信号を
示しており、２はＣＰＵ、１４は後述するＤＭＡリクエ
スト制御部２６から送出されるＤＭＡリクエスト信号、
１９は後述するＤＭＡリードライト制御部２５から送出
されるＤＭＡ許可信号を示している。
おいて、記号１，３．５〜１０．１５〜１８．２０〜２
３は第３図に示し示したと同じ構成要素あるいは信号を
示しており、２はＣＰＵ、１４は後述するＤＭＡリクエ
スト制御部２６から送出されるＤＭＡリクエスト信号、
１９は後述するＤＭＡリードライト制御部２５から送出
されるＤＭＡ許可信号を示している。
本実施例においては、ＣＰＵ２にバスホールド制御部６
．主記憶アクセス制御部２４の他に、ＤＭＡコントロー
ラ３に対する擬似入出力を行うＤＭＡリードライト制御
部２５およびＤＭＡリクエスト制御部２６を設けている
。これは、前述の如く、ＣＰＵ２に、入出力装置の肩代
りをさせるためのものである。
．主記憶アクセス制御部２４の他に、ＤＭＡコントロー
ラ３に対する擬似入出力を行うＤＭＡリードライト制御
部２５およびＤＭＡリクエスト制御部２６を設けている
。これは、前述の如く、ＣＰＵ２に、入出力装置の肩代
りをさせるためのものである。
第２図に１本実施例の処理フローチャートを示した。な
お、先に第４図にしたタイミングチャートは、信号名を
一部（１４Ａ→１４．１９Ａ→１９）読み代えることに
より本実施例の動作タイミングの説明にも用いることに
する。
お、先に第４図にしたタイミングチャートは、信号名を
一部（１４Ａ→１４．１９Ａ→１９）読み代えることに
より本実施例の動作タイミングの説明にも用いることに
する。
以下、第１図、第２図、第４図に従って本実施例の動作
について説明する。
について説明する。
まず、ＣＰＵ２がＤＭＡ入出力装置として動作するよう
に、ＣＰＵ２自身が発行する診断命令（Ｍ偏入出力命令
）により、ＣＰＵ２に内蔵されているＤＭＡリクエスト
制御部２６に従い、ＤＭＡコントローラ３のチャネルの
１つに対してＤ Ｍ Ａ ＩＪクエスト信号１４（ＤＲ
ＥＱ）を出力する。これをステップ３１に示す。
に、ＣＰＵ２自身が発行する診断命令（Ｍ偏入出力命令
）により、ＣＰＵ２に内蔵されているＤＭＡリクエスト
制御部２６に従い、ＤＭＡコントローラ３のチャネルの
１つに対してＤ Ｍ Ａ ＩＪクエスト信号１４（ＤＲ
ＥＱ）を出力する。これをステップ３１に示す。
先に説明した手順に従い、ＤＭＡコントローラ３は、Ｃ
ＰＵ２に対してバスホールド要求信号１６（ＨＯＬＤＲ
ＥＱ）を送出し、通常動作と同様にＣＰＵ２では、ＤＭ
Ａコントローラ３に対してバス権許可信号１７（ＨＯＬ
ＤＡＣＫ）を返す。これに従い、ＤＭＡコントローラ３
は、上記ＤＭＡリクエスト信号１４を出力している「入
出力装置」であるＣＰＵ２に対して、ＤＭＡ許可信号１
９（ＤＡＣＫ）を送出する。
ＰＵ２に対してバスホールド要求信号１６（ＨＯＬＤＲ
ＥＱ）を送出し、通常動作と同様にＣＰＵ２では、ＤＭ
Ａコントローラ３に対してバス権許可信号１７（ＨＯＬ
ＤＡＣＫ）を返す。これに従い、ＤＭＡコントローラ３
は、上記ＤＭＡリクエスト信号１４を出力している「入
出力装置」であるＣＰＵ２に対して、ＤＭＡ許可信号１
９（ＤＡＣＫ）を送出する。
ＣＰＵ２ではＤＲＥＱセット（ステップ３１）後、マイ
クロプロクラムにより、ＤＭＡコン１−ローラ３からの
ＤＭＡ許可信号１９であるＤＡＣＫの返送を監視し、Ｄ
ＡＣＫが返送されると（ステップ３２）ＤＲＥＱリセッ
ト（ステップ３３）を行う。
クロプロクラムにより、ＤＭＡコン１−ローラ３からの
ＤＭＡ許可信号１９であるＤＡＣＫの返送を監視し、Ｄ
ＡＣＫが返送されると（ステップ３２）ＤＲＥＱリセッ
ト（ステップ３３）を行う。
その後、例えば、ＤＭＡコントローラ３から、ＤＭＡｌ
１０ライト信号２０であるＤｒ○Ｗが発行されると（ス
テップ３４）、これをＣＰＵ２のＤＭＡリードライト制
御部２５で検出し、主記憶装置５からＤＭＡコントロー
ラ３により主記憶・リード信号２２（Ｍ Ｅ Ｍ Ｒ）
で読出されたデータが、メモリデータバス１を介してＣ
ＰＵ２に取込まれ、ＣＰＵ２を疑似的に入出力装置とみ
なしてのＤＭＡ転送が終了する。
１０ライト信号２０であるＤｒ○Ｗが発行されると（ス
テップ３４）、これをＣＰＵ２のＤＭＡリードライト制
御部２５で検出し、主記憶装置５からＤＭＡコントロー
ラ３により主記憶・リード信号２２（Ｍ Ｅ Ｍ Ｒ）
で読出されたデータが、メモリデータバス１を介してＣ
ＰＵ２に取込まれ、ＣＰＵ２を疑似的に入出力装置とみ
なしてのＤＭＡ転送が終了する。
これにより、従来、バス応答を含めたＤＭＡコントロー
ラの論理の検証のためには実際にバスに入出力装置を接
続し、確認する必要があったものに対し、入出力装置が
なくても、ＣＰＵが入出力装置の肩代りをすることによ
り、ＤＭＡコントローラの動作確認が可能となる。
ラの論理の検証のためには実際にバスに入出力装置を接
続し、確認する必要があったものに対し、入出力装置が
なくても、ＣＰＵが入出力装置の肩代りをすることによ
り、ＤＭＡコントローラの動作確認が可能となる。
〔発明の効果〕
以上述べた如く１本発明によれば、パッケージに実装後
のＤＭＡコントローラに関して、入出力装置未接続のチ
ャネルに対しても、ＣＰＵが入出力装置の肩代りをしＣ
ＰＵからバス応答がとれるので、入出力装置メニューを
意識せず、ＣＰＵとＤＭＡコントローラ間で、ＤＭＡコ
ントローラの基本動作の確認ができるため、機能検証の
筋便化が図れるという顕著な効果を奏するものである。
のＤＭＡコントローラに関して、入出力装置未接続のチ
ャネルに対しても、ＣＰＵが入出力装置の肩代りをしＣ
ＰＵからバス応答がとれるので、入出力装置メニューを
意識せず、ＣＰＵとＤＭＡコントローラ間で、ＤＭＡコ
ントローラの基本動作の確認ができるため、機能検証の
筋便化が図れるという顕著な効果を奏するものである。
第１図は本発明の一実施例を示すブロック図、第２図は
実施例におけるＤＭＡコントローラ診断命令のフローチ
ャート、第３図は従来のＤＭＡコントローラの診断方式
を示すブロック図、第４図はその動作手順を説明するた
めのタイミングチャートである。 １：メモリデータバス、２ ： ＣＰＵ、３ ： ＤＭ
Ａコントローラ、５：主記憶装置、６．７：バスホール
ド制御部、８，２６：ＤＭＡリクエスト制御部、９．１
３．２４ ：主記憶アクセス制御部、１０：入出力装置
制御部、２５：ＤＭＡリードライト制御部。 第 １ 図 第３図 ■ 第２図 化断（擬似人出力）命令手順
実施例におけるＤＭＡコントローラ診断命令のフローチ
ャート、第３図は従来のＤＭＡコントローラの診断方式
を示すブロック図、第４図はその動作手順を説明するた
めのタイミングチャートである。 １：メモリデータバス、２ ： ＣＰＵ、３ ： ＤＭ
Ａコントローラ、５：主記憶装置、６．７：バスホール
ド制御部、８，２６：ＤＭＡリクエスト制御部、９．１
３．２４ ：主記憶アクセス制御部、１０：入出力装置
制御部、２５：ＤＭＡリードライト制御部。 第 １ 図 第３図 ■ 第２図 化断（擬似人出力）命令手順
Claims (1)
- （１）１つ以上のチャネルを内蔵するダイレクト・メモ
リ・アクセス（ＤＭＡ）装置を有し、マイクロプログラ
ム制御により動作する処理装置（ＣＰＵ）を含むコンピ
ュータ・システムにおいて、前記ＣＰＵ内にＤＭＡリク
エスト制御機能と、ＤＭＡリードライト制御機能とを備
え、ＤＭＡコントローラをパッケージ上に実装した状態
で、デバイスの未接続チャネルに対して、前記ＤＭＡリ
クエスト機能から擬似ＤＭＡリクエストを発生させるこ
とにより、一連のＤＭＡコントローラの基本制御機能の
確認を行うことを特徴とするＤＭＡコントローラの診断
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61032935A JPS62191953A (ja) | 1986-02-19 | 1986-02-19 | Ｄｍａコントロ−ラの診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61032935A JPS62191953A (ja) | 1986-02-19 | 1986-02-19 | Ｄｍａコントロ−ラの診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62191953A true JPS62191953A (ja) | 1987-08-22 |
Family
ID=12372790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61032935A Pending JPS62191953A (ja) | 1986-02-19 | 1986-02-19 | Ｄｍａコントロ−ラの診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62191953A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02310635A (ja) * | 1989-05-26 | 1990-12-26 | Hitachi Ltd | 半導体集積回路装置 |
-
1986
- 1986-02-19 JP JP61032935A patent/JPS62191953A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02310635A (ja) * | 1989-05-26 | 1990-12-26 | Hitachi Ltd | 半導体集積回路装置 |
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