JPS62145593A

JPS62145593A - 半導体記憶装置

Info

Publication number: JPS62145593A
Application number: JP28692585A
Authority: JP
Inventors: Junichi Miyamoto; 順一宮本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-12-20
Filing date: 1985-12-20
Publication date: 1987-06-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、半導体記憶装置に関するもので、特にプロ
セッサと周辺装置とのインターフェイスを行なう半導体
記憶装置に使用されるものである。

〔発明の技術的背景〕

従来、プロセッサを用いて周辺装置に働き°かけ、この
ｉｄ辺装置からデータを得るためには、第１０図に示す
ように構成している。この動作は、例えば半導体集積回
路装置に所定の入力クロック列を与えてその出力情報を
検査したシ、センサにトリガを与えて駆動し、その出力
ｆ、Ａ／Ｄコンバータで観測するといったことを指す。

すなわち、ｃｐＵｚｚにメモＩＪ　Ｊ　２の所定番地か
ら記憶情報を取り込み、この情報をＣＰＵ１ｌ内のアキ
ニームレータにセットする。このアキニームレータにセ
ットした上記メモリ１２の記憶情報をｐｐｒ（プログラ
マブルペリフェラルインターフェイス）１３を介して周
辺装置１４に供給する。これによって、周辺装置１４か
ら出力された情報をＰＰｒＺｊ、アキニームレータを介
してメモリ１２に格納するという手順である。

〔背景技術の問題点〕

しかし、上述した手法はフレキシビリティ−に富む反面
、動作速度が遅い欠点がある。例えば、上述したような
操作をアセンブラで記述すると第１１図に示すように、
実際の動作としての６ステツプの他に、比較のための２
ステツプが必要となる。各ステツブが多数のクロックか
ら成シ立っていることを考慮すると、ＣＰＵ１ノが５）
、（Ｈｚで動作するとしても１０μｓ程度のサイクルで
しか事象を取り込めない。このため、１０μｓ以下の解
房度では物体の遷移現象をとらえられないことになる。

また、物体の現象を追っている時には、ＣＰＵ１７は常
に動作状態にあり、他の処理は行なえない状態にある。

加えて、例えばメモリの簡易テスタ等への応用において
は、サイクルタイムが長いのでテスト時間も長く必要と
なる。

〔発明の目的〕

この発明は上記のような事情に鑑みてなされた本ので、
その目的とするところは、短時間で起こる事象に追従可
能であり、且つＣＰＨの負担を軽減できる半導体記憶装
置を提供することである。

〔発明の概要〕

すなわち、この発明においては、上記の目的を達成する
ために、少なくとも二系列のメモリセルエリアを設ける
とともに、通常のメモリのアドレス線とデータ線の他に
各々の系列のデータによ多制御される独立した第２の入
力端子を設け、ＣＰＵから通常のアドレス線およびデー
タ線を介してメモリセルエリア内にデータを書き込み、
次にＣＰＵからの起動コマンドにより前記アドレスとは
独立に内蔵のカウンタからアドレスを発生して第２の入
出力端子からデータを入出力し、その結果を通常のアド
レス線およびデータ線を介してＣＰＵＫ″読み込むよう
にしている。

〔発明の実施例〕

以下、この発明の一実施例について図面を参照して説明
する。第１図は概略構成を示すブロック図である。半導
体記憶装置（メモＩＪ）２５は、二系列のメモリセルエ
リア１５ａ、１５ｂを有しており、ＣＰＵＩＩとの接続
は通常のメモリと同様のアドレス線１６とデータ線Ｚ７
とによって行なわれている。また、半導体記憶装ｇｉｓ
とＣＰＵＪＪとの間には、コマンドとデータの切り換え
のための信号線１８が接続されている。この信号線Ｚ８
によって伝送される信号は、通常のプロセッサの入出力
かメモリかを切り換えるｒｏ／ｉ、＜　　に相当するも
ので、入出力の場合はコマンドを、メモリの場合にはデ
ータを送るものとする。上記コマンドは、メモリセルエ
リア１５ａ、１６ｂの状態指定、クロックのスタートア
ドレス、ストップアドレス、起動等に使われる。第１図
においては、上記コマンドによりメモリセルエリア１５
ａは出力用、メモリセルエリア１５ｂは入力用に指定さ
れているものとする。上記メモリセルエリア１５ａの出
力は、信号線１９ａを介して被測定装置２゜に供給され
る。一方、上記メモリセルエリア１５ｂの入出力は、被
測定装置２ｏとの間で信号線２１ｂ、２２ｂを介して行
なわれる。

次に、上記のような構成において動作を説明する。まず
、ＣＰＵ１１から被測定装置（例えばメモリ）に対する
入力パルス列をメモリセルエリアＺ５ａＫ４Ｆき込む。

次に、ＣＰＵＩＩはメモリ１５に対してコマンドを送シ
、メモリ１５は内蔵カウンタ（図示しない）Ｋよシメモ
リセルエリア１５ａ内の情報を指定された所まで順次被
測定装置２０に対して出力する。このメモリセルエリア
１５ａからの出力信号ｓ１は、被測定装置２０のアドレ
スに対するりｉツク列を設定するもので、例えば信号線
１９ａが４ビツトでバイナリのシーフェンスを加えたけ
れば、メモリセルエリア１５ａ内には次のようにＣＰＵ
１ｌからデータが書き込まれる。すなわち、第２図に示
すようにＣＰＵＩＩから指令が出た時点でスタート番地
（例えばＯ）からストップ番地（この場合は１５）まで
リアルタイム、例えば２ＯｎＳ８度でクロックが出力さ
れる。この時、信号線１９ａにはメモリセルエリア１５
ａからは何も出力されない。次に、ＣＰＵＩＩはメモリ
１５に対してコマンドを送り、メモリ１５は内蔵カウン
タによりメモリセルエリアＩ５ａ内の情報を指定された
ところまで順次被測定装置２０に対して出力する。

メモリセルエリアＪ５ｂには、上記メモリセルエリア１
５ａから被測定装置２０に供給されたデータに基づいて
出力される被測定装置２゜の出力が書き込まれる。例え
ば、第３図に示すようにアドレスＯ番地のデータゝ００
００“を被測定装置２０に供給した時の、この被測定装
置２０からの出力信号が、例えば８ビツト構成で’０１
０１１１１１’、次に’　０００１　　’を供給した場
合の被測定装置２０の出力信号が’１１１１０１０１　
　’であれば、メモリセルエリア１５ｂのアドレスＯ＠
地、アドレス１番地にはそれぞれ、上記被測定袋ｆｌｌ
ｚｏの出力信号’０１０１１１１　’、’１ｌｌｌＯ１
０１’がリアルタイムで書き込まれる。なお、上記メモ
リセルエリアリア１５ｂのアドレスの指定は、内蔵カウ
ンタにより制御される。このようにして、リアルタイム
で被測定装置２０の出力をメモリセルエリアＺ５ｂに取
シ込んだ後、ＣＰＵ１１はこのメモリセルエリア１５ｂ
に格納されたデータをゆっくシと取シ込む。

なお、上記メモリセルエリアＺ５ａのデータの内容はラ
ンダムで良いのはもちろんであり、任意シーフェンスの
クロック列を被測定装置２０に与えることができる。

また、上記メモリセルエリア１５ｂは、入力ばかりでな
く出力データをセットする場合にも用いられる（どちら
の状態になるかは内蔵レジスタによυ予め指定されてい
る）。すなわち、第４図に示すように、メモリセルエリ
ア１５ａのアドレスＯ番地の’　ｏｏｏｏ　’なるクロ
ックを被測定装置２０に対して出力したとき、被測定装
置２０に’　１１１１１１１１　　’を書き込みたけれ
ば、予めＣＰＵＩＩからメモリセルエリアｒｓｂＶＣ７
１１１１１１１１“ｅ［ｅ込んでおき、信号線ｚｚｂを
介して被測定装置２０に出力すれば良い。この場合には
、メモリセルエリアＪ５ｂは出力データ用バッファとし
て使用される。

このような構成によれば、内蔵カウンタによるアクセス
は、外部アドレスによるアクセスタイムと異なシ、イン
ターフェイス部おヨヒパッファ部での遅延がないので２
Ｏｎ８程度まではあが９、解鍬度を向上でき短時間で起
こる事象にも追従できる。また、メモリセルエリア１５
ｂへのデータの取シ込み中に、ＣＰＵＩＩは他の処理を
行なうことが可能であり、ＣＰＵ１１の負担を軽減でき
る。

第５図および第６図はそれぞれ、前記第１図の具体的な
構成例を示すもので、図において前記第１図と同一構成
部には同じ符号を付してその詳細な説明は省略する。な
お、２３はアドレスバッファ、２４はデータバッファ、
２５はコマンドレジスタ、２６はプログラマブルカウン
タ、２７ａ、２７ｂは入出力バッファ、２８は入カパッ
ファ、２９は出力バッファである。

第７図は、この発明の他の実施例全説明するためのもの
で、上記実施例と同様に二系列のメモリセルエリア１５
ａ、１５ｂを有している。

今、これらメモリセルエリア１５　ａ　＋　１５　ｂに
は、第１の入出力端子群３０５介して、ＣＰＵ１１から
図示する如くデータが香き込まれていると仮定する（Ｋ
はａｏｎ’ｔ　ｃａｒｅ　）　。第２の入出力端子群３
１の状態は、メモリセルエリア１５ａ。

１５ｂの記憶情報により決定される。メモリセルエリア
１５ｂは上記入出力端子群３１の状態を指定し、メモリ
セルエリア１５ａは入出力端子群３ｚのレベルを指定す
るようになっていもすなわち、ＣＰＵ１１からの起動命
令を受けて図示しない内蔵カウンタがアドレス０番地を
指定すると、入出力端子群３１の端子３　ｈは、１ａが
１，１ｂが１であるのでハイレベルを出力、端子３１．
は２ａが０，２ｂが１であるのでローレベルを出力、端
子３１８．３１４は３ｂ、４ｂがともに０であるので入
力モードであり、この時の端子３１３．３１４の状態が
メモリエリア２５ａ上のアドレス０番地、３ａ。

４ｂの位置に書き込まれる。次に、アドレス１番地が内
蔵カウンタによって指定されると、端子３１８がＯの出
力状態に変化し、端子３１８は入力モードに変化し、こ
の時の゛端子３１．の値がメモリセルエリア１５ａに入
力される。従って、半導体記憶装置１５がアドレスＯ番
地からＣＰＵＺＺによ勺予め指定された番地まで商速且
つ周期的にパルス列を発生し、データを入力した後、メ
モリセルエリア１５ａ、１５ｂ円のデータは全て確定す
る。そして、この状態でＣＰＵ１１は第１の入出力端子
群３０を用いてメモリセルエリア１５　ａ　＋　１５　
ｂ内の情報をＣＰＵＩＩ内に取シ込み、処理する。

このような構成においても前述した実施例と同様な効果
が得られる。

なお、内蔵カウンタの周波数は、コマンドレベルでプロ
グラマブルにしておけばサイクルタイムを可変にできる
とともに、この内蔵カウンタの温度変化や経年変化など
にも対応できる。

さらにコマンドはＣＰＵ１１からの書き込みのみに限ら
ず、ステータスの読み出しモードとしても使用すれば、
ＣＰＵＩＩによって半導体記憶装置ｔ１５の動作状態を
検知することができ、効率を向上できる。また、半導体
記憶装置１５をＸ１０インターフエイスとして使用しな
い場合には、コマンドによりノーマルそ−ドに切シ換え
れば通常のメモリとして使用できるので、何らＣＰＨの
メモリエリアを犠牲にするものではない。

第８図は、この発明による半導体記憶装置をアナログ入
出力回路のテストに使用する際の構成例を示している。

ＣＰＵＩ　１から半導体記憶装置ｚ５にデータをセット
した後、一系列のメモリセルアレイからディジタルクロ
ックを出力し、Ｄ／Ａ変換器３２によりＤ／Ａ変換して
被測定畏置としてのアナログ入出力回路３３に供給する
。

一方、アナログ入出力回路３３からの出力信号は、Ａ／
Ｄ変換器３４を介してＡ７′Ｄ変換され半導体記憶装ｊ
ｌＺ５における別の系列のメモリセルエリアに取り込壕
れる。このような一連の切作終了飲、半導体記憶装置１
５は待機状態となムＣＰＵＩＺはメモリ内の通常プロセ
スで処理を実行する。

第９図は、被測定装置として８に×８のメモリを想定し
た場合の構成例を示している。この場合、入力となる第
一系列のメモリセルエリア１５ａＩ　＊　　１５＆２は
、１６ビツト（２バイト）構成となるため、メモリ３４
のデータ入出力端に接続される第二系列のメモリセルエ
リアｌ５ｂ（８ピツト（１バイト）構成）とはメモリ空
間の広さが異なっている。テストするメモリ３４がスタ
ティックＲＡｌｉ（であるとすると、まず、ＣＰＵＩＩ
によりｇ−系列および第二系列のメモリセルエリア１５
ａＩ＋１５ａ＠、１５ｂＫデータを設定した後、メモリ
３４への書き込み動作を行なう。

次に、第一系列のメモリセルエリア１５ｅＬＨ＋１５＆
ｌ　からメモリ３４ヘアドレス信号Ａおよび制御信号Ｃ
ＮＴＬを出力し、メモリ３４に記憶されているデータを
第二系列のメモリセルエリア１５ｂＫ読み込む。そして
、データの読み込み終了後、第二系列のメモリセルエリ
ア１５ｂの記憶データをｃｐＵ１１に読み込む。

なお、メモリ３４から第二系列のメモリセルエリア１５
’Ｏへのデータの読み込みの際、プログラマブルな内蔵
カウンタを操作しながらアドレスアクセスタイムを測定
することも可能である。このようにアドレスアクセスタ
イムを測定することにより、アクセスタイム以上のスピ
ードでアドレスが変化し、データの出力が追従できなく
なることを防止できる。

〔発明の効果〕

以上説明したようにこの発明によれば、短時間で起こる
事象にも追従可能であり、且つｃｐＵの負担を軽減でき
る半導体記憶装置が得られる。

【図面の簡単な説明】

第１図ないし第４図はそれぞれこの発明の一実施例に係
わる半導体記憶装置について説明するための図、第５図
および第６図はそれぞれ上記第１図の回路の具体的な構
成例を示す図、第７図はこの発明の他の実施例について
説明するための図、第８図は上記第１図の回路をアナロ
グ入出力回路のテストに使用する際の構成例を示す図、
第９図は上記ＷＪ１図の回路をメモリのテストに使用す
る際の構成例を示す図、第１０図および第１１図はそれ
ぞれ従来技術を説明するための図である。１１・・・ＣＰＵ、１５・・・半導体記憶装置、１５ａ
、１５ｂ・・・メモリセルエリア、１６・・・アドレス
線、１７・・・データ線、１８．１９ａ・２１ｂ、２２
ｂ・・・信号線、２０・・・被測定装置。出、Ｎ人代理人　　弁理士　鈴　江武　彦第１図第７図第１１図

Claims

【特許請求の範囲】

（１）少なくとも二系列のメモリセルエリアと、これら
メモリセルエリアのアドレス線、データ線およびコント
ロール線にそれぞれ接続される第１の入出力端子群と、
これら第１の入出力端子群とは独立した第２の入出力端
子群と、上記第１の入出力端子群と上記第２の入出力端
子群の機能を規定するレジスタとを具備し、上記第１の
入出力端子群により非同期的、且つランダムに上記各メ
モリセルエリアのデータの読み出しおよび書き込みを行
なうとともに、上記第２の入出力端子群により周期的、
且つシーケンシャルにデータの読み出しおよび書き込み
を行なう如く構成したことを特徴とする半導体記憶装置
。
（２）前記少なくとも二系列のメモリセルエリアはそれ
ぞれ、前記第１の入出力端子群を用いて書き込みおよび
読み出しが可能であり、前記第２の入出力端子群による
読み出しか書き込み状態かは、前記レジスタに予め格納
された情報に基づいていずれか一方が選択されることを
特徴とする特許請求の範囲第１項記載の半導体記憶装置
。
（３）前記少なくとも二系列のメモリセルエリアはそれ
ぞれ、前記第１の入出力端子群を用いて書き込みおよび
読み出しが可能であり、第一系列のメモリセルエリアの
記憶情報は前記第２の入出力端子群の入力状態か出力状
態かを規定し、第二系列のメモリセルエリアの記憶情報
は、出力モードの場合には前記第２の入出力端子群の入
力あるいは出力のレベルを規定し、入力モードの場合に
は情報が書き込まれることを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。
（４）前記第２の入出力端子群を介して行なわれる情報
の入出力は、外部から入力されるクロックを内蔵のカウ
ンタでカウントすることによりアドレスを発生して行な
うことを特徴とする特許請求の範囲第１項記載の半導体
記憶装置。
（５）前記内蔵カウンタは、プログラマブルであり、外
部からアドレスの変化する時間を設定可能であることを
特徴とする特許請求の範囲第４項記載の半導体記憶装置
。
（６）前記第２の入出力端子群の入出力のレベルは、プ
ログラマブルであり、外部から指定可能であることを特
徴とする特許請求の範囲第１項記載の半導体記憶装置。
（７）前記レジスタへの情報の書き込みあるいは読み出
しは、前記第１の入出力端子群を用いて行なうことを特
徴とする特許請求の範囲第１項記載の半導体記憶装置。
（８）前記第１の入出力端子群はＣＰＵに接続され、前
記第２の入出力端子群は被測定装置に接続されて使用さ
れることを特徴とする特許請求の範囲第１項記載の半導
体記憶装置。