JPS6125172B2

JPS6125172B2 -

Info

Publication number: JPS6125172B2
Application number: JP55139675A
Authority: JP
Inventors: Yasuhiro Nagayama
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-10-06
Filing date: 1980-10-06
Publication date: 1986-06-14
Also published as: JPS5764851A

Description

【発明の詳細な説明】本発明は、情報処理装置に関する。特に、プロ
グラムおよび論理回路等の故障位置を発見するた
めの故障位置検出装置に関するものである。

従来、この種の装置は起動と同時に入力データ
を記憶回路に順次記憶し、トリガパターン検出回
路でトリガパターンを検出したときから、カウン
タを減算し、このカウンタが零となつたときに上
記記憶動作を停止する。この動作により記憶され
た記憶内容を読出しながら、デバツクを行う。し
かし、このような従来装置ではトリガパターンが
多数発生するような入力データを扱う場合には、
起動から最初に入力するトリガパターンのみがト
リガされ任意の位置のトリガパターンを利用して
トリガすることはできない欠点を有する。

本発明はこの点を改良するもので、トリガパタ
ーンが多数発生するような信号系列を扱う場合に
おいても検出しようとする位置のトリガパターン
のみを検出することができる故障位置検出装置を
提供することを目的とする。

本発明は、入力データを順次書込むメモリと、
入力データからトリガパターンを検出するトリガ
パターン検出回路とを備え、このトリガパターン
検出回路に検出出力が送出されてからあらかじめ
指定されたステツプ数だけ入力データを上記メモ
リに書込み、その書込を停止するように構成され
た故障位置検出回路において、上記入力データか
らイネーブルパターンを検出するイネーブルパタ
ーン検出回路と、この回路の検出出力により上記
トリガパターン検出回路の出力を許可する回路
と、上記入力データからインヒビツトパターンを
検出するインヒビツトパターン検出回路と、この
回路の検出出力により上記トリガパターン検出回
路の出力を遮断する回路とを備えたことを特徴と
する。

このことを図面に基づいて詳しく説明する。第
１図は、従来例装置の要部ブロツク構成図であ
る。第１図で１はレベル変換器である。このレベ
ル変換器１の出力は同期化回路２に導かれてい
る。この同期化回路２の出力はメモリ３およびト
リガパターン検出回路５にそれぞれ導かれてい
る。このトリガパターン検出回路５には、トリガ
パターン指定線６が導かれている。

また、第１図で７はクロツク発生回路であり、
このクロツク出力は上記同期化回路２に導かれる
とともに、アンド回路８および９の一方の入力端
子にそれぞれ導かれている。また、第１図で１０
はスタートパルス発生器であり、この出力はフリ
ツプフロツプ１１のリセツト端子およびフリツプ
フロツプ１２のセツト端子に、それぞれ導かれて
いる。このフリツプフロツプ１１のセツト端子に
は上記トリガパターン検出回路５の出力が導かれ
ている。

このフリツプフロツプ１１および１２の出力は
上記アンド回路８および９の入力端子にそれぞれ
導かれている。このアンド回路９の出力は、上記
メモリ３の書込端子に導かれるとともに、アドレ
スカウンタ１５に導かれている。このアドレスカ
ウンタ１５の出力は、メモリ３のアドレス端子に
導かれている。また、アンド回路８の出力は減算
カウンタ１３の減算入力に導かれている。この減
算カウンタ１３の出力は上記フリツプフロツプ１
１および１２のリセツト端子にそれぞれ導かれて
いる。

このような回路構成の従来装置の動作を説明す
る。フリツプフロツプ１１および１２はリセツト
状態で初期値「０」が設定されている。また、ク
ロツク発生回路７からは入力データａをサンプル
するクロツク周期でクロツク信号を発生する。こ
の装置が起動するには、スタートパルス発生器１
０がスタートパルスを発生する。これによりフリ
ツプフロツプ１２がセツトされ「１」が出力され
る。このためアンド回路９では論理積が取られメ
モリ書込信号ｂが発生されメモリ３に書込を指示
する。また、この書込信号ｂはアドレスカウンタ
１５をカウントアツプし、書込信号ｂが出るごと
に、メモリ３の書込アドレスを指定して行く。

一方、入力データａはレベル変換器１により装
置内の電圧レベルに変換され、さらに同期化回路
２でクロツク発生回路７で発生しているクロツク
に同期化される。メモリ３はこの入力データａを
順次書込んで行く。その後トリガ指定パターン指
定線６を介して、あらかじめトリガパターン検出
回路５に入力されているトリガパターンと一致し
た入力データａが入ると、トリガパターン検出回
路５が信号を発生し、フリツプフロツプ１１を
「１」にセツトする。この状態で、アンド回路８
はクロツク信号ｃと論理積が取られる毎に、減算
カウンタ１３を減算する。これにより、あらかじ
めセツトされた値だけ減算カウンタ１３がカウン
トダウンされ、カウンタが零になると終了パルス
ｄが送出され、フリツプフロツプ１１および１２
がリセツトされ、データ書込動作を終了する。こ
の後メモリ３のデータを読出線１４によりゆつく
り読むことにより、故障個所の検出が行われる。

したがつて、この種の装置では、トリガパター
ンが多数発生するような信号系列で、指定した任
意の位置のトリガパターンをトリガとすることが
できない不都合を有する。

第２図は、本発明一実施例の要部ブロツク構成
図である。第１図で示した従来例と比較すると、
イネーブルパターン検出回路１６、インヒビツト
パターン検出回路１７、アンド回路１８およびフ
リツプフロツプ１９を設け、イネーブルパターン
の後で、かつインヒビツトパターンより前に、ト
リガパターンが検出されたときにのみ、トリガパ
ターン検出出力を送出するように構成したところ
に特徴がある。

すなわち、同期化回路２の出力はイネーブルパ
ターン検出回路１６、およびインヒビツトパター
ン検出回路１７にそれぞれ導かれている。このイ
ネーブルパターン検出回路１６の出力は、フリツ
プフロツプ１９のセツト端子に導かれている。こ
のフリツプフロツプ１９のリセツト端子には、イ
ンヒビツトパターン検出回路１７の出力、および
スタートパルス発生器１０の出力が、それぞれ導
かれている、このフリツプフロツプ１９の出力
は、アンド回路１８の一方の入力端子に導かれて
いる。このアンド回路１８の他の入力端子には、
トリガパターン検出回路５の出力が導かれてい
る。このアンド回路１８の出力は前記フリツプフ
ロツプ１１のセツト端子に導かれている。

他の構成については、第１図で示した従来例と
同様であるので説明の繰返しを省く。

このような回路構成で、本発明の特徴ある動作
を説明する。スタートパルス発生器１０がスター
トパルスを発生すると、フリツプフロツプ１９と
フリツプフロツプ１１はリセツトされ、フリツプ
フロツプ１２はセツトされる。入力データａは、
レベル変換器１で内部論理の電圧レベルに変換さ
れ、さらに同期化回路２でクロツクに同期化され
る。クロツク信号ｃが「１」になると、アンド回
路９の出力は「１」になり、メモリ書込信号ｂが
送出され、メモリ３に同期化回路２の出力を書込
むことを指示する。また、アドレスカウンタ１５
をカウントアツプする。この動作はフリツプフロ
ツプ１２が「１」の間は順次つづけられ、メモリ
３の容量すべてにデータが書かれた後は、すでに
書いたデータを書きつぶして行く。

入力データａの中にイネーブルパターン指定線
２０を介して、イネーブルパターン検出回路１６
に入力したイネーブルパターンが入つた場合に
は、イネーブルパターン検出回路１６の出力が
「１」になり、フリツプフロツプ１９が「１」に
なる。この状態で、入力データａの中にトリガパ
ターン指定線６でトリガパターン検出回路５に入
力したトリガパターンが入つた場合には、トリガ
パターン検出回路の出力が「１」になり、アンド
回路１８で論理積がとられ、フリツプフロツプ１
１を「１」にする。

以下の動作は前述の従来装置と同様に行われ
る。すなわち、クロツク信号ｃが出力されるごと
にアンド回路８で論理積がとられカウンタ１３が
カウントダウンされる。カウンタ１３には、あら
かじめトリガパターン以降に記憶するデータ数の
カウント値がセツトされている。カウンタ１３が
指定したカウント値をカウントダウンし、その内
容が零となると終了信号ｄが送出され、フリツプ
フロツプ１１および１２がリセツトされ、入力デ
ータａのメモリ３への書込を中止する。メモリ３
に書込れたデータは、アドレスを指定しメモリ読
出線１４から読出される。

次に、本発明の特徴であるトリガパターン検出
を中止する動作を説明する。イネーブルパターン
が検出された後に、トリガパターンが検出されず
にインヒビツトパターン指定線２１でインヒビツ
トパターン検出回路２１に入力されたインヒビツ
トパターンが検出された場合には、インヒビツト
パターン検出回路１７の出力が「１」になり、フ
リツプフロツプ１９をリセツトする。このため、
アンド回路１８が閉じられ、トリガパターン検出
回路５の出力を遮断する。この後は、入力データ
ａは順次メモリ３に書込れて行き、イネーブルパ
ターンとトリガパターンが順次発生するまでこの
書込み動作を継続する。従つて、イネーブルパタ
ーンの後で、かつインヒビツトパターンより前に
トリガパターンが検出されたときにのみトリガパ
ターンをトリガすることになる。

第３図は、上記例の動作タイムチヤートであ
る。この第３図は入力データａの中にある「３」
と「０」のパターンの間で発生する「２」のパタ
ーンをトリガパターンとした時の波形である。入
力データａの中に「２」のパターンが多数あるた
め、従来の装置では最初に発生する「２」のパタ
ーンでトリガが発生していたが（第３図Ａ）、本
発明の装置では、観測したい時点でのトリガを発
生させる（第３図Ｂ）。

以上説明したように本発明によれば、イネーブ
ルパターン検出回路とインヒビツトパターン検出
回路を設けることにより、イネーブルパターン、
トリガパターンの順でトリガパターンが検出され
たときにはカウンタを動作させ、イネーブルパタ
ーン、インヒビツトパターン、トリガパターンの
順でトリガパターンを検出したときにはカウンタ
を動作しないこととした。したがつて、トリガパ
ターンが多数発生するような信号系列の中から、
目的とするトリガパターンのみを選択することが
できる。このため、マイクロプログラムまたは論
理回路等の故障位置を適切に検出することができ
る。また、このために付加する回路も複雑となら
ずコストも低廉とすることができる等の効果を有
する。

【図面の簡単な説明】

第１図は従来例装置の要部回路構成図。第２図
は本発明一実施例の要部回路構成図。第３図は上
記例の動作タイムチヤート。１……レベル変換器、２……同期化回路、３…
…メモリ、５……トリガパターン検出回路、７…
…クロツク発生回路、８，９，１８……アンド回
路、１０……スタートパルス発生回路、１１，１
２，１９……フリツプフロツプ、１５……アドレ
スカウンタ、１３……減算カウンタ、１６……イ
ネーブルパターン検出回路、１７……インヒビツ
トパターン検出回路。

Claims

【特許請求の範囲】１入力データを順次書込むメモリと、入力デー
タからトリガパターンを検出するトリガパターン
検出回路と、このトリガパターン検出回路に検出
出力が送出されてからあらかじめ設定されたステ
ツプ数だけ入力データを上記メモリに書込んだと
ころでその書込を停止する手段とを備えた故障位
置検出装置において、上記入力データからイネーブルパターンを検出
するイネーブルパターン検出回路と、この回路の検出出力により上記トリガパターン
検出回路の出力を許可する回路と、上記入力デー
タからインヒビツトパターンを検出するインヒピ
ツトパターン検出回路と、この回路の検出出力により上記トリガパターン
検出回路の出力を遮断する回路とを備えたことを特徴とする故障位置検出装置。