JPS6324440A - 多重プロセッサ・システム用システム管理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （関連出願） 本願と同じ譲受人に譲渡された下記の米国特許出願は、
関連する主題を有する。

即ち、 本願と同日付で出願されたＪ、　Ｂ、　Ｇｅｙｅｒ、■
。

Ｍ、　ＭｏｒｇａｎｔｉおよびＥ、　Ｐｒａｎｇｅの米
国特許出願「データ処理システムにおける活動状態タイ
ミング・メータを更新するための装置および方法」〔産
業上の利用分野〕 本発明は、データ処理システムに関し、特にシステム・
バスと直接接続されて、緊密に結合された中央サブシス
テムを含むデータ処理システムを制御するための集中化
資源を提供するシステム管理機能に関する。

〔従来の技術および解決しようとする問題点〕如何なる
データ処理システムも、システムのある外部制御を行な
う手段を含む。単一の中央処理装置を備えたシステムは
、典型的に、システムをロード（ブート）して情報をレ
ジスタにセットするため、電源をオン／オフするスイッ
チを含む制御パネルを備えている。制御パネルはまた、
電源の状悪およびレジスタ内容を示す指示灯を有する。

また、通常単一サイクル・スイッチおよび単一命令スイ
ッチも含まれている。近年のシステムは、これらの機能
を提供するためコンソールの陰極線管（ＣＲＴ）表示タ
ーミナルを提供した。

データ処理要件が増大するに伴い、デュアル・プロセッ
サが使用された。オペレータ・パネルまたは表示ターミ
ナルが、マスターとなるプロセッサの１つと接続されて
いた。マスター・プロセッサに問題がある場合には、別
のプロセッサがマスターとなり得るものであった。

データ処理システムの信頼性が改善されるについて、ユ
ーザはハードウェアもしくはソフトウェアの問題のデバ
ッグのため専任の要員コストの必要がなくなった。従っ
て、製造企業側はシステムに遠隔保守能力を提供し、即
ち保守要員が中央位置から操作し、データ処理システム
側および中央側のモデムを用いてデータを電話回線上に
送出することにより直接データ処理システムと通信する
ことができるようになった。典型的なシステムについて
は、　Ｈｏｎｅｙｗｅｌ　１社のＴＡＣＤＩＡＬ遠隔ユ
ーザズ・ガイド（注文番号Ｖ　Ｆ　１６−０１　、１９
８３年５月刊）において記載されている。典型的なシス
テムは、全て１つのシステム・バスに一緒に接続された
多数の中央サブシステムと、１つの主記憶装置と、多く
の周辺制御装置とを含む。中央サブシステムの１つと直
接接続されているのはシステム制御機能である。システ
ム制御アダプタと接続されているのは、遠隔保守表示タ
ーミナルと、構内表示ターミナルと、　　　　　　　　
　　　補助装置即ち典型的にはログ用プリンタとである
。

システム制御機能が接続される中央サブシステムはマス
ターとなる。このマスターの中央サブシステムは、シス
テム制御機能から全ての制御情報を受取り、この制御情
報をシステム・バス上で他のサブシステムに対して通信
する。

個々のサブシステムが、マスター中央サブシステムの制
御下でその品質論理テスト（ＱＬＴ）を行ない、前記サ
ブシステムは更にその結果をシステム制御機能へ通知す
る。

各中央サブシステムはまた、監視タイマーとソフトウェ
ア手順を制御する実時間クロックとを有する。

システム制御機能のマスター中央サブシステムへの接続
は、このサブシステムを保守ツールとして限定するが、
これはマスター中央サブシステムが適正に作動している
だけで完全に作動するためである。マスター中央サブシ
ステムにおける誤動作をテストするその能力は非常に限
られている。

また、前記システム制御機能は、電源異常警報の場合に
システム・バスへの迅速なアクセスができず、マスター
中央サブシステムがこのバスをアクセスするのを待機し
なければならない。マスター中央システムはメモリー・
サブシステムおよびある周辺サブシステムを含む他のサ
ブシステムよりも低い優先順位を持つため、警報を表示
することができる。

システム全体は、種々の資源が個々のサブシステムにお
いて重複するというコストおよび管理費上の欠点を有す
る。これらの資源には、システム・タイマー、プート・
ロードおよびＱＬＴ制御を含む。

〔問題点を解決するための手段〕

従って、本発明の主な目的は、より大きな信頼性のデー
タ処理システムの提供にある。

本発明の別の目的は、システム・バスと接続されたサブ
システムと直接通信することができるシステム管理機能
を備えたデータ処理システムを提供することにある。

本発明の別の目的は、コストが比較的小さなシステム管
理機能を提供することにある。

（発明の要約） 本発明のデータ処理システムの望ましい実施態様は、全
て一緒に１つのシステム・バスと接続された多数のサブ
システムと、１つのシステム管理機能（ＳＭＦ）とを含
む。Ｓ　Ｍ　Ｆは、システム・バスに対する最も高い優
先順位のアクセスを与える位置でシステム・バスと接続
されている。このサブシステムは、多数の中央サブシス
テムと１つの主記憶装置サブシステムとを含む。

Ｓ　Ｍ　Ｆは、１つのマイクロプロセッサ装置と、中央
サブシステム（ＣＳＳ）からの指令によりシステム・バ
スを経由してアクセス可能な多数の集中化資源とを有す
る。望ましい実施態様においては、これらの集中化資源
は、システムのタイマー装置と、電力および温度表示兼
検出装置と、システム初期化装置と、システムの品質論
理テスト（ＱＬＴ）制御装置とを含む。ＳＭＦに対する
オペレータのアクセスは、システムの表示コンソールを
介して局所的に生じ、また遠隔保守表示コンソールを介
して遠隔操作的に生じる。

本システムは、電圧がシステム要件を満たすことの電力
兼温度装置による検出と同時にＳＭＦによって初期化さ
れる。ＳＭＦは、これと関連する記憶領域に常駐するマ
イクロプロセッサの制御下でＳＭＦの内部操作およびシ
ステム・バスと通信するその能力を検証するソフトフェ
ア・ルーチンを存する。

作動状態であることの検証と同時に、ＳＭＦは、主記憶
装置サブシステムを介してブートおよびＱＬＴのソフト
ウェア・ルーチンの各中央処理サブシステムへのローデ
ィングを開始する記憶域に常駐する他のソフトウェアに
より、残りのサブシステムを初期化する。

通常の動作中、ＳＭＦはどれかのＣ５Ｓに対する多数の
特殊な指令を発することができる。この特殊指令はシス
テム・バスにおいて最も高い優先順位を有し、宛先のＣ
８Ｓにより認識されることになる。これら多数の特殊な
指令は、多数の異なるタイミング機能を提供するシステ
ムのタイマー装置に関連するものである。これらタイミ
ング機能は、実時間クロック、監視タイマーおよび時刻
クロックを含む。

各Ｃ３Ｓは、監視タイマーのロード、監視タイマー読出
し、実時間クロックのロード、実時間クロック読出し、
時刻クロックのロード、および時刻クロック読出しの如
き指令を生成することにより全ての前記タイミング機能
のアクセスが可能である。実時間クロック割込み指令お
よび監視タイマー割込み指令の如きＳＭＦの特殊指令は
、各タイマー機能がゼロまで減算する時、Ｃ５Ｓの割込
みを行なう。

ＳＭＦの特殊指令は、保守およびソフトウェアのデバッ
グを助けるようＣ３Ｓに対する指令を含む。これらの指
令は、ＣＰＵ停止、ＣＰＵステップ、ＣＰＵラン、ＣＰ
Ｕレジスタ読出し、ＣＰＵレジスタ書込みおよび状態変
更指令を含む。この状態変更指令は、１つのＣＳＳに対
して電源故障、電源警報または温度警報を送るために用
いられる。これにより、ＣＳ　Ｓ　ｌ：：レジスタ内容
の安全格納および秩序ある方法での遮断を含む適当が措
置を行なわせる。ＣＳＳは作動を継続し、保守要員に警
報するためｓ　ＭＦプリンタ上にログ・メツセージを打
出すことができる。

エラーの発生の検出と同時に、ＳＭＦは特殊な指令を１
つのＣ３Ｓへ送出してそのＱＬＴを行なうことができる
。

また、これらの特殊な指令は、システムのコンソールも
しくは遠隔コンソールが正常に作動している時、即ち適
正なパスワードが遠隔コンソールからＳＭＦにより受取
られた時、これらコンソールからオペレータによって開
始することができる。

本発明の方法が行なわれる態様、および本発明の装置が
構成される方法およびその作動モードについては、図面
と共に以下の詳細な記述に照せば最もよく理解できよう
。いくつかの図面においては同じ参照番号が類似の要素
を示している。

〔実施例〕

第１図は、全てが共に各々のシステム・バス・インター
フェース２−１０を介してシステム・バス２と結合され
る、複数の中央サブシステム３乃至５、および複数の主
記憶装置ｌＯ乃至１２）複数の周辺制御装置１４乃至１
６、およびシステム管理機能（ＳＭＦ）２０を含む　密
結合型多重プロセッサ・データ処理システム（ＤＰＵ）
１を示している。

複数の装置１１８が周辺制御装置１１４と結合され、複
数の装置Ｎ　　１７が周辺制御装置Ｎ　　１６と結合さ
れている。複数の周辺制御装置１４乃至１６は、それぞ
れのディスク・ドライブ、テープ装置、通信回線および
単位レコード装置が結合されたディスク制御装置と、テ
ープ制御装置と、通信制御装置と、レコード制御装置を
含む。

複数のＣ３Ｓ３乃至ｃｓｓ　ｓの各々の構成は同じであ
る。Ｃ５５３は、システム・バス２と結合されたキャッ
シュ１８を有する、共に相互に独立的に作動する中央処
理装置（ＣＰＵＩＡ４およびＣＰＵＩＢ６）を含む。Ｃ
５５５は、システム・バス２と結合されたキャッシュＮ
　　２Ｂを有する。

共に相互に独立的に作動するＣＰＵＮＡ２４およびＣＰ
ＵＮＢ２６を含む。ＣＰＵＮＡ２４およびｃｐｕＮＢ２
６は、キャッジ互Ｎ２８を介して主記憶装置ｌＯ乃至主
記憶装置１２をアクセスする。Ｃ３Ｓ３乃至Ｃ３Ｓ５は
、これらが１つの共通なオペレーティング・システムを
実行しかつ１つの共通の主記憶装置を共用するため、　
密結合型多重プロセッサとして作動する。

ＣＰＵＩＡ　４およびＣＰＵＩＢ　　６が以下において
ＣＰＵ４およびＣＰＵ６として識別されることに注意さ
れたい。同様に、ＣＰＵＮＡ２４およびＣＰＵＮＢ２６
はＣＰＵ２４およびＣＰＵ２Ｂとして識別される。

５ＭＦ２Ｏは、ＤＰＵＩの集中制御を行なう。この集中
制御は、全体のＤＰＵＩシステムの初期化、品質論理テ
スト（ＱＬＴ）操作の集中化制御、システム・タイマー
の集中化、およびシステム・バス２と結合されたサブシ
ステムに対する電源および筐体温度の警報の供給を含む
。多数の制卸信号が電源制御インターフェース（ＰＣＩ
）２１を介して電源システム２２と５ＭＦ２Ｏ間に与え
られる。電源システム２２からの制御信号は、５ＭＦ２
Ｏに対しＤＰＵＩの電源の状態を表示する。５ＭＦ２Ｏ
から電源システム２２に対するＰ　ＣＩ　２１上の制御
信号は、電源システム２２がＤＰＵＩのテストを行なう
ため作動すべき予め定めた電圧限界を指定する。５ＭＦ
２Ｏは、限界論理素子の分離および識別のため予め定め
た電圧限界においてＱＬＴ動作を実行することになる。

表示コンソール３４は、オペレータがＳ　Ｍ　Ｆ　２０
に対する表示ターミナル・インターフェース（ＤＴＩ）
２９を介してＤＰＵＩと通信することを許容する。５Ｍ
Ｆ２Ｏは、表示コンソール３４から情報を受取り、この
情報をコンソール・アダプタ・インターフェース（ＣＡ
Ｉ）３１およびコンソール・アダプタ・インターフェー
ス３０を介してシステム・バス２へ与える。ＤＰＵＩか
らの情報は、システム・バス２）コンソール・アダプタ
３０、ＣＡｌ３１．５ＭＦ２ＯおよびＤＴＩ２９を介し
て表示コンソール３４により受取られる。表示コンソー
ル３４は、典型的には、１つの手操作キー・ボードおよ
び１つの陰極線管（ＣＲＴ）ディスプレイとを備えた）
Ｉｏｎｅｙｗｅｌ１社のＶＩＰ７３００ターミナルであ
る。ＣＡｌ３１およびＤＴＩは典型的には、ＲＳ　２３
２またはＲＳ　４２２の通信インターフェースである。

Ｓ　Ｍ　Ｆ　２０は、遠隔保守能力を保持する。遠隔コ
ンソール４２は、オペレータ制御型表示ターミナルまた
は無人コンピュータでよい。遠隔コンソール４２は、Ｍ
ＯＤＥＭ３８、通信回線４０、ＭＯＤＥＭ３６および遠
隔保守用のオプション・インターフェース（ＲＭＯ）３
７に対して結合される。

ＭＯＤＥＭ３６および３８は、典型的には、ＲＩＸＯＮ
　　ＭＯＤＥＭ、例えば３００ボーでの通話を開始する
Ｔ　　１１３ＣＭＯＤＥＭ、３００ポーでの通話の授受
を行なうＴ　　１０３ＪＭ１０３Ｊ、および１．２００
ポーでの通話の授受を行なうＴ　２１２ＡＭＯＤＥＭで
ある。

遠隔保守操作は、遠隔地におけるソフトウェアおよび動
作上の故障の解明、ハードウェア故障の識別、中央ＤＰ
ＵＩシステムに対するソフトウェア・パッチの如き情報
の送出、および現地保守作業に対する援護の提供を許容
する。

５ＭＦ２Ｏは、５ＭＦ２Ｏを介するＤＰＵＩへの遠隔地
アクセスに対するアクセスを行ない、適正なパスワード
が５ＭＦ２Ｏにより受取られさえすれば集中制御を行な
うことになる。

補助装置インターフェース（ＡＤＩ）３３、典型的には
Ｒ３２３２Ｃインターフエースが、補助装置３２を５Ｍ
Ｆ２Ｏに対して結合する。補助装置３２は、典型的には
、状況の情報を記録し、あるいは表示コンソール３４の
ＣＲＴ上に表示される情報のハード・コピーを提供する
ためのプリンタである。

５ＭＦ２Ｏは、ＤＰＵＩの始動中、品質論理デス）　（
ＱＬＴ）を開始して、全てのサブシステムがシステム・
バス２と結合されておりかつ適正に作動中であることを
確認する。もしテストが不成功であれば、５ＭＦ２Ｏは
電源システム２２に対しＰＣＩ２１を介して信号して状
態を表示し、また表示コンソール３４、遠隔コンソール
４２および補助装置３２にエラーを表示する。

全てのサブシステムがシステム・バス２に対するアクセ
スを求め、最も高い優先順位のサブシステムの要求がア
クセスを獲得する。Ｓ　Ｍ　Ｆ　２［１が電源障害の検
出の如きある実時間システムの状態に対し迅速に反応す
ることを要件とする故に、５ＭＦ２Ｏはシステム・バス
２にアクセスする最も高い層先順位が与えられる。

第２図は、システム・バス２と接続された５ＭＦ２Ｏを
示すブロック図である。システム°バス２は、システム
・バス（制御）２−２）システム・バス（データ）２−
４およびシステム・バス（アドレス）２−６として示さ
れる。システム・バス・インターフェース２−１Ｏは、
米国特許第３，９９５，２５８号「データ保全性を有す
るデータ処理システム」　（発明者Ｇ、　Ｊ、　Ｂａｒ
ｌｏｗ）において開示されるものと略々同様に作動する
。

マイクロプロセッサ２０−２は、マイクロプロセッサで
プログラム可能な読出し専用メモリー（Ｐ　ＲＯＭ）　
２０−３８に格納されたソフトウェア・ルーチンを介し
てＳ　Ｍ　Ｆ　２０／システム・バス２のインターフェ
ースを制御する。マイクロプロセッサ２０−２は、ｒ　
Ｚｉｌｏｇ’Ｇｏｌｄ　Ｂｏｏｋ　１９８３／　１９８
４ノ構成素子データ・ブック」第３＠、第１Ｏ版に記載
されるＺｉｌｏｇ　Ｚ８０　ＣＰ　Ｕである。このマイ
クロプロセッサ２０−２は、それ自体、マイクロプロセ
ッサでプログラム可能な読出し専用メモリー（ＰＲＯＭ
）２０−３８に格納されたソフトウェアにより制御され
る。ＲＡＭ２Ｏ−４４およびＰＲＯＭ２Ｏ−３８の双方
は、駆動回路２０−２４を介して１６ビツト・マイクロ
プロセッサのアドレス・バス２０−５４上でマイクロプ
ロセッサ２０−２からのアドレス信号ＡＯ乃至Ａ１５を
受取る。データ信号ＤＯ乃至Ｄ７は、ＲＡ　Ｍ　２０−
４４とマイクロプロセッサ２〇−２間で、ＰＲＯＭ２Ｏ
−３８から８ビツト・マイクロプロセッサのデータ・バ
ス２０−５６およびトランシーバ２ｆ）−２６を介して
送出される。

５ＭＦ２Ｏがシステム・バス２に対してアクセスする時
、３２のデータ信号ＢＳＤＴＯＯ〜３１が受信機２０−
６８により受取られ、またシステムのデータ。

バス２−４から人力データ・レジスタ２０−１６に格納
することができる。マイクロプロセッサ２０−２の制御
下では、データはレジスタ２０−１６から読出され、マ
ルチプレクサ（Ｍ　Ｕ　Ｘ　）　２０−１７、データ・
バス２０−５２）トランシーバ２０−２２）トランシー
バ２０−２６およびデータ・バス２０−５６を介して、
−時に８ビツトずつＲＡ　Ｍ　２０−４４における記憶
場所に格納される。３２のアドレス信号ＢＳＡＤ００〜
３１が受信機２０−７０および入力アドレス・レジスタ
２０−３６によりシステムのアドレス・バス２−６から
受取られ、マイクロプロセッサ２０−２の制御下で一時
に８ビツトずつＲＡ　Ｍ　２０−４４の記憶場所に格納
され、３２の制御信号が受信機２０−５４および入力制
御レジスタ２Ｑ−１２によりシステム制御バス２−２か
ら受取られ、データ信号と同様に一時に８ビツトずつＲ
Ａ　Ｍ　２０−４４の記憶場所に格納される。マイクロ
プロセッサ２０−２は、ＲＡＭ２Ｏ−４４の記憶場所と
して入力レジスタ２０−３６．２０−１６および２０−
１２を識別し、適当なアドレスを駆動回路２０−２４お
よびアドレス・バス２０−５４を介してＲＡＭ２Ｏ−４
４に対して送出する。Ｃ３Ｓ３乃至５およびシステム・
バス２間のシステム・バス・インターフェース２−ＩＯ
における入出力レジスタは、システム・バス・インター
フェース２−１０に含まれるレジスタ２０−１０．２０
−１２．２０−１４．２〇−１６，２０−３４および２
０−３６と類似しかつこむと同じ機能を行なう。

マイクロプロセッサ２０−２は、ＲＡＭ２Ｏ−４４にお
ける対応する記憶場所をアドレス指定しかつ一時に８ビ
ツトずつデータを読出すことにより、データ信号ＢＳＤ
ＴＯＯ〜３１の３２ビツト出力データ・レジスタ２０−
１４に対するローディングを開始する。３２ビツトの出
力アドレス制御装置２０−３４は、マイクロプロセッサ
２０−２によりアドレス信号Ｂ　Ｓ　Ａ　Ｄ　００〜３
１でロードされて、ＲＡ　Ｍ　２０−４４における対応
する記憶場所をアドレス指定しかつ一時に８ビツトずつ
アドレス信号を読出す。同様に、３２ビツトの出力制御
レジスタ２０−１０がマイクロプロセッサ２０−２によ
ってバス制御情報でロードされ、ＲＡ　Ｍ　２０−４４
の対応する記憶場所をアドレス指定しかつ一時に８ビツ
トずつ制御情報を読出す。

ブート兼Ｑｔ、ＴＲ６Ｍｚｏ−：＋９が、主記憶装置１
０乃至１２に対して書込まれるテスト・パターンおよび
ソフトウェア・テスト・ルーチンを格納する。

Ｃ５５３乃至５は、これらのテスト・パターンおよびソ
フトウェアのテスト・ルーチンをアクセスして、Ｃ５５
３乃至５が作動状態にあることを検証する。ＲＯＭ２Ｏ
−３９は、マイクロプロセッサ２０−２の制御下で出力
データ・レジスタ２０−１４に対して直接ロードされる
。５ＭＦ２Ｏがシステム・バス２に対するアクセスを求
めてこれを獲得する時、出力データ・レジスタ２０−１
４、出力制御レジスタ２０−１０および出力アドレス・
カウンタ２０−３４に格納された情報が、「マイ・デー
タ・サイクル・ナラ」信号ＭＹＤＣＮＮにより付勢され
る駆動回路２０−６６．２０−６２および２０−７２に
よってシステム・バス２に対し転送される。

システム・タイマー３０−３２は、全てのサブシステム
の集中化されたタイミング制御を行ない、実時間クロッ
ク、監視タイマーおよび時刻クロック、場よび多数のタ
イム・アウト信号を含む。

実時間クロックは、その時の時刻と実時間キューの最初
におけるプロセスの始動時間との間の差に等しい値と共
に、Ｃ３Ｓ３乃至Ｃ５５５のＣＰＵ４乃至ＣＰＵ２６か
らの指令によりロードされる。その時の時刻が始動時間
と等しい時、実時間クロック割込み信号が生成される。

この信号は、Ｓ　Ｍ　Ｆ　２０をして実時間クロックを
ロードしたＣＰＵに割込む指令を生じさせて、オペレー
ティング・システムに対しキューの最初においてプロセ
スを開始させるよう警報を与え、かつ次のプロセスに対
する実時間クロックを再ロードさせる。

最大の時間巾は約８．４秒である。

監視タイマーは、「長ずざる時間」実行中のプロセスに
よって明らかにされるあるソフトウェアの誤作動を生じ
ないようにＤＰＵＩを保護するため用いられる。ＣＰＵ
４乃至ＣＰ　Ｕ　２６からの指令は、減分する監視タイ
マーをある予め定めた時間でロードする。もし監視タイ
マーがゼロまで減少する前に再びロードされなければ、
割込み信号が生じて、あるプロセスが無限ループ内でス
タックするおそれがある旨をオペレーティング・システ
ムに警告するためＣＰＵ４乃至ＣＰＵ２６に対する指令
を５ＭＦ２Ｏに生じさせる。最大時間巾は略々８．９５
分である。

時刻クロックは、バッテリでバックアップされた実時間
カレンダからロードされ、μ秒毎に１回増進される。実
時間カレンダは、１２の２進化１０進数でその年、その
月、その日、時間、分および秒を記憶する。

Ｓ　Ｍ　Ｆ　２０は、システム・バス２の作動における
マスターまたはスレーブとして作動し得る。

５ＭＦ２Ｏは、これが始動して指令、をシステム・バス
２と結合された他のサブシステムに対し指令を送出する
時、マスターとして作動する。マスターとしては、ＳＭ
Ｆはシステム・バス２上に汎用指令を開始して、特殊な
指令をＣＰＵ４乃至ＣＰＵ２６を開始する。

５ＭＦ２Ｏは、ＣＰＵ４乃至２６から複雑でない指令を
受取る時、またシステム・バス２と結合された他のサブ
システムのどれかからの予期される応答を受取る時、ス
レニブとして作動する。

５ＭＦ２Ｏは、ＳＭＦがマスターとしてシステム・バス
２上にデータを送出し、かつスレーブとしてシステム・
バス２から同じデータを受取るシステム・バス２の循環
テスト動作の間はマスターおよびスレーブの両方として
作動する。第２図においては、循環テスト動作中、３２
ビツトのデータがＲＡＭ２Ｏ−４４から出力データ・レ
ジスタ２０−１４に対してロードされる。５ＭＦ２Ｏは
、この時、非メモリ−・システム・バス２自体に対する
要求を発する。Ｓ　Ｍ　Ｆ　２０はこの要求を認識して
システム・バス２と接続し、出力データ・レジスタ２〇
−１４の内容を駆動回路２０−６６、システム・データ
・バス２−４および受信機２０−６８を介して人力デー
タ・レジスタ２０−１５に対し転送する。コンパレータ
２０−２０は、２つのレジスタ２０−１４および２０−
１６の内容が適正な操作に対して等しいことを検査する
。

５ＭＦ２Ｏは、バス制御信号ＢＳＹＥＬＯがローの時標
準的な指令としてシステム・バス２と接続された他のサ
ブシステムに対して指令を生じる。

Ｓ　Ｍ　Ｆ　２０は、バス制御信号ＢＳＹＥＬＯがハイ
であり制御信号ＢＳＭＲＥＦがローとなってアドレス信
号がＣＰＵチャネル・アドレスおよび機器制御コードを
表わしメモリー１０乃至１２のアドレスは表わさない時
、ＣＰＵｌＡ４乃至ＣＰＵＮＢ２Ｅｉに対する特殊な指
令を生じる。

システム・バス要求および応答制御装置２０−１８は、
３つのタイムアウト回路を含む。もし５ＭＦ２Ｏがマス
ターとしてシステム・バス２に対するアクセスを要求し
かつスレーブである要求されたサブシステムからの応答
がなく３μ秒経通するならば・システム・バス２のサイ
クルは終了させられる。

もし他のサブシステムの１つがマスターとしてシステム
・バス２に対するアクセスを要求しかつ５μ秒内にスレ
ーブからの応答がなければ、システム・バス２のサイク
ルは終了させられる。

もし５ＭＦ２Ｏの読出しサイクルが開始され予期された
システム・バス２の応答サイクル（第２の半バス・サイ
クル）が１ミリ秒内に受取られなければ、システム・バ
ス２の作動は終了させられる。

５ＭＦ２Ｏがスレーブとしてシステム・バス２要求に応
答する時、５ＭＦ２Ｏはこの要求を肯定するためバス信
号ＢＳＡＣＫＲを生じるかあるいはこの要求を拒絶する
信号ＢＳＮＡＫＲを生じる。

表示コンソール３４は、ＤＴＩインターフェース２９を
介して通信制御装置２０−８と結合される。通信制御装
置２０−８は、インターフェースＣＡｌ３１およびコン
ソール・アダプタ３０を介してシステム・バス２と結合
される。この構成のため、Ｓ　Ｍ　Ｆ　２０がコンソー
ルとＤＰＵＩシステムとの間の通信を制御することを許
容する。

５ＭＦ２Ｏは、通信制御装置２０−６と結合されたイン
ターフェースＲＭ　Ｏ３７を介して遠隔保守を制御する
。通信制御装置２０−６はまた、ＡＤＩ３３インターフ
ェースを介して補助装置３２を制御する。

通信制御装置２０−６および２０−８は、マイクロプロ
セッサ２０−２）駆動回路２０−２４およびアドレス・
バス２０−５０からのアドレス信号Ａ１４およびＡ１５
によって制御される。信号Ａ１４は、チャネルＡまたは
チャネルＢを選択する。信号Ａ１５は、データまたは’
：ｆｌＪ御情報をデータ・バス２０−５８回線上に置か
せる。データまたは制御情報は、マイクロプロセッサ２
０−２と、通信制御装置２０−６．２０−８と、データ
・バス２Ｑ−５８間に転送される。

オペレータが書込み可能なＥＥＰＲＯＭ２０−４６は、
遠隔の保守インターフェースを介する不当なアクセスを
阻止するパスワードを含む情報を格納し、ブート・ソフ
トウェアを格納する装置およびブート・ソフトウェアが
実行のため書込まれる主記憶装置のｌＯ乃至１２の記憶
場所およびＤＰＵＩシステムにより行なわれる異なるＱ
ＬＴテスト機能を表示する制御ビットを識別して、どの
周辺装置がＣ３Ｓ３乃至５およびこのソフトウェアが書
込まれる主記憶装置の１０乃至１２の記憶場所を格納す
るかを識別する。

モード・レジスタ２０−３０はデータ・バス２０−５２
と結合されて下記の機能を実行する。即ち、１、システ
ム・バス２の優先順位ビットのＳ　Ｍ　Ｆ２０の診断制
御の定義 ２）出力アドレス・カウンタ２０−３４の可減算カウン
トの制御 ３、コンパレータ２０−２０にデータ・システム・ノズ
ス２−４の比較を行なわせること ４、Ｃ３Ｓ３乃至５の指令に対する５ＭＦ２Ｏの応答の
制御 ５、、ＱＬ、Ｔおよびパワーアップの初期化中の特殊な
システム・バス２の動作の制御 モード・レジスタ２０−３０は、トランシーバ２０−２
０およびデータ・バス２０−５２を介してマイクロプロ
セッサｚＯ−２により書込まれ読出される。

モード・レジスタ２０−３０は、その論理式が下記であ
る信号ＥＮＢＬＩＸにより使用可能状態になる。即ち、 １丁・Ｗ丁・Ｔ］・Ａ１１−ＡＯ・Ａ１　・Ａ２・Ａ３
・Ａ４・ＭＩ−ＭＲＥＱ モード・レジスタ２０−３０のクロック信号ＣＫＭＤＢ
Ｏ〜２は下記の論理式により生成される。即ち、 ＥＮＢＬＩＸ−Ａ１２−ＷＲ−Ａ１３−　（Ａ１４−Ａ
（ＣＫＭＤＢＯに対しては、Ａ１４・Ａ１５：ＣＫＭＤ
ＢＩに対しては、Ａ１５・届、およびＣＫＭＤ　Ｂ　２
に対しては、Ａ１４・Ａ　１５）電源システム２２のイ
ンターフェースＰ　ＣＩ　２１の信号はＳ　Ｍ　Ｆ　２
０により受取られる。これら信号は多くの条件を示す。

パワーオン／故障信号５ＹＳＰＷＮは、５ＭＦ２Ｏに対
してＡＣ入力電圧および出力論理電圧が仕様内に納まる
ことを表示する。５ＭＦ２Ｏは、次にＤＰＵＩシステム
の初期化動作を始動する。もしＡＣ電力が取除かれるな
らば、パワーオン／故障信号５ＹＳＰＷＮはローになる
。しかし、出力論理電圧は３ミリ秒の間仕様内に止まり
、データ脱落を避けるため秩序ある状態でＤＰＵＩシス
テムに遮断時間を与える。

電源の状態信号ＰＷＲＹＬＯは、全ての電源仕様通りに
作動しつつ異ることを表示す゛る。ローになる電源の状
態信号は不作動状態の電源を示す。

電源システム２２は、主記憶装置１０乃至１２内のデー
タを常に有効に保持するバッテリ・バックアップ電源を
含むことができる。メモリー有効信号ＢＢＵＡＴＶは、
もしローならば、バッテリ・バックアップ電源にも拘ら
ず、メモリー電圧が低下して主記憶装置１０乃至１２内
の情報が妥当なものでなくなりメモリーの再ロードが開
始される。。

電源システム２２の制御パネルにおけるスイッチからの
キーロック信号は、ＤＰＵＩシステムの機能性に対する
オペレータのアクセスを制御するためパネル・ロック状
態信号を開始する。

Ｐ　ＣＩ　２１インターフエースから５ＭＦ２Ｏにより
受取られるこれら信号は、マルチプレクサ２０−２８に
対して加えられる。マイクロプロセッサ２０−２は、デ
ータ・バス２０−５２およびトランシーバ３〇−２２を
介してこれら信号を受取って適当な動作を行なう。

５ＭＦ２Ｏは、システム・バス２上にパワーオン信号Ｂ
ＳＰＷＯＮを送出して、システム・バス２と結合された
全てのサブシステムに対して電力が仕様内に納まること
を表示する。オフとなる信号ＢＳＰＷＯＮは、全てのサ
ブシステムに「整理」のための３ミリ秒を与える。

また、パワーオン期間中ハイになるパワーオン／故障信
号５ＹＳＰＷＮは、駆動回路２０−６３を介してシステ
ム・バスセ上にマスター・クリア信号ＢＳＭＣＬＲを強
制して全ての適正な論理機能をリセットする。

５ＭＦ２Ｏは、Ｐ　ＣＩ　２１インターフエース上で電
源システム２２に対して多くの信号を送出する。

高い電圧の出力中制御信号ＨＩＭＡＲＧと低い電圧の出
力中制御信号ＬＯＭＡＲＧが、テスト操作にマイクロプ
ロセッサ２０−２によって生成され、全ての電源サブシ
ステムにおける出力中を±２％変化させる。

システム・バス信号ＢＳＱＬＴＩは、システム・バス２
と結合された他の全てのサブシステムが適正に取付けら
れ、パワーアップされ、全てのテスト・プログラム（Ｑ
ＬＴの）を成功裡に完了したことを示す。ＱＬＴロジッ
ク１９は、バス信号ＢＳＱＬＴＩと、５ＭＦ２Ｏがその
ＱＬＴを適正に行なったことを示すデータ・バス２Ｑ−
５２からのデータ信号とを受取り、ＤＰＵＩシステムの
調べが完全に完了したことを示す電源システム２２とイ
ンターフェース２１に対して送られる信号ＢＳＱＬＴＡ
を生じる。信号Ｂ　Ｓ　Ｑ　ＬＴＡは、どの装置もその
ＱＬＴを実行中である時は常に真となり、さもなければ
ＱＬＴが失敗となる。ＢＳＱＬＴＡは、ＱＬＴテストが
成功した時は常に偽となる。

Ｓ　Ｍ　Ｆ　２０は、温度検出装置２０−４０を含み、
ＤＰＵＩシステムの筐体温度を監視して、もし筐体温度
が最高温度３８℃より高ければ、高温度信号ＴＭＰＹＬ
Ｏを生じる。もし筺体温度が異常に高くなると、熱セン
サ（図示せず）が開いて電源を遮断する。このため、パ
ワーオン／故障信号５ＹＳＰＷＮをしてシステム・バス
２信号ＢＳＰＷＯＮを生じさせ、システム・バス２上の
全てのサブシステムに対してその各々のパワーダウン・
シーケンスに入るよう表示する。

高温信号ＴＭＰＹＬＯはＭ　Ｕ　Ｘ　２０−２８ニ対し
て加えられて、マイクロプロセッサ２０−２に対してア
クセス可能にする。

通信制御装置２０−６および２０−８からの信号もまた
Ｍ　Ｕ　Ｘ　２０−２８に対して加えられ、マイクロプ
ロセッサ２０−２に送信データ回線をサンプルさせ、ま
た受信装置がデータの受取りの用意ができる時を検出さ
せる。

ＭＵＸ２０−２８は、下記の論理式により生成される信
号ＥＮＢＭＵＸにより使用可能状態にされる。即ち、 ＥＮＢＭＵＸ＝Ａ８−　Ａ９−　Ａ１０−　Ａｌ１−　
ＥＮＭＢＯＲ−Ｍｌ　−ＭＲＥＱ 但し、 ＥＮＭＢＯＲ＝ＡＯ・Ａ１・Ａ２・Ａ３・Ａ４信号ＭＲ
ＥＱがマイクロプロセッサ２０−２により生成されて、
アドレス・バス２０−５４がＲＡ　Ｍ２Ｏ−４４のアド
レスを含まないことを示す。信号ＭＩがマイクロプロセ
ッサ２０−２によって生成され、これが命令コード取出
し操作ではないことを示す。

アドレス・バス２０−５４の信号Ａ１４およびＡ１５は
、４つのＭ　Ｕ　Ｘ　２０−２８の各出力信号を選択す
る。

５ＭＦ２Ｏ出力レジスタ、出力データ・レジスタ２０−
１４、出力制御レジスタ２０−１０および出力アドレス
・カウンタ２０−３４は、それぞれ反転駆動回路２０−
６８．２０−６２および２０−７２を介してシステム・
バス２　（２−４，２−２，２−６）と結合される。

データはデータ・バス２０−５２からこれら出力レジス
タに対して一時に１バイトずつ与えられる。

これらの出力レジスタは、ＲＡ　Ｍ　２０−４４の記憶
場所としてマイクロプロセッサ２０−２によってアドレ
ス指定される。出力データ・レジスタ２０−１４もまた
、システム・タイマー２０−３２またはブートおよびＱ
ＬＴＲＯＭ２０−３９から広くロードすることができる
。また、出力アドレス・レジスタ２０−４１は、主記憶
装置ｌＯ乃至１２に対するデータのブロック転送のため
、マイクロプロセッサ２０−２によって連続するアドレ
スでロードされる。

出力レジスタをロードする信号が、適当なアドレス回線
を復号してこれらをマイクロプロセッサ２０−２からの
制御信号と組合せることにより生成される。パリティの
生成および検査を示すロジックは、これが本発明と関連
を持たないため本明細書には含まれないが、当業者にと
っては、パリティがバイト転送毎に検査されることは明
らかに理解される。

パリティを含まない出力データ・レジスタ２０−１４は
、「ゼロ」入力がデータ・バス２０−５２と結合されか
つ「１」入力がブートおよびＱＬＴＲＯＭ２０−３９の
出力側と結合された典型的には８つの７４Ｌ　Ｓ　２９
８マルチプレクサ・レジスタからなっている。レジスタ
２０−１４は、下記の論理式により示されるように、ア
ドレス・デコーダ２０−４におけるロジックによりロー
ドされる。即ち、使用可能信号ＥＮＢＬＯＸ＝ ＭＩ−ＭＲＥＱ−ＡＯ−Ａｌ・Ａ２・Ａ３・Ａ４・Ａ８
・Ａ９・ＡＩＯ・Ａ１１ 本文における全ての論理式はアドレス・デコ−ダ２０−
４を表わすことに注意されたい。アドレス・デコーダに
対する入力信号は、アドレス信号ＡＯ乃至Ａ１５であり
、マイクロプロセッサ２０−２の信号Ｍｌ、ＭＲＥＱ％
　ｌ０ＲＱ、ＷＲおよびＲＤである。アドレス・デコー
ダ２０−４は、５ＭＦ２Ｏの論理素子を制御する論理制
御信号を生成する。

マルチプレクサ・レジスタ２０−１４は、クロック信号
ＣにＤＴＢＯ％ＣＫＤＴＢＩ、ＣＫＤＴＢ２およびＣＫ
ＤＴＢ３により各マルチプレクサ・レジスタが４ビツト
を格納するため、−時に２（−時に１バイト）ずつロー
ドされる。

ＣＫＤＴＢＯ＝ＥＮＢＬＯＸ　　Ａ１２　　Ａ１３Ａ１
４　　　Ａ１５ ＣＫＤＴＢ１＝ＥＮＢＬＯＸ　　　Ａ１２　　　Ａ１３
Ａ１４　　　Ａ１５ ＣＫＤＴＢ２＝ＥＨＢＬＯＸ　Ａ１２　Ａ１３Ａ１４　
　　Ａ１５ ＣＫＤＴＢ３＝ＥＮＢＬＯＸ　　Ａ１２　　Ａ１３Ａ１
４　　　Ａ１５ 信号ＢＰＴＤＯＴは、ＲＯＭ２Ｇ−３９の出力またはシ
ステム・タイマー２０−３２の出力を選択する。

ＢＰＴＤＯＴに対する論理式は下記の如くである。

即ち、 （Ａ８・Ａ９・Ａｌ０−　Ａｌ１−　Ａ１２・ＡＨ・Ｉ
　ＯＲＱ−ＭＩ　＋ＴＯＤＲＷＳＴ）マイクロプロセッ
サ２０−２の信号は下記のものを示す。ＭｒはＭＲＥＱ
と共に、これが命令コード取り出し操作でないことを示
す゛。ＭＲＥＱは、アドレス・バスがメモリーの読みだ
しまたは書き込み操作に対する妥当アドレスを保持しな
いことを示す。

ＲＤは、マイクロプロセッサ２０−２がデータをメモリ
ーまたはＩ１０装置からのデータ読みだしを要求するこ
とを示す。ＷＲは、マイクロプロセッサ２０−２データ
・バスがアドレスされた記憶場所またはＩ１０位置に記
憶するための有効なデータを保持することを示す。

１０ＲＱ−Ｍｌはこれが入出力装置アドレスでもなくマ
イクロプロセッサ２０−２の命令コード取り出しサイク
ルでもないことを示す。信号ＴＯＤＲＷＴはシステム・
タイマー２０−８時刻が出力データ・レジスタ２０−目
を介してシステム・バス２に転送することを示す。

出力データ・レジスタ２〇−目の一斉入力に対して、時
刻転送を示すシステム・タイマー２０−３２からの信号
ＭＹＤＴＣＫまたはマイクロプロセッサ２０−２が発生
した信号ＢＰ２ＭＤＴがクロック信号ＣＫＤＴＢＯ乃至
ＣＫＤＴＢ３を並列に発生する。

信号ＢＰ２ＭＤＴに対する論理式は下記の如くである。

即ち、 （Ａ８・Ａ９・Ａｌｅ−Ａｌｌ・ＡＨ・Ａｌ２・ＡＨ・
ＩＯＲＱ−Ｍｌ） 出力制御レジスタ２０−１０は典型的には総て８ビツト
のデータ・バス２０−５２に接続された２つの７４ＬＳ
２７３レジスタと７４ＬＳ１７４レジスタ及び７４ＬＳ
３７４レジスタから成る。制御信号は夫々信号ＣＫ　Ｃ
Ｍ　Ｂ　Ｏ乃至ＣＫＣＭＢ３によってレジスタ内にクロ
ックされる。論理式は下記の如くである。即ち、 ＣＫＣＭＢＯ−ＥＮＢＬＯＸ　　ＡＨ・Ａ１３・Ａ目・
Ａｌ５ ＣＫＣＭＢＩ　　−ＥＮＢＬＯＸ　　Ａ１２・ＡＨ・Ａ
目・ＡＩＳ ＣＫＣＭＢ２　−　　ＥＮＢＬＯＸ　　Ａ１２・ＡＨ・
Ａｌ４・Ａｌ５ ＣＫＣＭＢ３　−　　ＥＮＢＬＯＸ　　Ａ１１Ａ１３−
Ａ目・Ａ１５ 信号ＴＤＳＨＢＤは時刻クロック転送中、信号ＣＫＣＭ
ＢＯによってクロックされる７４ＬＳ３７４レジスタの
出力を不可能化する。システム・リセット信号ＣＬＲＦ
ＬＰは残りの３つのレジスタをリセットする。

７４ＬＳ３７４レジスタは第５Ａ図乃至第５Ｅ図に示す
８つの命令信号を記憶する。それらは、信号ＢＳＹＥＬ
Ｏ１，ＢＳＢＹＴＥＳＢＳＤＢＰＬ。

Ｂ　Ｓ　Ｄ　ＢＷＤ％Ｂ５５ＨＢＣ，ＢＳＬＯＣＫ、Ｂ
ＳＷＲＩＴ及びＢＳＭＲＥＦである。非時刻転送の間、
これらの信号は直接駆動装置２Ｇ−Ｈに与えもれる。

出力アドレス・カウンタ２０−３４は、Ｔｅｘａｓ　Ｉ
ｎ、５ｔｒａ＋ｎ５ｎＬｓ　ＡＬＳ／ＡＳ論理回路デー
タ・ブック１９８３（改良型低電カシヨツトキー／改良
型ショットキー）に説明された７４ＡＳ８６９カウンタ
を４つ含む。このカウンタは４つの動作モード、クリア
、減算、ロード及び加算を持つ。ロード・カウンタ動作
は４つのカウンタべ与えられる信号ＭＹＡＤＵＰと夫々
のカウンタに与えられる信号ＣＫＡＤＢＯ乃至ＣＫＡＤ
Ｂ３によって開始される。

論理式は下記の如くである。即ち、 ＣＫＡＤＢＯ二　ＥＮＢＬＯＸ　　Ａ１２・ＡＨ・Ａｌ
・Ａ１５ ＣＫＡＤＢ　１−　　ＥＮＢＬＯＸ　　Ａ１２・Ａｌ３
・Ａ１４・Ａｌ５ ＣＫＡＤＢ２　　＝　　ＥＮＢＬＯＸ　　Ａ１２−Ａ１
３−Ａｌ４・Ａｌ５ ＣＫＡＤＢ３　　＝　　ＥＮＢＬＯＸ　　Ａ１２・Ａ１
３・Ａｌ・ＡＩＳ 信号ＭＹＡＤＵＰは動作のロードまたは加算モードを示
すためにマイクロプロセッサ２０−２によってモード・
レジスタ２０−３０内に記憶される。ブート及びＱＬＴ
動作の間、カウンタは始めに一時に１バイトづつロード
され、次にアドレス・レジスタ２Ｇ−４１がデータを出
力データ・レジスタ２０−１４に転送するためにＲＯＭ
　２０　３９から読み出すと共に逐次的に増加される。

クロック信号ＭＹＡＤＣＫはカウンタを刻時するために
各カウンタ２０−３４のクロック入力端子に与えられる
。信号ＭＹＡＤＣＫは遅延された確認信号ＢＳＡＣＫＲ
によって発生される。

入力データ・レジスタ２０−１６は４つの７４５３７４
から成る。入力アドレス・レジスタ２０−３６は４つの
７４ＬＳ３７４から成り、入力制御レジスタ２０−１２
は２つの７４ＬＳ３７４レジスタ、１つの７４ＬＳ３７
４レジスタ及び７４Ａ３８２３レジスタから成る。７．
４ＡＳ８２３レジスタはバス２上に出されるＳ　Ｍ　Ｆ
　２Ｇ命令を制御する８つのバス信号ＢＳＹＥＬＯ，Ｂ
ＳＢＹＴＥＳＢＳＤＢＰＬＳＢＳＤＢＷＤ、Ｂ５５ＨＢ
Ｃ，ＢＳＬＯＣＫ。

ＢＳＷＲＩＴ及びＢＳＭＲＥＦを受け取る。

上記の総ての入力レジスタ２０−１６．２Ｇ−３６及び
２０−１２は、３つの条件の下で発生されるクロック信
号ＭＢ　Ｉ　ＰＣＫの制御下でロードされる。

１、システム・バス要求及び応答制御２Ｇ−１８がスレ
ーブとして動作し、システム・バス２かう確認命令信号
ＢＳＡＣＫＲまたは第２の半バス・サイクル命令信号Ｂ
５５ＨＢｃを受け取る。

２）応答制御２Ｇ−１８がランプアラウンド・テスト中
の３マイクロ秒タイム・アウトを検出する。

３．５ＭＦ２Ｇがテスト・モード中にそれ自身を確認す
る。

入力データ・レジスタ１０−１６からの３２の出力デー
タ信号はラップアラウンド・テスト・モード中にコンパ
レータ２０−２０に与えられる。このデータ信号はまた
マイクロプロセッサ２０−２の制御下で一時に１バイト
づつデータ・バス２０−５２へ転送されるようにＭＵＸ
２Ｑ−１７へ与えられる。ＭＵＸ２Ｇ−１７の出力は信
号ＥＮＢＬ２Ｘによって可能化される。論理式は下記の
如くである。即ち、Ａ　Ｏ・　Ａ　１　・　Ａ　２　・
　Ａ　３　・　Ａ　４　・　Ａ　８　・　Ａ　９　・Ａ
ＩＯ−Ａｌｌ−Ｍｌ　　・ＭＲＥＱ ＭＵＸ２０−１７の選択は信号ＲＥＧＳＬＯＳＲＥＧＳ
ＬＩ、ＲＥＧＳＬ２によって為される。論理式は下記の
如くである。即ち、 ＲＥＧＳＬＩＩ）＝　　（ＥＮＢＬ２Ｘ　（Ａ１２・Ａ
１３・Ａ１４＋ＡＩ２・Ａ１３−　Ａ１４＋Ａｌ２−　
Ａ１４−　Ａｌ５）＋ＥＮＢＬ２Ｘ−Ａ１５）ＲＤ ＲＥＧＳＬＩ　　−（ＥＮＢＬ２’Ｘ　（Ａｌ２・Ａ１
３・Ａ　ｌｌ＋　Ａ　Ｉ２・Ａ１３）＋ＥＮＢＬ２Ｘ−
Ａ１４）ＲＤＲＥＧＳＬ２　＝　　（ＥＮＢＬ２Ｘ　（
Ａｌ２＋Ａ１２・Ａｌ３）　＋ＥＮＢ　Ｌ　２　Ｘ　−
Ａ１３）　ＲＤこの４つのレジスタは入力アドレス・レ
ジスタ２０−３６を形成し、それらの出力を夫々信号Ｒ
ＤＤ０２４、ＲＤ　Ｄ　０２５、ＲＤ　Ｄ　０２６及び
ＲＤ　Ｄ　０２？の制御下でデータ・バス２Ｇ−５２へ
与える。この４つのレジスタは入力制御レジスタ２０−
１２を形成し、それらの出力を夫々出力をＲＤＤＯ２Ｑ
、　ＲＤＤＯ２１％ＲＤ　Ｄ　０２２及びＲＤ　Ｄ　０
２３の制御下でデータ・バス２〇−５２へ与える。信号
ＭＢＩＰｃＫはアドレス信号をレジスタ２０−３６ヘク
ロツクする。

ＸがＯから７まで変化する場合のＲＤ　Ｄ　Ｑ２Ｘの論
理式は下記の如くである。即ち、 ＥＮＢＬ２Ｘ−ＲＤ−Ａｌ１−Ａｌ１−Ａｌ１−ＡＩＳ
但し２進数　ＡＨ・Ａ１４・Ａ１５　−　　Ｘマイクロ
プロセッサ２０−２はデータ・バス２０−５２上で受け
取られたアドレス・バイト、データ・バイト及び命令バ
イトを、ソフトウェア制御下での後の動作のためにＲＡ
Ｍ２Ｇ−４４内の予め定められた記憶場所に記憶する。

以下の制御信号は５ＭＦ２Ｏによってシステム・バスに
送り出されかつ受け取られる命令の一部として用いられ
る。

ＢＳＹＥＬＯ（黄色） この信号は第２の半バス・サイクル中真なら、関連する
転送された情報が訂正されたことを示す。

そこで、これはソフ、ト障害を示し、それがノ蔦−ド障
害になる前に保守を行うべきかもしれないことを示す。

この信号はエラ二が発見され訂正されたことを示すため
に読みだし応答において主記憶装置ＩＯ乃至１２によっ
て用いられる。

この信号は記憶読みだし要求中真なら読みだし要求を認
可する。読みだし要求中のＢＳＹＥＬＯ真に対する応答
は、含まれるアドレスと記憶に従う。

Ｃ３Ｓ３乃至５に対する３ＭＦ２Ｏ命令中、真であるＢ
ＳＹＥＬＯは、ＢＳＭＲＥＦ偽を与える５ＭＦ２Ｏ命令
がアドレス線がチャンネル・アドレスと機能コードを含
むことを示すこ°とを識別する。

ＢＳＢＹＴＥ　（バイト） この信号は真の時現在の転送が語単位の転送でなくバイ
ト単位の転送であることを示す。

ＢＳＤＢＷＤ　（倍長語） この信号とＢＳＢＰＬ信号は読みだし要求中に用いられ
、どの位の量の語のデータが、どんな形式で主記憶装置
ＩＯ乃至１２かも予期されるかを示す。

（記憶装置から要求側への）読みだし応答サイクル中に
おいては、ＢＳＤＢＷＤは１つまたは２つの語のデータ
がシステム・バス２の上にあるかどうかを示す。

書き込み要求においては、この信号はＢＳＡＤ２３、Ｂ
ＳＢＹＴＥ及びＢＳＤＲＰＬと組み合わせて用いられ、
３２ビツトおオペランドにおいてバイトのどんな組み合
わせが記憶装置に書き込まれるかを識別する。

ＢＳＤＢＰＬ　（倍長プル） この信号はＢＳＤＢＷと結合して用いられる。

読みだし応答サイクル中に、ＢＳＤＢＰＬは応答が最後
でないか、または最後のデータ要素が要求されたかを示
す。

Ｂ５５ＨＢＣ（第２半バス・サイクル）この信号は読み
だし要求に対する応答としてか、またはＢＳＬＯＣＫと
結合してロックをセットまたはリセットする情報として
第２の半バス・サイクルを識別する。

ＢＳＬＯＣＫ　（ロック） この信号は真の時、このサイクルが、通常主記憶装置１
０乃至１２であるスレーブにおけるロック・フリップ・
７０ツブの状態によって条件付けられ、このサイクルが
システムの動作を同期させるためにＢ５５ＨＢＣと結合
してロック・フリップ・フロツグをテスト及びセット、
またはリセットすることを示す。

ＢＳＷＲＩＴ（バス書き込み） この信号は真の時この転送がマスターからスレーブへの
ものであることを示す。転送に関してこの信号が偽の時
は、マスターがスレーブからの情報を要求していること
を示す。その情報は利用可能になると、分離転送として
与えられる。

ＢＳＭＲＥＦ　（記憶参照） この信号は真の時アドレス線が記憶装置アドレスを含む
ことを示す。偽の時はアドレス線がチャンネル番号と機
能コードを含むことを示す。

ＢＳＲＥＤＬ　（赤左） この信号は真の時間連する転送された情報がエラーであ
ることを示す。この信号は記憶装置で読みだし応答にお
いて用いられ、（２つの語が並列に返された場合）返さ
れた最も左の語に訂正不能のエラーを示す。

この信号は真の時間連する転送された情報がエラーであ
ることを示す。この信号は記憶装置で読みだし応答にお
いて用いられ、（２つの語が並列に返された場合）返さ
れた最も右の語に訂正不能のエラーを示す。

ＢＳＬＫＮＣ（ロング、記憶サイクル無し）この信号は
ロングされた記憶装置読みだし要求中（ＢＳＬＯＣＫが
真の時）にのみ意味がある。

真の時これは記憶装置を要求された実際の読みだし動作
を実行の要求に関する他の動作を許可したのと同時に不
可能化する。要求に対する応答、ＢＳＡＣＫＲまたはＢ
ＳＮＡＫＲは、ＢＳＬＫＮＣが真でも偽でも同じで、主
記憶装置ＩＯ乃至１２内のロック・フリップ・７０ノブ
のセット、クリア及びテストが実行される。記憶モジュ
ールのサイクル動作は不可能化され、第２の半バス・サ
イクルは生ぜず、記憶装置は動作状態にならない。

ＢＳＲＩＮＴ（割り込み継続） この信号は通常Ｃ３Ｓ３乃至５が再び受信割り込み状態
である時にそれらによって発生される（ある場合にはＳ
　Ｍ　Ｆ　２０によっても発生されうる）。

以前の１つ以上の割り込み要求が否定確認応答された後
、割り込みは周辺装置制御装置口乃至１５に「スタック
」される。ＢＳＲＩＮＴの真への遷移の検出と同時にこ
れらの制御装置は再び割り込みをＣ３Ｓ３乃至５へ送ろ
うとする（これはさらなる否定確認応答を生ずるかもし
れない）。

この信号は受信制御装置Ｉ４乃至１６によって非同期的
に取り扱われるがＢＳＲＩＮＴの送り手はマイクロプロ
セッサ・システム内の２つ以上の駆動源が一時にシステ
ム・バス２上でアクティブにならないように、システム
・バス２に同期していなければならない。

ＢＳＲＩＮＴは最小限１００マイクロ秒有効でなければ
ならず、ＢＳＲＩＮＴの「あい昧な」後縁部の遷移から
変則的システム動作を有し得る。

ＢＳＦＷＯＮ（バス電源オン） この非同期信号は通常総ての電源装置が安定しており、
国体の内部温度が動作限界内である時真である。この信
号はシステムが電源制御障害、過負荷、「赤（危険）範
囲」過熱などの時偽になる。

ＢＳＦＷＯＮ信号は通常電源システム２２によって与え
られる情報を介して５ＭＦ２Ｏによって発生されるが、
ある場合には上流のホストからのシステム回復をシミュ
レートするために特定の通信制御装置２Ｑ−６及び２０
−８によって駆動される。電源オン遷移中、ＢＳＰＷＯ
Ｎの上昇する縁部はシステム電源が上昇して安定し、シ
ステム初期化がされることを示す。初期化に続いて、安
定した電源オン状態は安定した１組のシステム動作状態
を示す。障害または電源オフ状態を検出すると直ちに、
ＢＳＰＷＯＮはオフに遷移し、総ての周辺装置制御装置
＋＜乃至１６はバス上の総てのやり取りを中止し、主記
憶装置ｌＧ乃至１２（記憶装置は再開のために不揮発性
でなければならない）にシステム状態と回復用データを
記憶するためにＣ３Ｓ３乃至５を可能化するように自己
初期化をせねばならない。

ＢＳＰＷＯＮの偽への遷移は直流安定の実際の喪失より
最小限３．０ミリ秒先立っていなければならず、記憶装
置制御装置はシステム状態情報を保存するために、障害
が検出されてから２．５乃至３．０ミリ秒後に保護モー
ド（バス・サイクルを受付ない）に入らなければならな
い。

ＢＳＡＣＫＲ（肯定確認応答） この信号を真にすることによって、この転送が受け付け
られたことをスレーブがマスターに信号する。

ＢＳＮＡＫＲ（否定確認応答） この信号を真にすることによって、この転送が拒否され
たことをスレーブがマスターに信号する。

ＢＳＷＡＩＴ（待機） この信号を真にすることによって、この転送が一時的に
拒否されたことをスレーブがマスターに信号する。

ＢＳＤＣＮＮ（データ・サイクル中） この信号は真の時、特定のマスターがシステム・バス２
転送をしていること、ある特定のスレーブによって用い
られるようにシステム・バス２上に情報を置いたことを
示す。偽の時、システム・バス２はアイドル状態かバス
・サイクルの中間である。

ＢＳＭＣＬＲ（バス・マスター・クリア）この非同期信
号は通常色であり、システム動作を完全に中止し、３Ｍ
Ｆ２Ｏによって「ハルト（Ｈｘｌｔ）Ｊ「再開（Ｒｅｓ
ＬａｒＬ）Ｊまたは「再始動（Ｒｅｂ＋ｏｔ）　Ｊ動作
を実行する、システム状態が検出された時真になる。マ
スター・クリアの元は通常電源オン・シーケンス及び制
御盤のクリア押しボタン（両方ともＳＭＦ２Ｇ起源）か
ら得られるが、接続されたホストからの下流ロードを実
行可能な特定の通信制御装置から起動することもできる
。ＢＳＭＣＬＲが真の時、システム・バス２上の総ての
装置が初期化される。更に、そうすることが可能な装置
はそのＱＬＴを実行する。Ｓ　Ｍ　Ｆ　２０がＢＳＱＬ
ＴＡ信号を受け取った時、ＱＬＴの成功裏の完了が示さ
れる。

ＢＳＲＥＳＱ　（応答認可） この信号は、要求しているバス・マスターに対してスレ
ーブが機能の実行を認識し適当に応答さして駆動される
。３つの形式の要求がこの認可された応答で選択できる
。即ち、 １．２語の第２半バス・サイクルに結果しうる読みだし
要求（ＢＳＤＢＷＤが真で示される）。

２）データ信号ＢＳＤＴ１６乃至ＢＳＤＴ３１を書き込
もうとする書き込み要求（ＢＳＤＢＷＤが真で示される
）。

３、サイクル動作無しに記憶装置をロックまたはアンロ
ックしようとする読みだし要求（ＢＳＬＫＮＣが真で示
される） システム・バス要求及び応答制御論理装置２Ｇ−１８は
３ＭＦ２Ｏに対してシステム・バス２の制御を得、スレ
ーブ装置に対して５ＭＦ２Ｏ命令を送りまたはシステム
・バス２を介する命令への応答をするためのマスター制
御論理装置を含む。

れていることを示すために、ＢＳＡＣＫＲと結合５ＭＦ
２Ｏはシステムバス２上でＡ高の優先位置を占有するの
で、５ＭＦ２Ｏがシステムバス２へのアクセスを要求す
るならば、現在のバスサイクルが完了すると直ちに、シ
ステムバス２には次のサイクルが与えられる。論理２０
−１８は信号ＭＹＤＣＮＮを発生する。該信号はドライ
バ２０−６６゜２０−６２．２０−７２に印加され、デ
ータ、アドレス−及び制御情報をシステムバス２に載せ
る。また、論理２０−１８はバス信号ＢＳＤＣＮＮをシ
ステムバス２を介して送出し、全てのサブシステムに対
し、システムバス２が「使用中」であることを知らせる
。

いま、論１１！！２０−１８はシステムバス２からの多
数の応答のうちのいずれか一つを待っている。可能な応
答は次のとうりである。

１、ノー（ｍ）の応答が受信される ２）待て（Ｗａｉｔ）の応答が受信される（ＢＳＷＡＩ
Ｔ） ３、受け取り確認なしの応答が受信される（ＢＳＮＡＫ
Ｒ） ４、ロック・ノー・サイクル（Ｌｏｃｋ　Ｎｏ　ｃｙｃ
Ｉｅ；ＬＫＮＣ）の受け取りが確認される（ＢＳＬＫＮ
Ｃ）（ＢＳＡＣＫＲ） ５、書き込み（１ワードの書き込み又はＢＳＲＥＳＱ受
信済み）の受け収りが確認される（ＢＳＡＣＫＲ） ６、書き込み（ＢＳＲＥＳＱ受信未了及びダブルワード
）の受け取りが確認される（ＢＳＡＣＫＲ） ７、読み出しサイクルが確認される（ＢＳＡＣＫＲ）。

論理２０−１８は、このシステムバス２のサイクルを終
了し、Ｂ　ＳＷＡ　Ｉ　Ｔ又はＢＳＮＡＫＲの応答が受
信された場合、又は、ダブルワード書き込みの要求に対
してＢＳＡＣＫＲの応答が受信された場合には、システ
ムバス２へのアクセスを再要求する。

論１１２０−１８はスレーブ制御論理を備える。このス
レーブ制御論理は、５ＭＦ２Ｏによって主記憶装置１０
−１２．　ＣＳ　Ｓ　３〜５又は周辺装置制御装置１４
〜１６へ送られる読み出し指令に応答して第２の半分の
バスサイクルが予想されるときに作動されるものである
。また、このスレーブ制御論理は、バスサイクルがＳ　
Ｍ　Ｆ　２０のチャンネル番号を１６進数で表わしたち
のＯＦを含むときにも作動される。エラー状態が存在せ
ず、受け取り確認の応答Ｂ　Ｓ　Ａ　ＣＫ　Ｒが５ＭＦ
２Ｏによってマスターへシステムバス２を介して送出さ
れるならば、前記第２の半分のバスサイクルは５ＭＦ２
Ｏによって受容される。

該第２の半分のバスサイクルが受容されると、バス制御
信号ＢＳＤＢＷＤによって表わされる転送中のデータワ
ード数に応じて、出力アドレスカウンタ２０−３４の増
分又は減分がモードレジスタからの信号によって制御さ
れる。

チャンネル番号が１６進数ＯＦであり、パリティエラが
存在せず、これが第２の半分のバスサイクルでなく　（
ＢＳＳＨＢＣが誤り）、バスアドレス信号がファンクシ
ョンコードとチャンネル番号とを含み（ＢＳＭＲＥＦが
誤り）、該ファンクションコードが５ＭＦ２０に対して
速決であるという場合には、Ｓ　Ｍ　Ｆ　２０は請求さ
れていない指令を受け入れる。５ＭＦ２Ｏはシステムバ
ス２ｏを介して、受け取り確認信号Ｂ　Ｓ　Ａ　ＣＫ　
Ｒ及び受け取り確認未了信号Ｂ　Ｓ　Ｎ　Ａ　Ｋ　Ｒに
応答し、パリティ不良や不適法なファンクションコード
が存在するならば、指令を無視する。

インターフェースＡＤ１３３は通信制御装置２０−６の
Ｂチャンネルを補助装置３２と結合させる。データ速度
が最大１２００ボーの標準形Ｅ　Ｉ　ＡＲ３−２３２Ｃ
型インターフエースが穿存する。

インターフェース信号は典型的には、データ送信、デー
タ受信、データ設定完了及び送出要求である。

インターフェースＣＡｌ３１は通信制御装置２０−８の
Ａチャンネルをコンソールアダプタ３゜と結合させる。

該インターフェースは、例えばＲ５４２２非同期インタ
ーフェース上のＲ５２３２Ｃ非同期インターフェースで
ある。Ｒ３２３２Ｃインターフエースの信号はデータ送
信、データ受信、送出のためのクリア及びデータ設定完
了である。ＲＳ４２２インターフエースの信号はデータ
送信、データ受信及びデータストリーム制御である。

インターフェースＲＭ　Ｏ３７は通信制御装置２０−６
のＡチャンネルを遠隔コンソール４２と結合させる。

ＲＭ　Ｏ３７は、第１図に関する検討において記述され
ているような典型的なモデム３６とのインターフェース
を行う。

インターフェースＤＴＩ２９は通信制御装置２〇−８の
Ｂチャンネルの結合を行い、インターフェースＣ、Ａ　
Ｉ　３１と調和させる。

通信制御装置２０−６及び２０−８は、前述のＺｉｌｏ
ｇ　　Ｇｏｌｄ　Ｂｏｏｋ　ニ記載されたＺｉｌｏｑ　
　２８０Ｓｌ○１０シリアル入力／′出力コントローラ
である。

通信制御装置２０−６及び２０−８は、共通の割込みラ
イン３介してマイクロプロセンサ２０−２に割込む。マ
イクロプロセンサ２０−２は、信号Ａ１４及びＡ１５に
加えてＭ工及びｌ０ＲＱ信号を送出することによってこ
の割込みに応答する。割込み制御装置２０−６又は２０
−８は、データバス２０−５８を介してその状態を送る
ことによって応答する。

次に、マイクロプロセッサ２０−２は、その状態に基づ
くソフトウェア・ルーチンに分岐し、その機能を処理す
る０通信制御装ｆｉ２０−６及び２ｏ−８の状態信号に
応答することによってソフトウェアにより実行される典
型的な機能は、バッファ空の転送、状態変更の拡張、利
用可能キャラクタ及び特別の受取状態の受取りである。

第３図は、ＣＰＵ４乃至ＣＰＵ２６からＳ　Ｍ　Ｆ２０
へのシステムバス２を介して送られる情報のフォーマッ
トを示す。第４図は、５ＭＦ２ＯからＣＰＵ４乃至ＣＰ
Ｕ２６へのシステムバス２を介して送られる情報のフォ
ーマットを示す。データバス２−４、アドレスバス２−
６に現われる情報と、ｉＩ（＋御バス２−２に現われる
幾つかの制御信号とが示されている。

第３図を参照すると、５ＭＦ２Ｏは、Ｃ３Ｓ３乃至５の
ＣＰＵの１つから多数の命令のうちの１つを受け、また
５ＭＦ２Ｏによって出力された命令に応答してＣＰＵの
１つから多数の応答の１つを受ける。これらの命令及び
応答において、信号ＢＳＭＲＥＦの低状態は、アドレス
信号ラインがチャンネル番号及びファンクション・コー
ドを含むことを示す、ＤＰｔＪ１システムの各ユニット
は、その特別のチャンネル番号を認識し且つそれに応答
する。５ＭＦ２Ｏは、チャンネル番号１６進ＯＦを割当
てられる。ＣＰＵ４乃至ＣＰＵ２６の各々はその特別な
チャンネル番号を割当てられる。

ユニットが一度そのチャンネル番号を認識すると、その
ユニットは応答を送出し、命令応答を肯定又は否定する
。ユニットがＢＳＡＣＫＲ信号を送出すると、それが命
令又は応答を受取りそれに従うということを示し、即ち
ユニットがファンクション・コードによって指定された
動作を実行する。

５ＭＦ２Ｏは、ロード監視タイマー命令（ＬＯＡＤ　　
ＷＤＴ）を受ける。アドレスバス２−６の信号ＢＳＡＤ
Ｏ８−１７は、５ＭＦ２Ｏのアドレスであるチャンネル
番号１６進ＯＦを含む。ファンクション・コード１６進
１１、アドレスバス２−６の信号ＢＳＡＤ１ｇ−２３は
、データバス２−４の信号ＢＳＤＴ１６−３１によって
指定された監視タイマー・インターバルのセットを要求
する。データバス２−４の信号Ｂ　Ｓ　Ｄ　ＴＯＯ−０
９は、ロード監視タイマー命令を出しなＣＰＵのチャン
ネル番号を確認する。信号Ｂ　ＳＷＲＩ　Ｔは、システ
ム・タイマー　２０−３２のロード監視タイマー命令が
書込み動作であることを示す、即ち、監視タイマー値は
、システム・タイマー２０−３２にロードされる。

任意のフィールド内のＫは、定数を示し、宛先ユニット
に対して意味をもたない。

続出監視タイマー命令（ＲＥＡＤ　　ＷＤＴ）は、ファ
ンクション・コード１６進１０アドレスバス２−６の信
号ＢＳＡＤ１８−２３によって確認される。

ＲＥＡＤ　　ＷＤＴ命令は、データバス２−４の信号Ｂ
　Ｓ　Ｄ　Ｔｏｏ−０９によって確認されたＣＰＵによ
って送られた。この場合に、５ＭＦ２Ｏは、そのチャン
ネル番号１６進ＯＦ、アドレスバス２−６の信号ＢＳＡ
ＤＯ８−１７に応答し、監視タイマーの現在の内容を要
求する。信号Ｂ　ＳＷＲＩ　Ｔは読出し動作を示す。

第２の半バスサイクル監視タイマ一応答（ＳＨＢＣＷＤ
Ｔ）は、５ＭＦ２Ｏによるチャンネル番号、アドレスバ
ス２−６の信号ＢＳＡＤＯ８−１７によって確認された
ＣＰＵに５ＭＦ２Ｏによって前もって受取られたＲＥＡ
Ｄ　　ＷＤＴに応答して、ＳＭＦ　２０によって送られ
る。データバス２−４の信号ＢＳＤＴ１６−３１は、５
ＭＦ２Ｏによって送られる現在の監視タイマー値を確認
する。信号Ｂ５５ＨＢＣは、第２の半バスサイクル動作
を示す、信号Ｂ　ＳＷＲＩ　Ｔは、システムタイマー２
０＝３２への書込み動作を示ず。ＲＥＡＤ　　ＷＤＴ命
令のソースＣＰＵチャンネル番号データバス２−４の信
号Ｂ　Ｓ　Ｄ　Ｔｏｏ−０９は、５ＨＢＣＷＤＴ命令の
アドレスバス２−６の信号ＢＳＡＤＯ８−１７用の宛先
チャンネル番号である、ということに留意されたい。

ロード実時間クロック命令（ＬＯＡＤ　　ＲＴＣ）ファ
ンクション・コード１６進１３、読出実時間クロック命
令（ＲＥＡＤ　　ＲＴＣ）、ファンクション・コード１
２及び第２の半バスサイクル実時間クロック応答（ＳＨ
ＢＣＲＣＴ）は、監視タイマー命令及び応答と同様の方
法で作用する。

ファンクションコード１６進１５は、ＳＭＦＱＬＴ命令
を確認し、５ＭＦ２Ｏが、データバス２−４の信号ＢＳ
ＤＴＯＯ−０９によって示された如き命令を出すＣＰＵ
に対して、ＱＬＴ動作を開始すべきであるということを
示す。

ファンクションコード１６進３Ｅは、ＲｅａｄＵｐｐｅ
ｒ　　ＨａｌｆＴｉｍｅＯｆ　　Ｄａｙ　　Ｃｏｍ１ａ
ｎｄ（ＲＥＡＤ　　Ｍｓ　　ＴＯＤ＞を確認し、要求Ｃ
ＰＵデータバス２−４の信号Ｂ　Ｓ　Ｄ　ＴＯＯ−０９
がシステムタイマー２０−３２の時刻クロックの最上位
デジットの内容を要求する。

５ＭＦ２ＯによるＲＥＡＤ　　ＭＳ　　ＴＯＤ命令への
５ＨＢＣＴＯＤ　　ＭＳ応答は、要求ＣＰＵへのデータ
バス２−４の信号ＢＳＤＴＯＯ−３１によって示された
ような時刻クロックの最上位デジットを送る。

読出最下位時刻命令（ＲＥＡＤ　　ＬＳＴＯＤ）ファン
クション・コード１６進３Ｃは、ソースチャネル番号Ｃ
ＰＵへ送られる時刻クロックの最下位デジットを要求す
る。

５ＨＢＣＴＯＤ　　ＬＳは、時刻クロックデータバス２
−４の信号Ｂ　Ｓ　Ｄ　ＴＯＯ−３１の最下位デジット
を要求ＣＰＵに送ることによって応答する。

ファンクション・コード１６進１７は、ロード最上位時
刻クロック命令（ＬＯＡＤ　　ＭＳ　　Ｔ。

Ｄ）を確認し、この命令は、５ＭＦ２Ｏがシステムタイ
マー２０−３２内の記憶用に、データバス２−４の信号
ＢＳＤＴＯＯ−３１を介して年５月７日及び時間のデジ
ットを受け取っていることを示す、ファンクション・コ
ード１６進１９は、ロード最下位時刻命令（ＬＯＡＤ　
　ＬＳ　　ＴＯＤ）ｅｌｉ！認し、システムタイマー２
０−３２内の時刻を更新するために、ＳＦＭ２０にデー
タ信号ＢＳＤＴＩ６−３１を介して分及び秒のデジット
を受け取らせる。

読出状態命令ファンクション・コード１４は、データバ
ス２−４の信号ＢＳＤＴＯＯ−３１による５ＨＢＣ状態
応答を介して要求ＣＰＵに戻される状態レジスタの３２
ビツトの内容を要求する。ファンクション・コード１６
は、５ＨＢＣ状態応答中に、データ信号ＢＳＤＴＯＯ−
１５を介して戻される状態レジスタの３２ビツトの最初
の１６ビツトの状態を要求する。この状態レジスタは、
ＲＡＭ２Ｏ−４４の４つのロケーションに３２ビツトを
含む。

信号ＢＳＤＴＯＯ−１５は、電力、温度、及びどのＣＰ
Ｕが動作しているかの状態を与える。信号ＢＳＤＴｉ６
−３１は、Ｑｕａｌｉｔｙ　　Ｌｏｇｉｃ　　Ｔｅ５ｔ
（ＱＬＴ）中に発見された故障を示す。

Ｓ　Ｍ　Ｆ　２０にアドレスされる読出確認命令（ＲＥ
ＡＤ　　ＩＤ）を要求するファンクション・コード１６
進２６は、ＣＰＵの１つがＳＦＭ２０の確認コードを要
求しているということを示す。

５ＭＦ２Ｏは、５ＨＢＣＩＤ応答中に、データバス２−
４の信号ＢＳＤＴＯＯ−１５を介してＳ　Ｍ　Ｆ２０確
認コード１６進××××を戻す。受取られた確認コード
により要求ＣＰＵは、システムバス２に接続された特別
の５ＭＦ２Ｏの形態の記録を有する。

第４図は、５ＭＦ２ＯがＣＰＵ４乃至ＣＰＵ２６に送る
命令を示す、５ＭＦ２Ｏによって出される特別の命令は
最優先順位を有する。信号ＢＳＹＥＬＯのハイ状態及び
信号ＢＳＭＲＥＦのロー状態は、５ＭＦ２Ｏによって発
生され、システムバス２に与えられ、これが、５ＭＦ２
Ｏが発生した特別の命令であるということを示す。ＳＭ
Ｆ　２０はまた、標準読出し／＠込み主メモリ１０乃至
１２及び制御装置１４乃至１６命令を発生する。

機能コード１６進２７によって確認されたＣＰＵ　ＱＬ
Ｔコマンドはアドレスバス２−６のＢＳＡ　Ｄ　０８−
１７信号によって確認されたチャンネル番号を有するＣ
ＰＵへ送られる。データバス２−４のＢＳＤＴＯＯ−０
９信号はチャンネル番号１６進ＯＦを送ることによりコ
マンド源として５ＭＦ２Ｏを確認する。

ＣＰＵ停止コマンドは表示コンソール３４上の停止キー
の押下またはリモート保守モードにおいて各ＣＰＵ活性
化のためのリモートコンソール４２によって始動する。

アドレスバス２−６の信号ＢＳＡＤＯＩＩ−１７は全活
性化ＣＰＵのチャンネル番号を確認する。これらの活性
化ＣＰＵはＣＰＵ停止コマンド、機能コード１６進２３
を受信した時に命令の実行を停止する０機能コード１６
進２９によって表示されるＣＰＵコマンドステップは一
つのステップモードにおけるチャネル番号アドレスバス
２−６のＢＳＡＤ８−１７信号のチャンネル番号によっ
て確認されたアドレスされたＣＰＵに置かれる。

アドレスされたＣＰＵは実行キーの押下又はＳＭ　Ｆ　
２０が遠隔保守モードであれは遠隔コンソール４２のた
めの命令を実行する。機能コード１６進２０によって確
認されたＣＰｔＪ実行コマンドはチャンネル番号アドレ
スバス２−６の信号Ｂ　Ｓ　ＡＤ　０８−１７によって
確認された全活性化ＣＰＵに停止命令をスキップするこ
とにより実行モードを実行させる。オペレータは機能コ
ード１６進２Ｂによって確認されたＷＲＣＰＲＧコマン
ドを発生させることによりデータを−ＣＰＵレジスタに
入力できる。データバス２−４のＢＳＤＴＯＯ−３１信
号はチャンネル番号アドレスバス２−６のＢ　５ＡＤ０
８−１７信号によって確認されたＣＰＵにおけるアドレ
スバス２−６のＢＳＡＤＯＯ−０７信号によって指示さ
れた選択されたレジスタ内に書込まれる。

機能コード１６進２５によって確認されたチェンジコマ
ンドはデータバス２−４の信号ＢＳＤＴ２４−３１によ
って１６進桁を送ることによりオペレータに選択された
ＣＰＵレジスタ内９２つの１６進桁を変化させることを
許す。

ＲＤＣＰＲＧ命令は、オペレータが生成し、これは、機
能コード１６進２０によって次のことを示す。即ち、そ
のアドレスされたＣＰｔＪアドレスバス２−６の信号Ｂ
ＳＡＤＯ８−１７が、アドレスされたＣＰＵレジスタ・
アドレスバス２−６信号ＢＳＡＤＯＯ−０７の内容を、
データバス２−４の信号ＢＡＤＴＯＯ−０９により示さ
れたチャンネル番号１６進ＯＦを有する５ＭＦ２Ｏへ送
る。

そのアドレスされたＣＰＵは、信号Ｂ５５ＨＢＣにより
識別された第２半バスサイクルの間、そのアドレスされ
たレジスタの内容を、データバス２−４信号ＢＡＤＴＯ
Ｏ−３１を介して、５ＨＢＣＲＥＡＤ　　ＲＧ応答によ
りチャンネル番号ＢＳＡＤＯ８−１７により識別された
５ＭＦ２Ｏへ送り戻す。

また、アドレスバス２−６信号ＢＳＡＤ２２は、もしセ
ットされれば、その指示されたＣＰＵが停止モードにあ
ることを示し、そしてセットされたアドレスバス２−６
信号ＢＳＡＤ２１は、その指示されたＣＰｔＪがオペレ
ータにより停止させられていたことを示す、注意すべき
ことは、これはＣＰＵ生成の第２半バスサイクルであり
、従って信号ＢＳＹＥＬＯの状態は重要ではない。

実時間クロック割込（ＲＴＣＩＮＴ）命令、即ち機能コ
ード１６進２Ｆは、システムタイマ２〇−３２内の実時
間クロックをロードしたＣＰＵチャンネル番号アドレス
バス２−６信号ＢＳＡＤＯ８−１７に対し、そのタイマ
がカウントダウンして零を通り過ぎたことを示す、この
指示されたＣＰＵは、適当なアクションを取ることにな
る。尚、５ＭＦ２Ｏのソース・チャンネル番号は、デー
タバス２−４信号ＢＳＤＴＯＯ−１５により示された１
６進０３ＣＯとして図示されている。しかし、信号ＢＳ
ＤＴＯＯ−０９は１６進ＯＦを示している。

監視タイマ割込（ＷＤＴ　　ＩＮＴ）命令の機能コード
１６進３１は、システムタイマ２０−３２内の監視タイ
マをロードしたＣＰＵチャンネル番号アドレスバス２−
６信号ＢＳＡＤＯ７−１７に対し、そのタイマがカウン
トダウンして零を通り越したことを示し、そしてその指
示されたＣＰＵは適当なアクションを取ることになる。

情況変更命令機能コード１６進３３は、全ての活性のＣ
ＰＵに対し、１つ以上の条件が存在すること、例えばデ
ータバス２−４信号ＢＳＤＴＯＯ１ＢＳＤＴＯＩ、及び
ＢＳＤＴＯ２で夫々示される電源故障（ＰＦ）、温度イ
エロー・エラー（ＴＹ）、または電源イエロー・エラー
（ＰＹ）が存在すること、を示す、また、信号ＢＳＤＴ
１２ないしＢＳＤＴ１５は、それら活性のＣＰＵを識別
する。

電源システム２２が、電源制御インターフェース２１を
経そして信号５ＹＳＰＷＮを介して電源が故障している
ことを示したとき、その状況変更命令は、そのＲＦビッ
トを全ての活性ＣＰＵに送る。全活性ＣＰＵは、整然と
した遮断を３ミリ秒内で成し遂げる。

電源２２が、ＰＣＩ　２１インターフエースを経て信号
ＰＷＲＹＬＯを介して電源システム２２の状況に電源イ
エローへの変更があったことを示す、とき、それら活性
ＣＰＵは、それを知らされて、それにより、オペレーテ
ィング・システムに対し、無視またはＸ断する、もしく
は保守要員に警報を発するというような適当なアクショ
ンを行うよう通知する。

５ＭＦ２Ｏ温度検出装置２０−４０は、散大の周囲温度
に達するとき、温度イエローを指示する。

全活性ＣＰｔＪは通知されて、オペレーティング・シス
テムを付勢して、プロラムされたどんなアクションでも
取るよう、即ち無視または遮断する、もしくは保守要員
に警報を発するようにさせる。

Ｎｏ−０Ｐオフライン命令、即ち機能コード１６進２１
は、指示ＣＰＵのチャンネル番号アドレスバス２−６信
号ＢＳＡＤＯ８−１７をオフラインにし、これを、Ｓ　
Ｍ　Ｆ　２０がその指示ＣＰＵのシンドローム・レジス
タをクリアするまで続ける。

その３２ビツト・シンドローム・レジスタ（図示せず）
は、主記憶装置１０−１２）周辺装置側ロロ装置１４−
１６、Ｃ５Ｓ：３−５、及びシステムバスに関係したＤ
ＰＵ１システム状況情報を記憶する。

ＳＭＦ−ＣＰ割込命令、即ち機能コード３Ｆは、ＱＬＴ
動作の間、その指示ＣＰｔＪのチャンネル番号アドレス
バス２−６信号ＢＳＡＤＯ８−１７を中断して、アドレ
ス信号ＢＳＡＤＯＯ−０７により指定された機能を実行
する。これらの機能は、その指示ＣＰＵ内の内容アドレ
ス指定可能メモリの種々の部分をフラッシュする。

第５図は、マイクロプロセンサ２０−２が実行するＳ　
Ｍ　Ｆ　２０の全ソフトウェア動作のブロック図である
。タスク管理２０−１００は、多数のソフトウェア・ル
ーチンをシーケンスで実行する。このタスク管理２０−
１００は、１０ミリ秒毎の実行のため、次のタスクをス
ケジュールするシステムタイマ２０−３２は、１０ミリ
秒毎に割込信号を発生する。マイクロプロセッサ２０−
２は、その割込に応答し、そしてそのシステムタイマ２
０−２に、デ、−タバス２０−５２を介してマイクロプ
ロセッサ２０−２に送る制御情報について質問する。マ
イクロプロセッサ２０−２は、その特定の割込ハンドリ
ング・ルーチンを指すポインタを含んだアドレスを発生
する。

このルーチンの実行の後、マイクロプロセンサ２０−２
は、それが来た元の点へ戻る。

ソフトウェア・ルーチンは、５ＭＦ２Ｏの状況を、表示
コンソール３４、遠隔コンソール４２のＣＲＴ表示装置
の最も下のラインに対応したライン２５に表示し、そし
てまた補助装置３２により印刷される。この表示された
情報は、次のものを含んでいる。

５ＭＦ２Ｏの状況、状態及びモード情報、ＤＰＵ　１シ
ステム制御パネル情報、 保守モード情報、及び ５ＭＦ２Ｏの命令及びメツセージ。

その５ＭＦ２Ｏ状況情報は、ライン２５に表示された情
報をどのＣＰＵが生起しているかの指示と、表示された
その情報が命令エラーを指示しているかどうかの状態と
、コンソール・モード、パネル・モードまたは保守モー
ドと、及びＣＰｔＪｉ択のレジスタ表示とを含んでいる
。

上記の制御パネル情報は、選択されたＣＰＵレジスタの
内容を含み、全活性ＣＰＵがインストラクションを実行
していることを示し、ＤＰＵ　１システムがメモリ読出
またはメモリ書込の状態にあるかどうかを示し、また選
択されたＣ３Ｓ：３−５が５ＴＥＰ／５ＴＡＲＴモード
にあるかどうかを示す。

パネル保守及びコンソールにモード情報は、ＱＬＴ動作
の間のエラーの指示と、Ｓ　Ｍ　Ｆ　２０により質問さ
れたときのＣ３Ｓ３−５による回１に不可能なエラーの
指示と、及びソフトウェア・エラーまたはハードウェア
・エラーの停止状態の指示と、を含んでいる。また、Ｃ
３Ｓ３−５レジスタの内容は、オペレータ制御の下で表
示できる。

５ＭＦ２Ｏの諸命令は、オペレータには利用可能であり
、これによって遠隔コンソール４２を付勢し消勢し、パ
ネル保守及びコンソールにモードを付勢し、任意のＣＰ
Ｕを付勢し消勢し、チャンネル番号及びパスワードの如
きパラメータを変更または修正できる。ライン２５はま
た、選択自由なものとして、キーボードの制御キーを押
し下げかつにキーをたたくことによりそのコンソールに
モードにおいて表示できる。

オペレータはまた、遠隔接続及びモード遷移の状態を含
む特定のメンセージを表示することができる。

ソフトウェア・ルーチン２０−２０２は、遠隔コンソー
ル４２により活性化される。在席操作中、遠隔オペレー
タは、システム　オペレータ３呼び出し、音声コンタク
トを得る。システム・オペレータ及び遠隔オペレータが
それらの各モデム３６及びモデム３８をデータ・モード
に置くとき、ファ−ムラエア・タスク２０−２０２が引
き継ぐ。システム・オペレータは、付勢遠隔命令を表示
コンソール３４を介してエンターする。これは、データ
端末準備及び要求を開始して５ＭＦ２Ｏによる信号を送
らせ、そのデータ転送を始めさせる。−旦、遠隔コンソ
ール４２が送ったパスワードがＦＲＯＭ　２０−４６に
記憶されたパスワードと比較されそしてそれと等しいと
、遠隔コンソール４２は接続される。所定の制御キーを
押し下げることにより、遠隔コンソール４２を活性にし
、そして表示コンソール３４を不活性にする。

非管理モードにおいては、５ＭＦ２Ｏはデータ・モデム
３６からのリング信号をセンスし、信号を送るためのデ
ータ・ターミナル準備及び要求を発生し、パスワードを
受信及びチェックし、そしてリモート・コンソール４２
を前述の如くアクティブ・モードにする。

ソフトウェア・ブロック　２０−２０４は５ＭＦ２Ｏの
自己試験ＱＬＴタスクを実行し、そのタスクの各々はマ
スク・マネージャ２０−１００によって開女台される。

これらにはディスプレイ・コンソール３４又はリモート
・コンソール４２への表示情報が含まれ、その情報には
例えばエラー状態発見、温度警報、電源警報、パワー・
アップ・エラー又はシステムバス２の故障などがある。

ソフトウェア・ブロック２０−２０６はＣＰＵの１つに
あるＱＬＴソフトウェアからの請求されていないＱＬＴ
割込みを処理する。典型的な要求にはディスプレイ・コ
ンソール３４のＣＲＴ上へのＱＬＴｍ＠を表示すること
がある。また、他の要求にはキャッシュ・ユニツトの初
期化がある。

ソフトウェア・ブロック２０−２０８はオペレータから
受けたすべてのコマンドに応答し、オペレータはリモー
ト・コンソール４２を作動又は不作動にするモードを変
更することができ、どのＣＰＵレジスタが表示されるべ
きかを選択する。　゛ブロック２０−２１０は、ＱＬＴ
タスクがＣＰＵのＱＬＴ試験を継続するＣＰＵｆｉ能を
必要とするとき、ブロック２０−２０４によって呼び出
される。そのときにブロック２０−２１０は作動する。

そのｃｐｕｌ能がロードされた後、ブロック２０−２０
４は付勢され、ＣＰＴＪ　　ＱＬＴがＳ　Ｍ　Ｆ　２０
の制御の下で動作する。

タスク・マネージャ２０−１００は、いつでもブロック
２０−２１０を介するソフトウェア・ブロック２０−２
００によって通常の処理に割込んでデータ・ワードを処
理する。

マイクロプロセッサ２０−２はＩＮＴ入力端子に加えら
れる割込み信号によって割込まれる。マイクロプロセッ
サ２０−２はＭＩ及びｌ０ＲＱ信号を発生し、その信号
は割込みデバイス、例えば、コミュニケーション・コン
トローラ２０−６．２０−８、又はシステム・タイマ２
０−３２のうちの１つによって受信される１割込みデバ
イスは、ステータス情報をデータ・バス２０−５８に送
出することによってＭＩ及びｌ０ＲＱ信号に応答する６
ステータス情報の代表的なものとして、１−ランスミツ
ト・バッファが空であること、受信キャラクタが利用可
能であることなどがある。マイクロプロセッサ２０−２
はアドレス信号をアドレス・バス２０−５４に送出して
、送信されるべき次のキャラクタのＲＡＭ２Ｏ−４４に
おけるロケーションをアドレス指定し、あるいは受信し
たキャラクタを記憶するロケーションをアドレス指定す
ることができる。別のあるステータス情報がマイクロプ
ロセンサには利用可能であり、その情報には、巡回冗長
検査（ＣＲＣ）エラー・ステータス情報、キャラクタ当
りのビット数、非同期モード及び同期モード情報などが
ある。

タスク・マネージャ２０−１００は、５ＭＦ２Ｏからデ
ィスプレイ・コンソール３４、リモート・コンソール４
２又は補助デバイス３２のいずれかに転送されるデータ
の、バッファのためのソフトウェア・ブロック２０−１
０１を含んでいる。ソフトウェア・ブロック２０−１０
２は、コミュニケーション。

コントローラ２０〜８のＢチャンネルとＲＡＭ２Ｏ−４
４との間のディスプレイ・コンソール３４のデータ転送
を処理する。ソフトウェア・ブロック２〇−１０３は、
コミュニケーション・コントローラ２〇＝８のＡチャン
ネルとＲＡＭ２Ｏ−４４との間のコンソール・アダプタ
３０のデータ転送を処理する。ソフトウェア・ブロック
２０−１０４は、コミュニケーション・コントローラ２
０−６のＡチャンネルとＲＡ　Ｍ　２０−４４との間の
リモート・コンソール４２のデータ転送を処理する。ソ
フトウェア・ブロック２０−１０５は、ＲＡ　Ｍ　２０
−４４からコミュニケーション・コントローラ２０−６
のＢチャンネルへの補助デバイス３２のデータ転送を処
理する。ソフトウェア・ブロック２０−１０６は、監視
タイマー又はリアル・タイム・クロック・カウントが零
になったとき、システム・バス２へのコマンドの送出を
開始する。マイクロプロセッサ２０−２は、システム・
タイマー２０−３２からの割込みに応答して、タイム・
アウトの種類を示すステータス・ワードを要求する。マ
イクロプロセッサ２０−２は、出力レジスタ２０−１０
．２０−１４及び２０−３４に第４図のＲＴＣＩＮＴ又
はＷＤＴ　　ＩＮＴコマンド情報をロードし、システム
・バス要求及び応答ロジック２〇−１８を介してシステ
ム・バス２のサイクルを要求する。ＣＰＵがとジーの場
合には、応答は待たされ、タスク・マネージャ２０−１
００は呼出しがあったとき待たされているコマンドがあ
るかチェックする。

以上、本発明を好適実施例に従って説明したが、本発明
の範囲内において他の変更が可能であることは当業者に
は明らかである。

【図面の簡単な説明】

第１図はシステム管理機能との接続のある細部を含む全
データ処理システムを示すブロック図、第２図はシステ
ム・バスと接続されるシステム管理装置を示すブロック
図、第３図は中央処理装置からシステム管理機能に対す
るシステム・バス上の指令および応答を示す表、第４図
はシステム管理機能から中央処理装置に対するシステム
・バス上の指令および応答を示す表、および第５図はシ
ステム管理機能における集中化された資源の制御を示す
ソフトウェアのブロック図である。 （外４名）

Claims (9)

【特許請求の範囲】
1. （１）システム・バスに共通に接続された複数のサブシ
   ステムから成るデータ処理システムに更に含まれるシス
   テム管理装置であって、 前記システム・バスに前記システム管理装置を直接接続
   するバス・インターフェース装置と、前記システムの動
   作状態に関する情報を与える複数の共有資源装置と、 前記共有資源装置の夫々と前記バス・インターフェース
   装置とに接続された処理装置とから成り、前記処理装置
   は、前記共有資源装置からの信号に応答して前記共有資
   源装置の状態を前記サブシステムの特定のものと通信す
   るため、前記バス上に信号を発生するように動作するこ
   とを特徴とする装置。
2. （２）特許請求の範囲第１項記載の装置において、前記
   システム・バスへのアクセスが位置的優先順位によって
   おり、前記バス・インターフェース装置が前記システム
   ・バスの最高の優先順位の位置に接続されていることを
   特徴とする装置。
3. （３）特許請求の範囲第２項記載の装置において、前記
   バス・インターフェース装置が、 前記情報を記憶するための出力レジスタ装置と、前記シ
   ステム・バスのアクセスを要求するためのバス要求装置
   と、 前記システム・バスが使用中でない時、前記システム・
   バスへのアクセスを受け取るためのバス獲得装置と、 前記出力レジスタ装置と、前記バス獲得装置と、前記シ
   ステム・バスとに接続されており、前記システム・バス
   を介して転送するため前記情報を受け取るシステム・バ
   ス駆動装置と、から成ることを特徴とする装置。
4. （４）特許請求の範囲第３項記載の装置において、前記
   出力レジスタ装置が、 複数のアドレス信号を記憶するための出力アドレスレジ
   スタ装置と、 前記情報が前記システム管理装置からの命令を表すこと
   を示す第１の信号と、前記アドレス信号が前記情報を受
   け取る前記サブシステムと該サブシステムによって実行
   される操作とを識別することを示す第２の信号とを含む
   、複数の制御信号を記憶するための信号制御レジスタ装
   置と、から成ることを特徴とする装置。
5. （５）特許請求の範囲第４項記載の装置において、前記
   出力レジスタ装置が更に、 機能コードの第１の組を表す前記アドレス信号に対する
   前記情報の情報源として前記システム管理装置を識別す
   るチャンネル番号を表す、複数のデータ信号を記憶する
   ための出力データレジスタ装置を含み、 前記データ信号が第２の機能コードを表す前記アドレス
   信号に対する複数の状態信号を表すことを特徴とする装
   置。
6. （６）特許請求の範囲第１項記載の装置において、前記
   複数の共有資源装置が、 タイミング情報を記憶し、該タイミング情報に対する要
   求に応答し、前記タイミング情報が予め定められた値に
   減少した時割り込み信号を発生するためのタイミング装
   置から成ることを特徴とする装置。
7. （７）特許請求の範囲第６項記載の装置において、前記
   複数の共有資源装置が更に、 温度信号と複数の電源信号とに応答して、前記複数の電
   源信号が電源障害状態を示すとき電源障害信号を発生し
   、前記複数の電源信号が電源警報状態を示すとき電源警
   報信号を発生し、前記温度信号が温度警報状態を示すと
   き温度警報信号を発生する、温度及び電源制御装置を含
   むことを特徴とする装置。
8. （８）特許請求の範囲第７項記載の装置において、前記
   共有資源装置が更に、 品質論理テスト（ＱＬＴ）を実行して前記システムと前
   記サブシステムの各々を初期化するブート及び品質論理
   テスト装置を設け、 前記システム管理装置はＱＬＴの成功を表すバス信号を
   受け取り、前記成功したＱＬＴバス信号とシステム管理
   装置のＱＬＴテストの成功を表すＳＭＦＱＬＴ信号とを
   組み合わせ、電源システムへ転送するためのＱＬＴ信号
   を発生する装置を有し、 前記電源システムが前記ＱＬＴ信号が不成功のシステム
   ＱＬＴを表す時表示を与えることを特徴とする装置。
9. （９）特許請求の範囲第５項又は第８項記載の装置にお
   いて、前記処理装置が、 局部バスと、 前記局部バスによって前記タイミング装置と接続された
   マイクロ・プロセッサ装置と、から成り、前記マイクロ
   ・プロセッサ装置は前記割り込み信号に応答して、前記
   タイミング情報の記憶を開始した前記サブシステムに転
   送するために前記バス・インターフェース装置に、前記
   割り込み信号の信号源を識別する機能コードと前記サブ
   システムを識別するチャンネル番号と前記第１の信号と
   前記第２の信号とを含む命令信号を送ることを特徴とす
   る装置。