JPH02220164A - 入出力制御処理延期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、システム・エラーに応じて入出力制御処理を
延期するための装置及び方法に関する。

さらに具体的には、本発明は、入出力制御処理装置が、
システム入出力命令を処理するための命令処理装置と、
共用バス上の情報転送の優先順位を制御するためのバス
・アービタとを有し、かつシステム・エラーの表示に応
じて、既知状態にある命令処理装置動作とバス・アービ
タ動作を延期するための装置が設けられるという、処理
システムに関する。

Ｂ、従来の技術 ディジタル・コンピュータ・システムでは、特定の機能
動作を実行するモジュールを実施している。これらの機
能モジュールは、動作タイミングのためにクロック信号
を利用する。具体的に言うと、システムは、モジュール
動作エラーを検出するためのエラー標識を含んでいる。

エラーが検出された時は、エラーを評価し訂正すること
が望ましい。多くの場合、エラー検査のため機械の状態
を把握するためにシステム・クロックを即ちに停止しな
ければならない。しかしながら、クロックを瞬間的に停
止させると、データ保全性の問題を生じる恐れがあり、
はとんどの場合、機械を初期機械ロード（ＩＭＬ）状態
にしなければならない。

ＩＭＬ状態にシステムを置くのは、プロセッサ内の全う
ッ、チを既知状態にセットするプロセスである。しかし
ながら、システムをＩＭＬ状態に置くのは、通常、時間
のかかるプロセスであり、正常なシステム・プログラム
の実行を中断させる。

機械チエツクまたはエラー状態の後の再試行と回復のた
めの入出力インタフェースに関して特に述べると、通常
、システム・クロックは、やはり瞬間的に停止される。

それに加えて、入出力インタフェースに通じる、通常は
全入出力装置によって共用される、アドレス／データ／
通信（ＡＤＣ）バス上の入出力装置による新しいバス要
求の仲裁が禁止される。しかしながら、前記のように、
クロックの瞬間的停止は、モジュール間の動作の状態が
不完全なために、データ保全性の問題を生ずることがあ
り得る。

ソフトウェア−デバッグの応用例では、システムに照会
するために、システム活動を停止することが望ましい。

この場合も、システムの状態を把握するためにシステム
・クロックを瞬間的に停止すると、その結果、データ保
全性の問題が生じる。

システム停止後に再試行、回復、及びデバッグを行なう
どんな時でも、クロックが直ちに再開される場合、シス
テム動作に大きな影響を与える可能性のあるシステム状
態が未知となる確率が高い。

再開時にシステムの適切な動作を保証するため、全ラッ
チを、初期機械ロード・プロセスなどによって既知状態
にリセットしなければならない。

改良されたシステムは、エラー条件の検出時に、システ
ムをシステム・クロックが停止する前に既知状態に置く
ことにより、ＩＭＬ状態にシステムを置く必要をなくす
ることができる。クロック停止前に既知状態にシステム
を置くと、エラー状態の訂正時に、クロックとプロセッ
サの再開が非常に容品になる。

Ｃ１発明の要旨 本発明は処理システム内で実施される、既知状態のプロ
セッサ動作を延期するエラー表示に応答して装置を対象
とする。プロセッサは、エラー表示を受は取ると、現動
作を完了し、システム・クロックの停止する前に既知状
態へと循環される。

この装置は、特に、システム入出力命令を処理するため
の入出力制御処理装置を有する処理システム内で実施さ
れる。この装置は、再試行、回復、及びデバッグ動作の
ために入出カプロセッサを既知状態に置くのに利用され
る。この装置はさらに、ＡＤＣバス仲裁を延期して、プ
ロセッサがシステム・クロックを停止させるために既知
状態へと循環している間、バスを要求する要素またはデ
バイスにＡＤＣバスを許可することを妨げる。

それゆえ、プロセッサが、エラー状態に応じてクロック
が停止する前に既知状態に循環され、したがってクロッ
クの再開前にＩＭＬプロセスを開始させる必要がなくな
ることが、本発明の利点である。エラー条件が検出され
たとき、ＡＤＣバス仲裁を延期して、プロセッサが既知
の状態へと循環している間に、要求バス・ユーザに対し
てＡＤＣバスを許可することを妨げることが、本発明の
他の利点である。

添付の図面を参照しながら下記の詳細な説明を読めば、
本発明の適用範囲は明らかになる。しかしながら、本発
明の精神及び範囲内での種々の改良、変更、及び修正は
当業者には明らかなはずなので、下記の詳細な説明及び
特定の例は、本発明の好ましい実施例を示すものの、そ
の例示するためのものにすぎないことは明らかである。

Ｄ、実施例 第１図は、コンピュータ・システムを形成する要素のブ
ロック・ダイヤグラムである。このシステムは、両方向
中央演算処理装置（ＣＰＵ）バス１２によって主記憶装
置１４に接続された中央演算処理装ｒＩ！（ＣＰＵ）１
０を含む。主記憶装置１４は、主記憶制御部１６と主記
憶部１８を含む。

ＣＰＵバス１２は、主記憶装置１４の主記憶制御部１６
に接続されている。主記憶制御部１６は、外部装置と主
記憶部１８の間の情報転送を制御する。主記憶部１８は
、ソフトウェア・レベルの命令を供給しデータ記憶を行
なう。ＣＰＵ　１０は、主記憶装置１４に記憶されたソ
フトウェア・レベルの命令を処理する。

ＣＰＵｌ０はまた、両方向通信（Ｃ）／（ス２０によっ
て入出力制御プロセッサ（ＩＯＣＰ）カード２２に接続
されている。ｌ０ＣＰ２２は、両方向主記憶装置入出力
（ＭＳ　Ｉ　Ｏ）バス２４により主記憶装置１４に接続
されている。ｌ０ＣＰ２２は、入出力装置と主記憶装置
１４の間の情報の流れを制御し、かつ主記憶装置１４内
に記憶された全ソフトウェア・レベル入出力命令を処理
する。

Ｉ　ＯＣＰ　２２　ハ、ブＣｌセｙす、ｃＰＵｌｏまた
はｌ０ＣＰ２２が、割込みまたは制御情報を相互に転送
できるように、バス２０によって接続されている。

ｌ０ＣＰ２２は、制御記憶要素２６、入出力エンジン（
ＩＯＥ）要素２８、入出力待ち行列、（ＩＯＱ）要素３
０、記憶装置入出力インタフェース（ＳＴＩＯ）３２、
及び２次クロック維持（ＳＥＣＭＡＩＮＴ）装置３４を
含む。ＣＰＵｌ０とｌ０ＣＰ２２は、互いに独立してク
ロック制御され、その結果、それぞれの処理動作が異な
る速度で行なわれる。

１０Ｅ要素２８とＩＯＱ要素３０は、ｌ０ＣＰ２２のプ
ロセッサ要素である。ＩＯＥ要素２８とＩＯＱ要素３０
は、記憶制御機構２６に記憶されたマイクロコード・プ
ログラム命令にアクセスできるように、制御記憶機構（
Ｃ８）バス３６によって、制御記憶機構２６に接続され
ている。ＩＯＥ要素２８とＩＯＱ要素３０は、入出力処
理時に必要なｌ０ＣＰ２２の様々な入出力機能と動作を
実行するのに必要な様々なルーチンを含むプログラムで
、マイクロコード命令を実行する。ＩＯＥ要素２８とＩ
ＯＱ要素３０は共に、ＣＳバス３６を介して記憶制御機
構２６から・４バイトのマイクロワードを並列に受は取
る。ただし、特定のマイクロワードに応じて、ＩＯＥ要
素２８とＩＯＱ要素３０の一方または両方がマイクロワ
ードを実行する。通常、ＩＯＥ要素２８は算術及び論理
マイクロワードを実行し、ＩＯＱ要素３０は、Ｉ　０Ｃ
Ｐ２２と相互接続する装置とインタフェースするマイク
ロワードを実行する。ＩＯＱ要素３０は、たとえばＣＰ
Ｕ−１０，主記憶装置１４、または種々の入出力装置に
関係した動作に関するマイクロワードを実行する。ＩＯ
Ｅ要素２８とＩＯＱ要素３０は共に、ＩＯＥ要素２８と
ＩＯＱ要素３０の間に接続された両方向外部（Ｅ）バス
３８を介してＩＯＥ要素２８とＩＯＱ要素３０の間でデ
ータを移動するための動作を指令するタイプのマイクロ
ワードを実行する。

ｌ０Ｑ３０はまた、アドレス／データ／通信（ＡＤＣ）
バス４０により、５ＴＩＯ要素３２に接続されている。

５ＴＩＯ要素３２は、ＣＰＵＩ０とＩＯＱ要素３０の間
、及び、主記憶装置１４とＩＯＱ要素３０との間でデー
タ及び命令をバスさせるためのインタフェースとして機
能する。５ＴＩＯ要素３２は、バッファ、及びメツセー
ジ記憶及び転送制御のための他の種々の論理要素を含む
。５ＴＩＯ要素３２は、バス活動状況データをＩＯＱ要
素３０に供給するように、線３３によってＩＯＱ要素に
接続されている。

ｌ０ＣＰ２２はさらに、他の機能も果たすが、とりわけ
、ｌ０ＣＰカード２２内でエラーが検出された場合に、
クロック停止信号をｌ０ＣＰカード２２のある要素に供
給するように、ＩＯＥ要素２８、ＩＯＱ要素３０、及び
５ＴＩＯ要素３２に結合されたＳＥＣＭＡＩＮＴ装置３
４を含む。ＳＥＣＭＡＩＮＴ装置３４は、本発明の一部
分を形成するものではないが、クロック停止機能のより
詳しい説明は、「分類されたプロセッサ・エラーに応答
して区分クロックを停止させる装置（Ａｐｐａｒａｔｕ
ｓ　ｆｏｒ　Ｐａｒｔｉｔｉｏｎｅｄ　Ｃ１ｏｃｋ　Ｓ
ｔｏｐｐｉｎｇｉｎ　Ｒｅ５ｐｏｎｓｅ　ｔｏ　Ｃ１ａ
ｓｓｉｆｉｅｄ　Ｐｒｏｃｅｓｓｏｒ　Ｅｒｒｏｒｓ）
　Ｊと題する関連する米国特許出願第０７／２１１４８
８号明細書に出ている。ＳＥＣＭＡＩＮＴ装置３４は、
さらに、ｌ０ＣＰカード２２と後述の監視・エラー修正
ハードウェアの間の通信経路をもたらす。

ｌ０ＣＰカード２２は、ＡＤＣバス４０、一連のバス要
求線、及び対応するバス許可線により、個々のバス・ユ
ニットに結合されている。この説明では、４本の入出力
装置バス・ユニットを、バス・ユニットＡないしＤとし
て図示し、参照する。

本発明は、より少数のまたはより多数のバス・ユニット
を含むこともできることが理解されたい。

さらに、ＩＯＱ要素３０と５ＴＩＯ要素３２のどちらも
、ＡＤＣバス４０にアクセスしそれを使用する際にはバ
ス・ユニットと見なされることを理解されたい。

ＡＤＣパス４０は、４バイトの両方向データ・バスと４
バイトの両方向制御バスからなる。６非Ｉ　ＯＣＰカー
ド要素のバス・ユニットは、工ＯＱ要素３０に接続され
た１本の要求線と許可線ををす。ＡＤＣバスへのアクセ
スを望む各バス・ユニットは要求信号を活動化し、それ
がＩＯＱ要素３０に供給される。ＩＯＱ要素３０は、要
求信号に応答して、全要求バス・ユニットの間を仲裁し
′、さらに、ＬＲＵアルゴリズムを実施する優先順位方
式に基づいて要求側バス・ユニットに許可信号を供給す
る。

第１図において、バス・ユニットＡｃｔ、ＡＤＣバス４
０に結合された入出力インタフェース・コントローラ（
ＩＯＩＣ）カード４２を含む。ｌ０ＩＣカード４２はま
た、要求線４４と許可線４６によりＩＯＱ要素３０に結
合される。ｌ０ＩＣカード４２はまた、ｌ０ＩＣカード
４２をＩＯＰカード５０ａや５０ｂなど一連の入出カプ
ロセッサ（ＩＯＰ）カードに結合する、両方向データ・
制御（ＳＰＤ）バスによって結合される。各ＩＯＰカー
ドは、線５２により当該の装置５４に結合される。たと
えば、ＩＯＰカード５０ａは、線５２ａにより入出力装
置５４ａに結合される。

各ＩＯＰカード５０は、接続された入出力装置６４の制
御を行なうサブシステムに基づいたインテリジェント・
マイクロプロセッサである。特定の各タイプのＩＯＰカ
ードが、テープや直接アクセス記憶装置（ＤＡＳＤ）な
どの入出力装置、ワークスチーシロンまたは遠隔通信装
置の特定の範り専用に使用される。

各入出力装置５４は、ＩＯＰカード５０とｌ０ＩＣカー
Ｆ４２を介シテ、ｌ０ＣＰカー１’２２．！：インタフ
ェースする。ｌ０ＩＣカード４２は、ＩＯＰカード５０
とｌ０ＣＰカード２２の間のインタフェースとして機能
する。バス・ユニットＡ内の入出力装置５４の１つが、
ＡＤＣバス４０のアクセスを求める時、ｌ０ＩＣカード
４２は要求信号を生成し、それが要求線４４を介してＩ
ＯＱ要素３０に供給される。ＩＯＱ要素３０が入出力装
置バス要求を許可する場合、ＩＯＱ要素３０は、バス許
可信号を許可線４６を介してｌ０ＩＣカード４２に送る
。ｌ０ＩＣカード４２は、入出力装置５４がＡＤＣバス
４０にアクセスできるようにするために、適当なｌ０Ｐ
５０、及び関連した入出力装置５４と通信する。

バス・ユニットＢは、ｌ０ＩＣカード５６がＳＰＤバス
６８により、一連のＩＯＰカード、ＩＯＰカードＢｏａ
、８０ｂ等に結合される点で、バス・ユニットＡに類似
している。図に示すように、ＩＯＰカードＢｏａと８０
ｂは、それぞれ線６２ａと８２ｂによって、当該の入出
力装置８４ａと８４ｂに結合される。ｌ０ＩＣカード５
６は、ｌ０ＩＣカード４２から離れた位置に置かれてい
る。

ｌ０ＩＣカード５６は、遠隔位置にあるため、アドレス
／データ／通信遠隔（ＡＤＣＲ）バス６ｅにより、拡張
遠隔バス・インタフェース（ＥＲＢＩ）カード６８に結
合される。ＥＲＢ　Ｉカード６８は、要求線７０と許可
線７２により、ＡＤＣＢＵＳ４０とＩＯＱ要素３０に結
合される。ＥＲＢＩカード６８は、本質上、ｌ０ＩＣカ
ード５６が遠隔位置にあることを補償するための、ＡＤ
Ｃバスのバス拡張部として機能する。

バス・ユニットＣは、ＥＲＢＩカード７４から構成され
る。ＥＲＢ　Ｉカード７４は、要求線７８と許可線７８
により、ＩＯＱ要素３０に結合され、さらにＡＤＣバス
４０に結合される。ＥＲＢ　Ｉ力°−ドア４はまた、両
方向アドレス／データ／通信拡’Ｊ（ＡＤＣＥ）バス８
０により、一連のチャネル・プロセッサ（ＣＨＰ）カー
ド８２ａ−８２ｄに結合される。チャネル・プロセッサ
８２ａ−８２ｄは、それぞれ当該の両方向チャネル・バ
ス８４ａ−ｄにより、対応する入出力装置８８ａ−８８
ｄに結合される。ＣＨＰカード８２ａ−８２ｄは、接続
された入出力装置８８ａ−８６ｄを制御するＩＯＰカー
ドと類似の、インテリジェント・マイクロプロセッサに
基づいたサブシステムである。バス・ユニットＣにおい
て、ＡＤＣバス４０へのアクセスを要求する入出力装置
は、対応するＣＨＰカード８２とＥＲＢ　Ｉカード７４
を介してＩＯＱ要素３０にそのような要求を通信する。

ＥＲＢＩカード７４は要求信号を生成し、それが線７６
を介してＩＯＱ要素３０に供給される。それに応じて、
仲裁方式に従って、許可信号が、ＩＯＱ要素３０から線
７８を介してＥＲＢ　Ｉカード７４に供給される。ＥＲ
ＢＩカード７４は、要求入出力装置８６へのアクセスを
可能にする信号を対応するＣＨＰカードに供給する。

バス・ユニットＤは、ＥＲＢＩカード８８がＡＤＣＥバ
ス９０により一連のＣＨＰカード９２ａ−９２ｄに接続
される点で、バス・ユニットＣと類似している。それに
対応して、各ＣＨＰカード９２Ａ−９２Ｄは、当該のチ
ャネル・バス９４ａ−９４ｄによって当該の入出力装置
９６ａ−９８ｄに接続される。ＥＲＢ　Ｉカード８８は
、ＡＤＣＲバス９８により、ＥＲＢＩカード１００に接
続される。ＥＲＢＩカード１００は、要求線１０２と許
可線１０４によってＩＯＱ要素３０に接続され、さらに
ＡＤＣバス４０に接続される。

第１図に示したシステムはさらに、線１０８によって支
持システム・アダプタ（ＳＳＡ）１１０に接続された支
持プロセッサ（ＳＰ）８１１１０Ｂを含む。５ＳＡＩＩ
Ｏは、線１１２により、１次クロック維持（ＣＬＫＭＡ
ＩＮＴ）カード１１４に接続される。ＣＬＫＭＡＩＮＴ
カード１１４は、線１１６によりｌ０ＣＰカード２２上
に配置されたＳＥＣＭＡＩＮＴ装置３４に接続される。

ＳＥＣＭＡＩＮＴ装置３４は、それぞれ線１１８．１２
０及び１２２により、ＩＯＥ要素２８、ＩＯＱ要素３０
及び５ＴＩＯ要素３２に接続される。

５Ｐ１０８は、システム活動とシステム保守性能の監視
を行なうためのオペレータ・コンソールを含むことがで
きる。５ＰＩＯＥ！はまた、必要に応じて、システム・
クロックの開始／停止、機械状態走査、及びシステム内
の個々のラッチ値の変更を行なうことができる。５Ｐ１
０８は、ローカル・エリア・ネットワーク（ＬＡＮ）イ
ンタフェースである５ＳＡＩＩＯを介して接続される。

ＳＥＣＭＡＩＮＴモジュール３４に加えて、ＣＬＫＭＡ
ＩＮＴカード１１４は、５Ｐ１０６とｌ０ＣＰカード２
２の間の通信経路をもたらすと共に、クロックの保守と
制御を行なう。

バス・ユニットＡ−Ｄは、−件のバス・ユニットがｌ０
ＣＰ２２に結合された唯一の実施例である。バス・ユニ
ットの多くの変形が実現可能なことを理解されたい。

第２図は、ｌ０ＣＰ２２の一部分、特にＩＯＥ要素２８
、記憶制御機構２６、及びＩＯＱ要素３０を示すブロッ
ク・ダイヤグラムである。この図では、ＩＯＥ要素２８
及びＩＯＱ要素３０中の本発明の特定の態様にとって重
要な要素のみを示す。

ＩＯＥ要素２８は、制御記憶アドレス・レジスタ（Ｃ８
ＡＲ）１３０を含む。Ｃ８ＡＲ１３０は、記憶制御機構
２６に線１３２を介して現マイクロワードに対する制御
記憶アドレスを与える。記憶制御機構２６は、ＩＯＥ要
素２８とＴＯＱ要素３０の両方に、線１３４を介して現
マイクロワードを供給する。

１０Ｅ要素２８は、３−１マルチプレクサ１３６を含む
。マルチプレクサ１３６は、線１３４によって記憶制御
機構２６に接続された１つの入力を有する。マルチプレ
クサ１３６はまた、線１３８によって非動作（ＮＯＰ）
要素１４０に接続された入力を有する。ＮＯＰ要素１４
０は、通常はハードワイヤ式非動作マイクロワードであ
る。マルチプレクサ１３６は、線１４２により、制御レ
ジスタ（ＣＲＥＧ）１４４の入力に接続される。

ＣＲＥＧ１４４の出力は、線１４６により、マルチプレ
クサ１３６の他の入力とマイクロワード制御論理回路１
４８に接続される。

マイクロワード制御論理回路１４８は、現マイクロワー
ドを復号して、ＣＲＥＧ１４４中でのマイクロワードの
順序づけに関する制御信号を生成する。したがって、マ
イクロワード制御論理回路１４８は、それぞれ制御レジ
スタ（ＣＲＥＧ）制御論理回路１５４に通じる線１５０
及び１５２上に、制御信号ＧＡ置２とＨＡＬＴ　（ＣＲ
ＥＧ）を生成する。ＣＲＥＧ制御論理回路１５４は、Ｃ
ＲＥＧ１４４内にロードされているマイクロワードを制
御するため、一連の出力信号を線１５６を介してマルチ
プレクサ１３６に供給する。線１５６上の制御信号に応
じて、マルチプレクサ１３６を介してＣＲＥＧ１４４に
ロードされる値は、記憶制御マイクロワード、ハードワ
イヤ式非動作コード、または現マイクロワードのどれか
である。ＣＲＥＧ制御論理回路１５４はまた、５ＴＡＲ
ＴＩＯＥ信号を、線１５８を介してＩＯＱ要素３０から
受は取る。５ＴＡＲＴ　　ＩＯＥ信号は、非動作マイク
ロワードを、ＣＲＥＧ制御論理回路１５４、マルチプレ
クサ１３６、及びＮＯＰ要素１４０を介してＣＲＥＧ１
４４に強制的に入れるものである。

図示していないが、ＣＲＥＧ１４４の出力は、ｌ０Ｅ２
８が、ＩＯＥ要素２８の機能に関するＣＲＥＧ１４４内
のマイクロワードに従って、当該の論理動作を復号し実
行するために使用する。

ＩＯＱ要素３０は、ＩＯＥ要素２８と性質が類似する回
路を含む。ＩＯＱ要素３０において、記憶制御機構２６
からの現マイクロワードは、線１３４を介して３−１マ
ルチプレクサ１６０の入力に供給される。非動作（ＮＯ
Ｐ）要素１６２は、１６４線を介してマルチプレクサ１
６０に、７％−ドワイヤ式非動作マイクロワードを供給
する。マルチプレクサ１６０の出力は、線１６６を介し
て制御レジスタ（ＣＲＥＧ）１６８の入力に供給される
。ＣＲＥＧ１６８の出力は、線１７０を介してマルチプ
レクサＩＥｔＯの最終入力に供給される。

ＩＯＱ要素３０は、ＣＲＥＧ制御論理回路１７２を含む
。ＣＲＥＧ１７２は、やはり線１５８上の５ＴＡＲＴ　
　ＩＯＥ信号とともに、それぞれ線１５０及び１５２上
のＧＡ置２信号とＨＡＬＴ信号を受は取る。ＣＲＥＧ論
理回路１７２は、線１７４を介してＣＲＥＧ１６８に対
して選択されたマイクロワードを制御するためのマルチ
プレクサ１８０に、出力信号を供給する。ＮＯＰ要素１
４０と１６２、マルチプレクサ１３６と１６０、ＣＲＥ
Ｇ１４４と１６８、及びＣＲＥＧ制御論理回路１５４と
１７２は、構造的及び機能的に同じであることを理解さ
れたい。

１０Ｑ要素３０はまた、静止論理回路１７６を含む。静
止論理回路１７６は、入力エラー指示または線１７８上
の静止要求に応じて、ＱＵＩＥＳＣＥ信号を生成する。

静止論理回路１７６は、エラー状態または静止要求に応
じて、インバータ１８２とＡＤＣバス・アービタ論理回
路１８４の入力に通じる線１８０上に、ＱＵＩＥＳＣＥ
信号を生成する。インバータ１８２の出力である反転Ｑ
ＵＩＥＳＣＥ信号が、５ＴＡＲＴ　　ＩＯＥ信号として
線１５８上に供給される。ＱＵＩＥＳＣＥ信号は、ＡＤ
Ｃバスに対する次の許可を延期するため、ＡＤＣバス・
アービタ論理回路１８４に供給される。インバータ１８
２で反転され、５ＴＡＲＴ　　ＩＯＥ信号として供給さ
れるＱＵＩＥＳＣＥ信号は、非動作マイクロワードをＣ
ＲＥＧ１４４及び１６８に入れるのに利用される。図示
してないが、ＣＲＥＧ１８８の出力は、ｌ０Ｑ３０が、
ＩＯＱ要素３０の機能に関するＣＲＥＧ１８８内のマイ
クロワードに従って、当該の論理動作を復号し実行する
ために使用する。

利用される特定のバス・アービタは、「プログラム可能
な高優先順位モードと性能モニタを備えたＬＲＵアービ
タ（Ｌｅａｓｔ　Ｒｅｃｅｎｔｌｙ　Ｕｓｅｄ　Ａｒｂ
ｉｔｅｒｗｉｔｈ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｈｉｇ
ｈ　Ｐｒ１ｏｒｉｔｙ　Ｍｏｄｅ　ａｎｄＰｅｒｆｏｒ
ｍａｎｃｅ　Ｍｏｎ１ｔｏｒ）　Ｊと題する関連米国特
許出願第　　　　　　　号明細書に詳細に開示されてい
る。第３図は、ＬＲＵアルゴリズムを用いた本発明のバ
ス・アービタにおけるバス要求仲裁の諸段階を示す流れ
図である。第３図の各動作段階の説明では、動作説明と
の関連で、わかりやすいように、第２図の要素を参照す
ることに留意されたい。各ｌ０ＣＰクロツク・サイクル
ごとに、バス・ユニット要求信号が、一連のバス要求ラ
ッチにラッチされる（ブロック１７０）。バス要求がな
い場合は、現サイクルでラッチされた要求状況のバス・
アービタは、他の活動を実行しない（ブロック１９２）
。

１つマタは複数のバス・ユニットがバスへ（７）７クセ
スを要求している場合、活動要求信号が、ラッチされ（
ブロック１９０）検出される（ブロック１９２）。現サ
イクル中に、要求活動が検出され、バス・アービタが非
活動吠態である場合は（ブロック１９４）、現サイクル
の要求状況に関して仲裁活動は実行されない。仲裁停止
決定（ブロック１９４）は、バス使用中指示または静止
杖態のどちらかを検出することからなる。次のクロック
・サイクル中に、バス・ユニット要求信号がラッチされ
（ブロック１９０）、要求が活動吠態かどうか判定され
（ブロック１９２）、活動要求状況が存在する場合は仲
裁停止決定が行なわれる（ブロック１９４）。このサイ
クル中に、バス・アービタが活動吠態である場合はこの
時点で仲裁プロセスに進み、バス・アービタは、バスへ
のアクセスを要求している１つまたは複数のバス・ユニ
ットがあるかどうかを判定する（ブロック１９６）。

１つのバス・ユニットがバスへのアクセスを要求してい
る場合には、要求パスに対応する許可信号が活動化され
る（ブロック１８８）。１つの要求バス・ユニットにバ
スへのアクセスを許可シタ後すぐに、優先順位ラッチが
、優先順位次状態優先順位論理回路によって更新される
（ブロック２００）。優先順位ラッチを更新した後、優
先順位論理回路は、バス・ユニット要求をラッチするこ
とにより、バス要求の次の許可を決定する準備ができて
いる（ブロック１９０）。複数のバス・ユニットがバス
へのアクセスを要求する場合は（ブロック１９６）、最
高の優先順位を持つバス・ユニット要求側が判定される
（ブロック２０２）。

次いで、最高の優先順位を有する要求パス・ユニットに
対応する許可信号が発生される（ブロック２０４）。バ
ス許可信号を生成した後、優先順位ラッチが、優先順位
次状態論理回路によって更新される（ブロック２００）
。優先順位ラッチを更新した後、優先順位論理回路は、
再び次のサイクル・バス要求状況を処理する準備ができ
ている。

第４図は、ＣＲＥＧ制御論理回路１５４の概略図である
。後述の特定の回路は、レベル感知走査設計（ＬＳＳＤ
）回路に基づくものであることが好ましい。なお、基本
回路単位は、それぞれＬｌ、Ｌ２で示した２つのラッチ
要素を含む、シフト・レジスタ・ラッチ（ＳＲＬ）であ
る。このようなＳＲＬの１つを、第４図で参照番号２１
０で示す。

Ｌ１要素のポートＤとＣは、それぞれＳＲＬへのデータ
入力とクロック入力に使用される。Ｌ２要素は、ＬＩ要
素の出力に内部接続されたデータ入力を有し、Ｂ入力を
使ってＬ２要素中にデータをクロックする。ラッチ・ト
リガ設計では、Ｂ入力も、本発明の主タイミング・シー
ケンスを供給するトリガ・クロック用に使用される。各
ＳＲＬは、第５図のタイミング・ダイヤグラムに示すよ
うな２つのクロック波形Ｃ１と０２からなるクロック信
号を供給される。Ｌ、要素のＤ入力に提示されるデータ
は、ＣＩクロック波形が正のレベルを有す間、Ｌ１要素
に入る。データは、０２波形の立上りで、Ｌ１要素内に
ラッチまたは保持される。したがってＬ２要素内のデー
タは、Ｃ２クロック波形の次の立上りまで、ＳＲＬ出力
として利用できる。

本発明が適用されるプロセッサの基本動作サイクル（「
機械サイクル」）は、Ｃ２クロック波形の連続する立上
り相互間の期間によって定義される。

図を簡単にするために、第８図のＳＲＬは、クロック入
力信号なしで示しである。これらのＳＲＬは、それぞれ
第４図に示したものと同じであることを理解されたい。

さらに、信号が活動状態の時、それは論理″１″の状態
であることを理解されたい。それに対応して、信号が非
活動状態の時、それは論理″０″の状態である。ＳＲＬ
に関してさらに述べると、ＳＲＬがセットされた時、Ｓ
ＲＬに記憶されＱ出力に供給されるデータは、論理″１
″状態の活動信号である。それに対応してＳＲＬがリセ
ットされた時、ＳＲＬに記憶されＱ出力に供給されるデ
ータは、論理”０″′杖態の非活動信号である。

１０Ｑ制御論理回路１７２は、ＣＲＥＧ制御論理回路１
５４と同じなので、さらに説明はしないことに留意され
たい。ＣＲＥＧ制御論理回路１５４は、マルチプレクサ
１３６を介してＣＲＥＧＩ４４にロードされるマイクロ
ワードを制御するために利用される。ＣＲＥＧ制御論理
回路１５４は、ＷＲＡＰ　　ＣＲＥＧｌＦＯＲＣＥ　　
ＣＲＥＧｌまたは、ＬＯＡＤ　ＣＲＥＧの３つの制御信
号のうちのどの１つが活動状態に応じて、信号５ＴＡＲ
Ｔ　　ｌ０Ｅ１ＧＡ置２、及びＨＡＬＴに応答して、１
つの出力信号を供給する。ＬＯＡＤ　　ＣＲＥＧ信号が
活動状態である場合、記憶制御機構２６からのマイクロ
ワードがＣＲＥＧ１４４にロードされる。ＷＲＡＰ　　
ＣＲＥＧ信号が活動状態である場合は、現状態、すなわ
ちＣＲＥＧ１４４に記憶された現マイクロワードが、Ｃ
ＲＥＧ１４４に戻してロードされる。ＦＯＲＣＥ　　Ｃ
ＲＥＧ信号が活動状態の場合は、ハードワイヤ式非動作
（ＮＯＰ）マイクロワードがＣＲＥＧ１４４にロードさ
れる。

マイクロワード制御論理回路１４，８は、２つの信号Ｇ
Ａ置２とＨＡＬＴ−をＣＲＥＧ制御論理回路１５４に送
る。これらの特定の信号は、マイクロワードの制御記憶
取り出し時にマイクロワードの順序づけを制御するため
に使用される。５ＴＡＲＴ　　ＩＯＥ信号は、ＱＵＩＥ
ＳＣＥ信号の逆信号であり、やはりＣＲＥＧ制御論理回
路１５４に供給さ札る。５ＴＡＲＴ　　ＩＯＥ信号が活
動状態の時、ＣＲＥＧ制御論理回路１５４は、ＩＯＥ装
置２８が通常の動作を続行するのを可能にする。

５ＴＡＲＴ　　ＩＯＥ信号が非活動状態の時、ＣＲＥＧ
制御論理回路１６４は、ＩＯＥ装置２８に記憶制御機構
２６からのマイクロワード取出しとマイクロワードの実
行を停止させる。ＧＡ置２信号は、ＩＯＥ装置２８とＩ
ＯＱ装置３ｏを同期状態に保持する。ＧＡ置２信号が活
動状態の時、ＣＲＥＧ１４４は、記憶制御機構２６から
取り出された実行すべき有効な命令コード・マイクロワ
ードを含んでいる。ＩＯＥ装置２８がＣ８ＡＲ１３０を
使って記憶制御機構２６から次の命令コードのマイクロ
ワード取り出しを実行している時、ＧＡＴＥ−Ｌ２信号
は非活動状態である。ＨＡＬＴ信号は、複数サイクル命
令コード・マイクロワードに出会った時、ＧＡ置２信号
を凍結させる。

ＳＥＴ　　ＡＣＴＩＶＥ信号ハ、ＩＯＥ　　ＡＣＴＬ２
ラッチまたはＳＲＬのセット条件である。ＲＥＳＥＴ　
　ＡＣＴＩＶＥ信号ハ、ＩＯＥ　　ＡＣＴＬ２ラッチま
たはＳＲＬのリセット条件である。

ＩＯＥ　　ＡＣＴＬ２ラッチがセットされると、■ＯＥ
要素が活動状態となる。ＩＯＥ　　ＡＣＴＬ２ラッチが
リセットされると、■ｏＥ要素とＩＯＱ要素は静止状態
となり、動作再開のため同期状態に留まる。ＩＯＥ　　
ＡＣＴＬ２ラッチがセットされると、■ＯＥ要素とＩＯ
Ｑ要素は標準マイクロワード取出し・実行モードになる
。ＩＯＥ　　ＡＣＴＬ２信号はまた、データの流れ、制
御論理、及びアドレス生成の重要部分を凍結させて、現
マイクロコードの流れが、静止状態の前と全く同じ状態
から開始できるように、ＩＯＥ内の他の場所で使用され
る。このように、静止機能は、マイクロコートに対して
トランスペアレントであり、ハードウェアによって生成
された割込みに対して同様に作用する。

ＩＯＱ要素３０は、５ＴＡＲＴ　　ＩＯＥ信号の形で、
ＩＯＥに対するＱＵＩＥＳＣＥ信号を発行する。５ＴＡ
ＲＴ　　ＩＯＥ信号が非活動状態の時、静止機能は活動
状態にある。５ＴＡＲＴ　　ＩＯＥ信号が非活動状態の
時、ＩＯＥとＩＯＱは、開始されたすべての現動作を終
了して、システム・クロックが容易に停止し再開できる
既知状態に進む。

主記憶装置との間のデータ移動を除き、静止要求を受は
取った時実行されているどんなデータ移動も完了する。

記憶要求は、ＩＯＥ要素とＩＯＱ要素が、記憶装置から
の状況戻りがあるまで延期する所までしか完了しない。

状況戻りは、ＩＯＥ要素とＩＯＱ要素が静止状態に続い
て動作を再開した後に、検査される。静止状態の後に続
いて、ＩＯＥ要素とＩＯＱ要素は、非動作（ＮＯＰ）マ
イクロワードを、ＮＯＰ装置１４０と１６２から、それ
ぞれＣＲＥＧ１４４と１６８に入れる。

第４図で、５ＴＡＲＴ　　ＩＯＥ信号は、５ＲＬ２１０
のＤ入力に供給される。ＧＡ置２信号は、インバータ２
１２に入力として供給される。

同様に、ＨＡＬＴ信号はインバータ２１４に入力として
供給される。５ＲＬ２１０のＱ出力は、５ＴＡＲＴ　　
ｌ０ＥＬ２信号であり、ＡＮＤゲート２１６に入力とし
て、またインバータ２１８に入力として供給される。イ
ンバータ２１２の出力は、反転されたＧＡ置２信号であ
り、ＡＮＤゲート２１６の他方の入力に供給される。反
転されたＧＡ置２信号はまた、ＡＮＤゲート２２０に入
力として供給される。ＡＮＤゲート２１６の出力は、信
号ＳＥＴ　　ＡＣＴＩＶＥ？あり、ＯＲゲート２２２に
入力として供給される。インバータ２１８の出力は、Ａ
ＮＤゲート２２０の入力に供給される。インバータ２１
４からの反転されたＨＡＬＴ信号出力は、ＡＮＤゲート
２２０の他の入力として供給される。ＡＮＤゲート２２
０の出力（ＲＥＳＥＴ　　ＡＣＴＩＶＥ信号）ハ、イン
バータ２２４を介してＡＮＤゲート２２６の入力に供給
される。ＡＮＤゲート２２６の出力は、ゲート２２２の
他の入力として結合される。

ＯＲゲート２２２の出力は、ＩＯＥ　　ＡＣＴＬ２ラッ
チまたは５ＲＬ２２８の入力Ｄ１及びインバータ２３０
の入力に結合される。Ｑ出力で供給される５ＲＬ２２８
からの出力は、ｌ０ＥＡＣＴＬ２信号である。この信号
は、ＡＮＤゲート２２６の他方の入力、及びＡＮＤゲー
ト２３２の入力として供給される。インバータ２３０の
出力は、ＩＯＥ　　ＡＣＴＩＶＥ信号であり、ＯＲゲー
ト２３４に入力として供給される。ＡＮＤゲート２３２
は、ＩＯＥ　　ＡＣＴＬ２信号の受信に加えて、ＧＡ置
２信号とインバータ２１４からの出力によって供給され
るインバータＨＡＬＴ信号を、１つの入力で結合してい
る。ＩＯＥ　　ＡＣＴＩＶＥ信号は、ＨＡＬＴ信号と共
にＯＲゲート２３４に入力として供給される。

ＯＲゲート２３４の出力はＷＲＡＰ　　ＣＲＥＧ信号で
あり、ＡＮＤゲート２３２からの出力はＦＯＲＣＥ　　
ＣＲＥＧ信号である。ＷＲＡＰ　　ＣＲＥＧ信号とＦＯ
ＲＣＥ　　ＣＲＥＧ信号は、それぞれインバータ２３６
と２３８への入力である。インバータ２３６と２３８の
出力は、ＡＮＤゲート２４０に入力される。ＡＮＤゲー
）２４０の出力は、信号ＬＯＡＤ　　ＣＲＥＧである。

第５図ないし第７図は、５ＴＡＲＴ　　ＩＯＥ信号が非
活動状態になることによって開始され、単サイクル及び
多サイクル（停止）マイクロワードの正常な実行中に受
は入れら、れる静止要求を図示した、典型的なタイミン
グ・ダイヤグラムである。

以下の説明はＩＯＥ装置に関するものであるが、ＩＯＱ
要素はＩＯＥ要素の回路と信号に対応する回路と信号を
有することを理解されたい。

第５図は、単クロック・サイクル・マイクロワードの初
めに静止状態が起こる時のＣＲＥＧ制御論理回路とＣＲ
ＥＧマイクロワードのロードの動作を示す。この例は、
実際の静止事象とクロック停止の前に完全に入出力制御
プロセッサが静止するのとの間のサイクル数が最も短い
例である。単サイクル命令コード・マイクロワード内で
、ＨＡＬＴ信号は非活動状態、すなわち論理″０”状態
である。第０サイクルの間、信号５ＴＡＲＴ　　ＩＯＥ
は、活動状態、すなわち論理″′１″であり、ＣＲＥＧ
制御論理回路の正常動作を示す。やはり第０サイクルの
間、非動作（ＮＯＰ）コード・マイクロワード□は、制
御レジスタ内にある。しかしＬＯＡＤ　　ＣＲＥＧ信号
は、活動状態にあり、次のサイクル、すなわち第１サイ
クルの間に実行するために、命令コードをＣＲＥＧ１４
４にロードする。

第１サイクルの開始時には、命令コード・マイクロワー
ド（ＯＰＩ）が、実行のためＣＲＥＧ１４４にロードさ
れる。やはり第１サイクルの始めに、信号５ＴＡＲＴ　
　ＩＯＥが、非活動状態になり、静止状態を示す。５Ｔ
ＡＲＴ　　ＩＯＥ信号が非活動状態になると、ＬＯＡＤ
　　ＣＲＥＧ信号とＦＯＲＣＥ　　ＣＲＥＧ信号は、共
に状態を変える。

第１サイクルの間、ＬＯＡＤ　　ＣＲＥＧ４ｔ、非活動
状態であり、ＦＯＲＣＥ　　ＣＲＥＧ信号は活動状態で
ある。第１サイクルの間にＦＯＲＣＥ　　ＣＲＥＧ信号
が活動状態になると、ハードワイヤ式非動作（ＮＯＰ）
マイクロワードが、ＣＲＥＧにロードされる。

第２サイクルの始めに、５ＴＡＲＴ　　ｌ０ＥＬ２信号
が非活動状態になり、ＲＥＳＥＴ　　ＡＣＴＩＶＥが活
動状態になる。さらに、ＷＲＡＰ　　ＣＲＥＧ信号が活
動状態になり、ＦＯＲＣＥ　　ＣＲＥＧ信号が非活動状
態になる。第２サイクルの始めにＷＲＡＰ　　ＣＲＥＧ
信号が活動状態になると、ハードワイヤ弐ＮＯＰマイク
ロワードが、次のサイクル動作、すなわち第３サイクル
の間に、静止状態の終りまで、ＣＲＥＧ１４４からマル
チプレクサ１３６を介してＣＲＥＧ１４４に再ロードさ
れる。

第４サイクルの始めに、以前に活動状態だったＩＯＥ　
　ＡＣＴＬ２信号が非活動化状態になって、ＩＯＥが静
止され、ＩＯＥとＩＯＱ装置が再スタートのために同期
状態にあることを示す。

第６図は、ＩｏＥ要素とＩＯＱ要素の間での２．３また
は４バイト・データの移動を実行する”ＭＯＶＥ　　５
ＰＥＣＩＡＬ”？イクｌ：Ｉ”７−ドの正常実行を示す
タイミング・ダイヤグラムである。この特定のマイクロ
ワードは、実行に６クロツク・サイクルを要する。第０
サイクルの間に、ＬＯＡＤ　　ＣＲＥＧ信号が活動状態
になって、マルチプレクサ１３６を介してＣＲＥＧ１４
４にロードされるマイクロワードの、マルチプレクサ２
６からの取出しを可能にする。マイクロワード制御論理
回路１４８は、第１ないし第６サイクルの間、”ＭＯＶ
Ｅ　　５ＰＥＣＩＡＬ”？イクｔｌｆｆ’７−Ｐに応答
して、ＧＡ置２信号を活動状態に設定する。さらに、Ｈ
ＡＬＴ信号は、第１サイクルの間、非活動状態から活動
状態に変わる。それに対応して、ＨＡＬＴ信号が状態を
変えるのに応答して、ＷＲＡＰ　　ＣＲＥＧ信号が非活
動状態から活動状態に変わり、ＬＯＡＤ　　ＣＲＥＧ信
号が活動状態から非活動状態に変わる。第１ないし第５
サイクルの間、ＨＡＬＴ信号が活動状態なので、ＷＲＡ
Ｐ　　ＣＲＥＧ信号も、これらのサイクル中活動状態に
留まる。第６サイクルの始めに、ＨＡＬＴ信号とＷＲＡ
Ｐ　　ＣＲＥＧ信号が非活動状態に変わるとき、ＦＯＲ
ＣＥ　　ＣＲＥＧ信号は活動状態になる。したがって、
第６サイクルの間、ＣＲＥＧ１４４にハードワイヤ式非
動作（ＮＯＰ）コードがロードされる。第７サイクルの
始めに、ＬＯＡＤ　　ＣＲＥＧ信号が活動状態になり、
その結果、制御記憶命令コード・マイクロワードがＣＲ
ＥＧ１４４にロードされ、第８サイクルの間に実行され
る。第９及び第１０サイクルの間、非動作（ＮＯＰ）コ
ード・マイクロワードと他の命令コード・マイクロワー
ドが、実行のため交互にＣＲＥＧＩ４４にロードされる
。

第７図は、マイクロワード実行開始時に、静止要求がＩ
ＯＥに提示されて実行される、第８図のタイミング・ダ
イヤグラムと同じ”ＭＯＶＥ　　５ＰＥＣＩＡＬ″マイ
クロワード命令の実行を示す。

第７図で、第１サイクルの時、ＧＡ置２信号とＨＡＬＴ
信号は共に非活動状態で、５ＴＡＲＴＩＯＥ信号が活動
状態である。したがって、ＬＯＡＤ　　ＣＲＥＧ信号は
活動状態に設定され、それによって、記憶制御機構２６
とマルチプレクサ１３６を介して受は取った”ＭＯＶＥ
　　５ＰＥＣＩＡＬ”マイクロワードをＣＲＥＧ１４４
にロードする。

第１サイクルの始めに、ＧＡ置２信号とＨＡＬＴ信号が
活動状態になって、プロセス動作と多サイクル実行を示
す。さらに、第１サイクルの始めに、５ＴＡＲＴ　　Ｉ
ＯＥ信号が非活動状態に変わって、静止状態を示す。Ｇ
Ａ置２信号とＨＡＬＴ信号が第１サイクルの始めに活動
状態になると、ＬＯＡＤ　　ＣＲＥＧ信号が非活動状態
に変わり、ＷＲＡＰ　　ＣＲＥＧ信号は非活動状態から
活動状態に変わる。５ＴＡＲＴ　　ＩＯＥ信号は第１サ
イクルの始めに非活動状態なので、ラッチされた５ＴＡ
ＲＴ　　ＩＯＥ信号、すなわち５ＴＡＲＴ　　ｌ０ＥＬ
２信号は、第２サイクルの始めに活動状態から非活動状
態に変わる。

第１ないし第５サイクルの間、ＨＡＬＴ信号は、ＷＲＡ
Ｐ　　ＣＲＥＧ信号と共に活動状態に留まる。

しかし、ＧＡ置２は、第１ないし第６サイクルの間ずっ
と活動状態に留まる。第６サイクルの始めに、ＨＡＬＴ
信号が非活動状態になり、５ＴＡＲＴ　　ＩＯＥ信号は
非活動状態に留まる。したがって、ＷＲＡＰ　　ＣＲＥ
Ｇ信号は、活動状態から非活動状態に変わり、ＦＯＲＣ
Ｅ　　ＣＲＥＧ信号は非活動状態から活動状態に変わる
。

第７サイクルの始めにＧＡ置２信号が非活動状態になり
、ＨＡＬＴ信号と５ＴＡＲＴ　　１０ＥＬ２信号が活動
状態になると、ＲＥＳＥＴ　　ＡＣＴＩＶＥ信号が活動
状態になる。さらに、ＷＲＡＰ　　、ＣＲＥＧ信号が活
動状態になり、ＦＯＲＣＥ　　ＣＲＥＧ信号が非活動状
態になって、ＣＲＥＧ１４４にロードされたハードワイ
ヤ式ＮＯＰマイクロワードが、静止状態の間、繰り返し
循環する。第８サイクルの始めに、ＲＥＳＥＴ　　ＡＣ
ＴＩＶＥ信号とＩＯＥ　　ＡＣＴＬ２信号が非活動状態
になる。

第８図は、第２図の静止論理回路１７６の概略図である
。静止論理回路１７６は、７つの条件に応答して静止機
能を活動化させる。これらの条件は、サービス・プロセ
ッサ（Ｓ　Ｐ）によって開始される静止活動、ｌ０ＣＰ
アドレス突合せ、同報通信アドレス突合せ、同報通信機
械チエツク、ＩＯＥ要素要素レベル１チ械チエツクＯＱ
要素要素レベル域機械チエツクびＩＯＱ要素要素レベル
域機械チエツクる。

静止論理回路１７６は、主としてＡＮＤゲート２５０ａ
−２５０ｈへの一連の入力を有し、各ＡＮＤゲートの内
部入力がＯＲゲート２５０１の内部人力°に接続された
、ＡＮＤ−ＯＲ論理ゲート・ブック２５０から構成され
る。ＯＲゲート２５０１の出力は、入出力静止ラッチま
たは５ＲＬ２５２のＤ出力に結合されている。５ＲＬ２
５２のＱ出力は、静止信号を供給する。

ＳＰは、５ＲＬ２５２内の静止条件のセット及びリセッ
トを行なうことができる。このＳＰによって開始される
静止論理回路は、状態マスク・ラッチまたは５ＲＬ２５
４を含み、５ＲＬ２５４は、ＨＭＡＰアドレス１０、デ
ータ・ビット６から迅速保守アクセス経路（ＲＭＡＰ）
を介してデータを受は取るためのＤ入力を有する。５Ｒ
Ｌ２５４のＱ出力は、ＡＮＤゲート２５６の入力に結合
されている。ＡＮＤゲート２５６の他方の入力は、ＲＭ
ＡＰを介してＳＰ開始命令（Ｉｍｍｌｌ）を受は取るよ
うに結合されている。この命令信号は、ＲＭＡＰアドレ
ス１２に対する即時セット・パルスである。ＡＮＤゲー
ト２５６の出力は、インバータ２８０の入力に結合され
ている。インバータ２６０は、ＡＮＤゲート２５０ａの
入力に結合された出力を有する。ＡＮＤゲー）２５０ａ
の他方の入力は、５ＲＬ２５２のＱ出力に結合されてい
る。

５ＲＬ２５４の出力は、ＡＮＤゲート２６２の入力にも
結合されている。ＡＮＤゲート２６２の他方の入力は、
ＲＭＡＰを介してＳＰ開始命令（Ｉｍｍｌｌ）を受は取
るように結合されている。

この命令信号は、ＲＭＡＰアドレス１１に対する即時セ
ット・パルスである。ＡＮＤゲート２６２の出力は、Ａ
ＮＤゲー）２５０ｂの両方の入力番こ供給される。

５ＲＬ２５４がＲＭＡＰアドレス１０．データ・ビット
６からの論理”ｔ″によってセットされ、ＲＭＡＰＩｍ
ｍｌ　１が論理？′１”である時、静止ラッチ２５２が
セットされ、その出力は論理″１″である。同様に５Ｒ
Ｌ２５４が活動状態にセ−／　）され、ＲＭＡＰ命令ｌ
ｍｍ１２が論理″１″に変わる時、静止ラッチ２５２が
リセットされて、論理″０″状態の出力を供給する。５
ＲＬ２５２の出力からＡＮＤゲート２５０ａの１つの入
力へのフィードバックにより、５ＲＬ２５２ラツチは、
ＳＰ　　ＲＭＡＰ　　ｌｍｍ１２命令によってリセット
されるまで、その現状態を保持することができる。どん
なＲＭＡＰ即時命令でも、５ＲＬ２５４がリセットされ
る時、このノー−ドウエア、実施態様では、５ＲＬ２５
２のセット及びリセットが行なえない。

ｌ０ＣＰアドレス突合せ活動ラッチまたは５ＲＬ２６４
がＲＭＡＰアドレスＡ４、ビット１０によってセットさ
れる時、５ＲＬ２５２は、使用可能になってＩ　ＯＣＰ
アドレス突合せ条件を受は取ることができる。５ＲＬ２
Ｂ４のＱ出力は、ＡＮＤゲート２５０Ｃの入力に接続さ
れている。ＡＮＤゲート２５０Ｃの他方の入力は、ｌ０
ＣＰアドレス突合せ信号を受は取る。ｌ０ＣＰアドレス
突合せ信号が論理″１″の時、それはエラー条件が生じ
たこと、またはＩ　ＯＣＰマイクロコード中のデバッグ
検査点に達したことを示す。５ＲＬ２６４の出力とｌ０
ＣＰアドレス突合せ信号が共に論理″１″′の時、５Ｒ
Ｌ２５２は、静止条件を示す論理ｌ″１″１″出力する
ようにセットされる。

同報通信アドレス突合せラッチまたは５ＲＬ２６６がＲ
ＭＡＰアドレスＡＢ、ビット１０によってセットされる
と、５ＲＬ２５２は、使用可能になって同報通信アドレ
ス突合せ条件を受は取ることができる。５ＲＬ２８Ｂの
出力は、ＡＮＤゲー）２５０ｄの入力に接続されている
。ＡＮＤゲー）２５０ｄの他方の入力は、同報通信アド
レス突合せ信号を受は取る。同報通信アドレス突合せ信
号が論理″１″の時、それは、エラー条件が生じたこと
、またはｌ０ＣＰカードの外部のハードウェア内のデバ
ッグ検査点に達したことを示す。５ＲＬ２６６の出力と
同報通信アドレス突合せ信号が共に論理″１″の時、５
ＲＬ２５２は、静止条件を示す論理″１″出力を供給す
るようにセットされる。

同報通信機械チエツク活動ラッチまたは５ＲＬ２６８が
活動状態にセットされると、５ＲＬ２５２は、やはり使
用可能になって同報通信機械チエツク条件を受は取るこ
とができる。５ＲＬ２６８は、ＨＭＡＰアドレスＢＢの
データ・ビット１０のＲＭＡＰ状態によってセットまた
はリセットされる。

５ＲＬ２８８のＱ出力は、ＡＮＤゲー）２５０ｅ。

２５Ｏｆ、２５０ｇ１２５０ｈのそれぞれの入力に結合
されている。５ＲＬ２８８は、同報通信機械チエツク、
■ＯＥチエツク、ＩＯＱレベル１機械チエツク及びＩＯ
Ｑレベル３機械チエツク条件が静止条件を引き起こすこ
とを妨げ、あるいは使用禁止される。５ＲＬ２８Ｂが活
動状態にセットされ、それぞれＡＮＤゲー）２５０ｅ−
２５０ｈの他方の入力として供給される同報通信チエツ
ク、ＩＯＥチエツク、ＩＯＱレベル１チエツク、または
ＩＯＱレベル３チエツク信号の１つが論理”１″の時、
５ＲＬ２５２は活動状態にセットされる。

ラッチ２５４．２θ４．２６６、及び２６８は、すべて
、ＳＰ開始要求、アドレス突合せ、及びエラー条件、ま
たはデバッグ条件に応答して、静止ラッチを使用可能に
したり使用禁止にする際のプログラミングの可能性を与
えることに留意されたい。

静止論理回路１７Ｂはまた、静止機能の状況を示す状況
割込み信号を支持プロセッサに供給する。

５ＲＬ２５２の出力は、排他的ＯＲゲート２７０に１つ
の入力として供給され、その他方の入力は、ＳＰ静止ラ
ッチまたは５ＲＬ２７２の出力に結合されている。５Ｒ
Ｌ２５２の出力はＳＰに供給され、そこでアドレスＤＯ
、ビットθからデータが読み取られる。５ＲＬ２５２が
状態を変える時、状況割込みが排他的ＯＲゲート２７０
を介してＳＰに送られる。この割込みは、やはり５ＲＬ
２７２に記憶されるＨＭＡＰアドレスＤ０１ビットＢ内
に記憶された、以前に読み取られたＳＰデータによって
示される、実状態支持プロセッサによる感知と５ＲＬ２
５２の出力とを比較することにより生成される。５ＲＬ
２５２と５ＲＬ２７２の出力の論理レベルが一致しない
と、吠況割込みが活動化される。ＲＭＡＰアドレスＤＯ
１データ・ビット６を支持プロセッサが読み取ると、静
止ラッチ２５２の出力の実状態が得られる。この値は、
次に支持プロセッサのＲＭＡＰ書込み命令によってＲＭ
ＡＰアドレスＤＯ、ビット６を介して、ＳＰ静止ラッチ
、５ＲＬ２７２に書き込まれる。またこの新しい値が５
ＲＬ２７２に記憶されると、状況割込みはクリアされる
。

【図面の簡単な説明】

第１図は、本発明を組み込んだコンピュータ・システム
のブロック・ダイヤグラムである。 第２図は、本発明の再試行、回復、及びデバッグ用のプ
ログラマブル静止装置のブロック・ダイヤグラムである
。 第３図は、システムＡＤＣバス・アービタの動作の様々
な段階を示すフロー・チャートである。 第４図は、制御レジスタ制御論理回路の特定の回路実施
態様を示す概略図である。 第５図ないし第７図は、本発明の様々なシステム動作信
号の例示的タイミング・ダイヤグラムである。 第８図は、静止論理回路の特定の回路実施態様の概略図
である。 １０・・・・中央演算処理装置（ＣＰＵ）、１２・・・
・両方向ＣＰＵバス、１４・・・・主記憶装置、１６・
・・・主記憶制御部、１８・・・・主記憶部、２０・・
・・両方向通信（Ｃ）バス、２２・・・・入出力制御プ
ロセッサ（ＩＯＣＰ）カード、２４・・・・両方向主記
憶入出力（ＭＳ　Ｉ　Ｏ）バス、２６・・・・制御記憶
要素、２８・・・・入出力エンジン（ＩＯＥ）要素、３
０・・・・入出力待ち行列（ＩＯＱ）要素、３２・・・
・記憶装置／入出力インタフェース（ＳＴ　Ｉ　Ｏ）、
３４・・・・２次クロック維持（ＳＥＣＭＡＩＮＴ）装
置、３６・・・・制御記憶（Ｃ８）バス、３８・・・・
両方向外部（Ｅ）バス、４０・・・・アドレス／データ
／通信（ＡＤＣ）バス、４２．５６・・・・入出力イン
タフェース・コントローラ（ＩＯＩＣ）カード、４４．
７０１７６．１０２・・・・要求線、４６．７２．７８
．１０４・・・・許可線、５０，６０・・・・入出カプ
ロセッサ（ＩＯＰ）カード、５４．６４．８６．９６・
・・・入出力装置、６６．９８・・・・アドレス／デー
タ／通信遠隔（ＡＤＣＲ）バス、６８．７４．８８．１
００・・・・拡張遠隔バス・インタフェース（ＥＲＢＩ
）カード、８０１９０・・・・アドレス／データ／通信
拡張（ＡＤＣＥ）バス、８２．９２・・・・チャネル・
プロセッサＣＣＨＰ）カード、８４．９４・・・・両方
向チャネル・バス、１０６・・・・支持プロセッサ（Ｓ
Ｐ）、１１０・・・・支持システム・アダプタ（ＳＳＡ
）、１１４・・・・１次クロック機構（ＣＬＫＭＡＩＮ
Ｔ）カード、１３０・・・・制御記憶アドレス・レジス
タ（Ｃ８ＡＲ）、１３Ｂ、１６０・・・・マルチプレク
サ、１４０．１６２・・・・非動作（ＮＯＰ）要素、１
４４．１８８・・・・制御レジスタ（ＣＲＥＧ）、！４
８・・・・マイクロワード制御論理回路、１５４．１７
２・・・・制御レジスタ（ＣＲＥＧ）制御論理回路、１
７８・・・・静止論理回路、１８２・・・・インバータ
、１８４・・・・ＡＤＣバス・アービタ論理回路。 出願人　　インターナシｅナル・ビジネス・マシーンズ
◆コーポレーション 復代理人　弁理士　　澤　　１）　俊　　夫第１図 第５図 第６図

Claims (1)

【特許請求の範囲】
1. （１）独立してクロック制御される中央演算処理装置及
   び入出力制御処理装置と、記憶装置と、少なくとも１つ
   の入出力装置を前記入出力制御処理装置に結合するため
   のアドレス／データ／制御（ＡＤＣ）バスとを含み、 前記入出力制御処理装置が、前記ＡＤＣバス上での情報
   転送を可能にするために、システム入出力命令を処理す
   るためのものであり、 前記入出力制御処理装置が、命令プロセッサ、制御記憶
   装置、入出力クロック・ソース、制御論理回路、制御レ
   ジスタ、ＡＤＣバス・アービタを有し、 前記制御論理回路が、前記制御記憶装置への命令の転送
   を制御するために、前記制御レジスタに転送すべき、前
   記制御記憶装置からの命令を選択するためのものであり
   、 前記命令プロセッサが、前記中央演算処理装置と前記入
   出力制御処理装置の間、前記記憶装置と前記入出力制御
   処理装置の間、及び前記ＡＤＣバス上での情報の転送を
   制御するために、前記制御レジスタ中の命令を実行する
   ためのものであり、前記ＡＤＣバス・アービタがＡＤＣ
   バス要求を仲裁し、さらに、所定の階層に従ってそれぞ
   れの要求バス・ユーザにＡＤＣバスへのアクセスを与え
   、 前記入出力制御処理装置が、エラー指示に応答して、既
   知の状態で入出力制御処理装置の動作を延期し、さらに
   ＡＤＣバス・アービタの動作を延期して、要求ユーザに
   ＡＤＣバスへのアクセスを禁止するための延期装置を有
   する処理装置において、 エラー表示に応答して静止条件を示す静止信号を生成す
   る静止手段と、 前記静止手段及び前記制御レジスタに接続され、非動作
   （ＮＯＰ）命令を生成し、前記静止信号に応答して前記
   ＮＯＰ命令を前記制御レジスタにロードするための非動
   作（ＮＯＰ）手段とを含み、前記命令プロセッサが、前
   記静止手段の間、前記ＮＯＰ命令を繰り返し実行すると
   いうことを特徴とする入出力制御処理延期装置。