JPH065522B2

JPH065522B2 - 入出力制御処理延期装置

Info

Publication number: JPH065522B2
Application number: JP1329821A
Authority: JP
Inventors: ドナルド・ジエイ・ハナーハン; ブルース・ジエイ・モアハード; デビツド・ジエイ・シツピー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-12-21
Filing date: 1989-12-21
Publication date: 1994-01-19
Anticipated expiration: 2009-01-19
Also published as: JPH02220164A; EP0382894B1; EP0382894A2; DE68921334T2; DE68921334D1; EP0382894A3; US4974147A

Description

【発明の詳細な説明】Ａ産業上の利用分野本発明は、システム・エラーに応じて入出力制御処理を
延期するための装置及び方法に関する。さらに具体的に
は、本発明は、入出力制御処理装置が、システム入出力
命令を処理するための命令処理装置と、共用バス上の情
報転送の優先順位を制御するためのバス・アービタとを
有し、かつシステム・エラーの表示に応じて、既知状態
にある命令処理装置動作とバス・アービタ動作を延期す
るための装置が設けられるという、処理システムに関す
る。

Ｂ従来の技術ディジタル・コンピユータ・システムでは、特定の機能
動作を実行するモジュールを実施している。これらの機
能モジュールは、動作タイミングのためにクロック信号
を利用する。具体的に言うと、システムは、モジュール
動作エラーを検出するためのエラー標識を含んでいる。
エラーが検出された時は、エラーを評価し訂正すること
が望ましい。多くの場合、エラー検査のため機械の状態
を把握するためにシステム・クロックを即ちに停止しな
ければならない。しかしながら、クロックを瞬間的に停
止させると、データ保全性の問題を生じる恐れがあり、
ほとんどの場合、機械を初期機械ロード（ＩＭＬ）状態
にしなければならない。ＩＭＬ状態にシステムを置くの
は、プロセッサ内の全ラッチを既知状態にセットするプ
ロセスである。しかしながら、システムをＩＭＬ状態に
置くのは、通常、時間のかかるプロセスであり、正常な
システム・プログラムの実行を中断させる。

機械チェックまたはエラー状態の後の再試行と回復のた
めの入出力インタフェ−スに関して特に述べると、通
常、システム・クロックは、やはり瞬間的に停止され
る。それに加えて、入出力インタフェ−スに通じる、通
常は全入出力装置によって共用される、アドレス／デー
タ／通信（ＡＤＣ）バス上の入出力装置による新しいバ
ス要求の仲裁が禁止される。しかしながら、前記のよう
に、クロックの瞬間的停止は、モジュール間の動作の状
態が不完全なために、データ保全性の問題を生ずること
があり得る。

ソフトウェア・デバッグの応用例では、システムに照会
するために、システム活動を停止することが望ましい。
この場合も、システムの状態を把握するためにシステム
・クロックを瞬間的に停止すると、その結果、データ保
全性の問題が生じる。システム停止後に再試行、回復、
及びデバッグを行なうどんな時でも、クロックが直ちに
再開される場合、システム動作に大きな影響を与える可
能性のあるシステム状態が未知となる確率が高い。再開
時にシステムの適切な動作を保証するため、全ラッチ
を、初期機械ロード・プロセスなどによって既知状態に
リセットしなければならない。

改良されたシステムは、エラー条件の検出時に、システ
ムをシステム・クロックが停止する前に既知状態に置く
ことにより、ＩＭＬ状態にシステムを置く必要をなくす
ることができる。クロック停止前に既知状態にシステム
を置くと、エラー状態の訂正時に、クロックとプロセッ
サの再開が非常に容易になる。

Ｃ発明の要旨本発明は処理システム内で実施される、既知状態のプロ
セッサ動作を延期するエラー表示に応答して装置を対象
とする。プロセッサは、エラー表示を受け取ると、現動
作を完了し、システム・クロックの停止する前に既知状
態へと循環される。この装置は、特に、システム入出力
命令を処理するための入出力制御処理装置を有する処理
システム内で実施される。この装置は、再試行、回復、
及びデバッグ動作のために入出力プロセッサを既知状態
に置くのに利用される。この装置はさらに、ＡＤＣバス
仲裁を延期して、プロセッサがシステム・クロックを停
止させるために既知状態へと循環している間、バスを要
求する要素またはデバイスにＡＤＣバスを許可すること
を妨げる。

それゆえ、プロセッサが、エラー状態に応じてクロック
が停止する前に既知状態に循環され、したがってクロッ
クの再開前にＩＭＬプロセスを開始させる必要がなくな
ることが、本発明の利点である。エラー条件が検出され
たとき、ＡＤＣバス仲裁を延期して、プロセッサが既知
の状態へと循環している間に、要求バス・ユーザに対し
てＡＤＣバスを許可することを妨げることが、本発明の
他の利点である。

添付の図面を参照しながら下記の詳細な説明を読めば、
本発明の適用範囲は明らかになる。しかしながら、本発
明の精神及び範囲内での種々の改良、変更、及び修正は
当業者には明らかなはずなので、下記の詳細な説明及び
特定の例は、本発明の好ましい実施例を示すものの、そ
の例示するためのものにすぎないことは明らかである。

Ｄ実施例第１図は、コンピユータ・システムを形成する要素のブ
ロック・ダイヤグラムである。このシステムは、両方向
中央演算処理装置（ＣＰＵ）バス１２によって主記憶装
置１４に接続された中央演算処理装置（ＣＰＵ）１０を
含む。主記憶装置１４は、主記憶制御部１６と主記憶部
１８を含む。ＣＰＵバス１２は、主記憶装置１４の主記
憶制御部１６に接続されている。主記憶制御部１６は、
外部装置と主記憶部１８の間の情報転送を制御する。主
記憶部１８は、ソフトウェア・レベルの命令を供給しデ
ータ記憶を行なう。ＣＰＵ１０は、主記憶装置１４に記
憶されたソフトウェア・レベルの命令を処理する。

ＣＰＵ１０はまた、両方向通信（Ｃ）バス２０によって
入出力制御プロセッサ（ＩＯＣＰ）カード２２に接続さ
れている。ＩＯＣＰ２２は、両方向主記憶制御装置入出
力（ＭＳＩＯ）バス２４により主記憶装置１４に接続さ
れている。ＩＯＣＰ２２は、入出力装置と主記憶装置１
４の間の情報の流れを制御し、かつ主記憶装置１４内に
記憶された全ソフトウェア・レベル入出力命令を処理す
る。ＩＯＣＰ２２は、プロセッサ、ＣＰＵ１０またはＩ
ＯＣＰ２２が、割込みまたは制御情報を相互に転送でき
るように、バス２０によって接続されている。

ＩＯＣＰ２２は、制御記憶要素２６、入出力エンジン
（ＩＯＥ）要素２８、入出力待ち行列、（ＩＯＱ）要素
３０、記憶装置入出力インタフェ−ス（ＳＴＩＯ）３
２、及び２次クロック維持（ＳＥＣＭＡＩＮＴ）装置３
４を含む。ＣＰＵ１０とＩＯＣＰ２２は、互いに独立し
てクロック制御され、その結果、それぞれの処理動作が
異なる速度で行なわれる。

ＩＯＥ要素２８とＩＯＱ要素３０は、ＩＯＣＰ２２のプ
ロセッサ要素である。ＩＯＥ要素２８とＩＯＱ要素３０
は、記憶制御機構２６に記憶されたマイクロコード・プ
ログラム命令にアクセスできるように、制御記憶機構
（ＣＳ）バス３６によって、制御記憶機構２６に接続さ
れている。ＩＯＥ要素２８とＩＯＱ要素３０は、入出力
処理時に必要なＩＯＣＰ２２の様々な入出力機能と動作
を実行するのに必要な様々なルーチンを含むプログラム
で、マイクロコード命令を実行する。ＩＯＥ要素２８と
ＩＯＱ要素３０は共に、ＣＳバス３６を介して記憶制御
機構２６から４バイトのマイクロワードを並列に受け取
る。ただし、特定のマイクロワードに応じて、ＩＯＥ要
素２８とＩＯＱ要素３０の一方または両方がマイクロワ
ードを実行する。通常、ＩＯＥ要素２８は算術及び論理
マイクロワードを実行し、ＩＯＱ要素３０は、ＩＯＣＰ
２２と相互接続する装置とインタフェ−スするマイクロ
ワードを実行する。ＩＯＱ要素３０は、たとえばＣＰＵ
１０、主記憶装置１４、または種々の入出力装置に関係
した動作に関するマイクロワードを実行する。ＩＯＥ要
素２８とＩＯＱ要素３０は共に、ＩＯＥ要素２８とＩＯ
Ｑ要素３０の間に接続された両方向外部（Ｅ）バス３８
を介してＩＯＥ要素２８とＩＯＱ要素３０の間でデータ
を移動するための動作を指令するタイプのマイクロワー
ドを実行する。

ＩＯＱ３０はまた、アドレス／データ／通信（ＡＤＣ）
バス４０により、ＳＴＩＯ要素３２に接続されている。
ＳＴＩＯ要素３２、はＣＰＵ１０とＩＯＱ要素３０の
間、及び、主記憶装置１４とＩＯＱ要素３０との間でデ
ータ及び命令をパスさせるためのインタフェ−スとして
機能する。ＳＴＩＯ要素３２は、バッファ、及びメッセ
ージ記憶及び転送制御のための他の種々の論理要素を含
む。ＳＴＩＯ要素３２は、バス活動状況データをＩＯＱ
要素３０に供給するように、線３３によってＩＯＱ要素
に接続されている。

ＩＯＣＰ２２はさらに、他の機能も果たすが、とりわ
け、ＩＯＣＰカード２２内でエラーが検出された場合
に、クロック停止信号をＩＯＣＰカード２２のある要素
に供給するように、ＩＯＥ要素２８、ＩＯＱ要素３０、
及びＳＴＩＯ要素３２に結合されたＳＥＣＭＡＩＮＴ装
置３４を含む。ＳＥＣＭＡＩＮＴ装置３４は、本発明の
一部分を形成するものではないが、クロック停止機能の
より詳しい説明は、「分類されたプロセッサ・エラーに
応答して区分クロックを停止させる装置(Apparatus for
Partitioned Clock Stopping in Response to Classif
ied Processor Errors)」と題する関連する米国特許出
願第０７／２１１４６９号明細書に出ている。ＳＥＣＭ
ＡＩＮＴ装置３４は、さらに、ＩＯＣＰカード２２と後
述の監視・エラー修正ハードウェアの間の通信経路をも
たらす。

ＩＯＣＰカード２２は、ＡＤＣバス４０、一連のバス要
求線、及び対応するバス許可線により、個々のバス・ユ
ニットに結合されている。この説明では、４本の入出力
装置バス・ユニットを、バス・ユニットＡないしＤとし
て図示し、参照する。本発明は、より少数のまたはより
多数のバス・ユニットを含むこともできることが理解さ
れたい。さらに、ＩＯＱ要素３０とＳＴＩＯ要素３２の
どちらも、ＡＤＣバス４０にアクセスしそれを使用する
際にはバス・ユニットと見なされることを理解された
い。

ＡＤＣバス４０は、４バイトの両方向データ・バスと４
バイトの両方向制御バスからなる。各非ＩＯＣＰカード
要素のバス・ユニットは、ＩＯＱ要素３０に接続された
１本の要求線と許可線を有す。ＡＤＣバスへのアクセス
を望む各バス・ユニットは要求信号を活動化し、それが
ＩＯＱ要素３０に供給される。ＩＯＱ要素３０は、要求
信号に応答して、全要求バス・ユニットの間を仲裁し、
さらに、ＬＲＵアルゴリズムを実施する優先順位方式に
基づいて要求側バス・ユニットに許可信号を供給する。

第１図において、バス・ユニットＡは、ＡＤＣバス４０
に結合された入出力インタフェ−ス・コントローラ（Ｉ
ＯＩＣ）カード４２を含む。ＩＯＩＣカード４２はま
た、要求線４４と許可線４６によりＩＯＱ要素３０に結
合される。ＩＯＩＣカード４２はまた、ＩＯＩＣカード
４２をＩＯＰカード５０ａや５０ｂなど一連の入出力プ
ロセッサ（ＩＯＰ）カードに結合する、両方向データ・
制御（ＳＰＤ）バスによって結合される。各ＩＯＰカー
ドは、線５２により当該の装置５４に結合される。たと
えば、ＩＯＰカード５０ａは、線５２ａにより入出力装
置５４ａに結合される。

各ＩＯＰカード５０は、接続された入出力装置５４の制
御を行なうサブシステムに基づいたインテリジェント・
マイクロプロセッサである。特定の各タイプのＩＯＰカ
ードが、テープや直接アクセス記憶装置（ＤＡＳＤ）な
どの入出力装置、ワークステーションまたは遠隔通信装
置の特定の範疇専用に使用される。

各入出力装置５４は、ＩＯＰカード５０とＩＯＩＣカー
ド４２を介して、ＩＯＣＰカード２２とインタフェ−ス
する。ＩＯＩＣカード４２は、ＩＯＰカード５０とＩＯ
ＣＰカード２２の間のインタフェ−スとして機能する。
バス・ユニットＡ内の入出力装置５４の１つが、ＡＤＣ
バス４０のアクセスを求める時、ＩＯＩＣカード４２は
要求信号を生成し、それが要求線４４を介してＩＯＱ要
素３０に供給される。ＩＯＱ要素３０が入出力装置バス
要求を許可する場合、ＩＯＱ要素３０は、バス許可信号
を許可線４６を介してＩＯＩＣカード４２に送る。ＩＯ
ＩＣカード４２は、入出力装置５４がＡＤＣバス４０に
アクセスできるようにするために、適当なＩＯＰ５０、
及び関連した入出力装置５４と通信する。

バス・ユニットＢは、ＩＯＩＣカード５６がＳＰＤバス
５８により、一連のＩＯＰカード、ＩＯＰカード６０
ａ、６０ｂ等に結合される点で、バス・ユニットＡに類
似している。図に示すように、ＩＯＰカード６０ａと６
０ｂは、それぞれ線６２ａと６２ｂによって、当該の入
出力装置６４ａと６４ｂに結合される。ＩＯＩＣカード
５６は、ＩＯＩＣカード４２から離れた位置に置かれて
いる。ＩＯＩＣカード５６は、遠隔位置にあるため、ア
ドレス／データ／通信遠隔（ＡＤＣＲ）バス６６によ
り、拡張遠隔バス・インタフェ−ス（ＥＲＢＩ）カード
６８に結合される。ＥＲＢＩカード６８は、要求線７０
と許可線７２により、ＡＤＣＢＵＳ４０とＩＯＱ要素
３０に結合される。ＥＲＢＩカード６８は、本質上、Ｉ
ＯＩＣカード５６が遠隔位置にあることを補償するため
の、ＡＤＣバスのバス拡張部として機能する。

バス・ユニットＣは、ＥＲＢＩカード７４から構成され
る。ＥＲＢＩカード７４は、要求線７６と許可線７８に
より、ＩＯＱ要素３０に結合され、さらにＡＤＣバス４
０に結合される。ＥＲＢＩカード７４はまた、両方向ア
ドレス／データ／通信拡張（ＡＤＣＥ）バス８０によ
り、一連のチャネル・プロセッサ（ＣＨＰ）カード８２
ａ−８２ｄに結合される。チャネル・プロセッサ８２ａ
−８２ｄは、それぞれ当該の両方向チャネル・バス８４
ａ−ｄにより、対応する入出力装置８６ａ−８６ｄに結
合される。ＣＨＰカード８２ａ−８２ｄは、接続された
入出力装置８６ａ−８６ｄを制御するＩＯＰカードと類
似の、インテリジェント・マイクロプロセッサに基づい
たサブシステムである。バス・ユニットＣにおいて、Ａ
ＤＣバス４０へのアクセスを要求する入出力装置は、対
応するＣＨＰカード８２とＥＲＢＩカード７４を介して
ＩＯＱ要素３０にそのような要求を通信する。ＥＲＢＩ
カード７４は要求信号を生成し、それが線７６を介して
ＩＯＱ要素３０に供給される。それに応じて、仲裁方式
に従って、許可信号が、ＩＯＱ要素３０から線７８を介
してＥＲＢＩカード７４に供給される。ＥＲＢＩカード
７４は、要求入出力装置８６へのアクセスを可能にする
信号を対応するＣＨＰカードに供給する。

バス・ユニットＤは、ＥＲＢＩカード８８がＡＤＣＥバ
ス９０により一連のＣＨＰカード９２ａ−９２ｄに接続
される点で、バス・ユニットＣと類似している。それに
対応して、各ＣＨＰカード９２Ａ−９２Ｄは、当該のチ
ャネル・バス９４ａ−９４ｄによって当該の入出力装置
９６ａ−９６ｄに接続される。ＥＲＢＩカード８８は、
ＡＤＣＲバス９８により、ＥＲＢＩカード１００に接続
される。ＥＲＢＩカード１００は、要求線１０２と許可
線１０４によってＩＯＱ要素３０に接続され、さらにＡ
ＤＣバス４０に接続される。

第１図に示したシステムはさらに、線１０８によって支
持システム・アダプタ（ＳＳＡ）１１０に接続された支
持プロセッサ（ＳＰ）装置１０６を含む。ＳＳＡ１１０
は、線１１２により、１次クロック維持（ＣＬＫＭＡＩ
ＮＴ）カード１１４に接続される。ＣＬＫＭＡＩＮＴカ
ード１１４は、線１１６によりＩＯＣＰカード２２上に
配置されたＳＥＣＭＡＩＮＴ装置３４に接続される。Ｓ
ＥＣＭＡＩＮＴ装置３４は、それぞれ線１１８、１２０
及び１２２により、ＩＯＥ要素２８、ＩＯＱ要素３０及
びＳＴＩＯ要素３２に接続される。

ＳＰ１０６は、システム活動とシステム保守性能の監視
を行なうためのオペレータ・コンソールを含むことがで
きる。ＳＰ１０６はまた、必要に応じて、システム・ク
ロックの開始／停止、機械状態走査、及びシステム内の
個々のラッチ値の変更を行なうことができる。ＳＰ１０
６は、ローカル・エリア・ネットワーク（ＬＡＮ）イン
タフェ−スであるＳＳＡ１１０を介して接続される。Ｓ
ＥＣＭＡＩＮＴモジュール３４に加えて、ＣＬＫＭＡＩ
ＮＴカード１１４は、ＳＰ１０６とＩＯＣＰカード２２
の間の通信経路をもたらすと共に、クロックの保守と制
御を行なう。

バス・ユニットＡ−Ｄは、一件のバス・ユニットがＩＯ
ＣＰ２２に結合された唯一の実施例である。バス・ユニ
ットの多くの変形が実現可能なことを理解されたい。

第２図は、ＩＯＣＰ２２の一部分、特にＩＯＥ要素２
８、記憶制御機構２６、及びＩＯＱ要素３０を示すブロ
ック・ダイヤグラムである。この図では、ＩＯＥ要素２
８及びＩＯＱ要素３０中の本発明の特定の態様にとって
重要な要素のみを示す。ＩＯＥ要素２８は、制御記憶ア
ドレス・レジスタ（ＣＳＡＲ）１３０を含む。ＣＳＡＲ
１３０は、記憶制御機構２６に線１３２を介して現マイ
クロワードに対する制御記憶アドレスを与える。記憶制
御機構２６は、ＩＯＥ要素２８とＩＯＱ要素３０の両方
に、線１３４を介して現マイクロワードを供給する。

ＩＯＥ要素２８は、３−１マルチプレクサ１３６を含
む。マルチプレクサ１３６は、線１３４によって記憶制
御機構２６に接続された１つの入力を有する。マルチプ
レクサ１３６はまた、線１３８によって非動作（ＮＯ
Ｐ）要素１４０に接続された入力を有する。ＮＯＰ要素
１４０は、通常はハードワイヤ式非動作マイクロワード
である。マルチプレクサ１３６は、線１４２により、制
御レジスタ（ＣＲＥＧ）１４４の入力に接続される。Ｃ
ＲＥＧ１４４の出力は、線１４６により、マルチプレク
サ１３６の他の入力とマイクロワード制御論理回路１４
８に接続される。

マイクロワード制御論理回路１４８は、現マイクロワー
ドを復号して、ＣＲＥＧ１４４中でのマイクロワードの
順序づけに関する制御信号を生成する。したがって、マ
イクロワード制御論理回路１４８は、それぞれ制御レジ
スタ（ＣＲＥＧ）制御論理回路１５４に通じる線１５０
及び１５２上に、制御信号ＧＡＴＥＬ２とＨＡＬＴ（Ｃ
ＲＥＧ）を生成する。ＣＲＥＧ制御論理回路１５４は、
ＣＲＥＧ１４４内にロードされているマイクロワードを
制御するため、一連の出力信号を線１５６を介してマル
チプレクサ１３６に供給する。線１５６上の制御信号に
応じて、マルチプレクサ１３６を介してＣＲＥＧ１４４
にロードされる値は、記憶制御マイクロワード、ハード
ワイヤ式非動作コード、または現マイクロワードのどれ
かである。ＣＲＥＧ制御論理回路１５４はまた、ＳＴＡ
ＲＴＩＯＥ信号を、線１５８を介してＩＯＱ要素３０
から受け取る。ＳＴＡＲＴＩＯＥ信号は、非動作マイ
クロワードを、ＣＲＥＧ制御論理回路１５４、マルチプ
レクサ１３６、及びＮＯＰ要素１４０を介してＣＲＥＧ
１４４に強制的に入れるものである。

図示していないが、ＣＲＥＧ１４４の出力は、ＩＯＥ２
８が、ＩＯＥ要素２８の機能に関するＣＲＥＧ１４４内
のマイクロワードに従って、当該の論理動作を復号し実
行するために使用する。

ＩＯＱ要素３０は、ＩＯＥ要素２８と性質が類似する回
路を含む。ＩＯＱ要素３０において、記憶制御機構２６
からの現マイクロワードは、線１３４を介して３−１マ
ルチプレクサ１６０の入力に供給される。非動作（ＮＯ
Ｐ）要素１６２は、１６４線を介してマルチプレクサ１
６０に、ハードワイヤ式非動作マイクロワードを供給す
る。マルチプレクサ１６０の出力は、線１６６を介して
制御レジスタ（ＣＲＥＧ）１６８の入力に供給される。
ＣＲＥＧ１６８の出力は、線１７０を介してマルチプレ
クサ１６０の最終入力に供給される。

ＩＯＱ要素３０は、ＣＲＥＧ制御論理回路１７２を含
む。ＣＲＥＧ１７２は、やはり線１５８上のＳＴＡＲＴ
ＩＯＥ信号とともに、それぞれ線１５０及び１５２上
のＧＡＴＥＬ２信号とＨＡＬＴ信号を受け取る。ＣＲＥ
Ｇ論理回路１７２は、線１７４を介してＣＲＥＧ１６８
に対して選択されたマイクロワードを制御するためのマ
ルチプレクサ１６０に、出力信号を供給する。ＮＯＰ要
素１４０と１６２、マルチプレクサ１３６と１６０、Ｃ
ＲＥＧ１４４と１６８、及びＣＲＥＧ制御論理回路１５
４と１７２は、構造的及び機能的に同じであることを理
解されたい。

ＩＯＱ要素３０はまた、静止論理回路１７６を含む。静
止論理回路１７６は、入力エラー指示または線１７８上
の静止要求に応じて、ＱＵＩＥＳＣＥ信号を生成する。
静止論理回路１７６は、エラー状態または静止要求に応
じて、インバータ１８２とＡＤＣバス・アービタ論理回
路１８４の入力に通じる線１８０上に、ＱＵＩＥＳＣＥ
信号を生成する。インバータ１８２の出力である反転Ｑ
ＵＩＥＳＣＥ信号が、ＳＴＡＲＴＩＯＥ信号として線
１５８上に供給される。ＱＵＩＥＳＣＥ信号は、ＡＤＣ
バスに対する次の許可を延期するため、ＡＤＣバス・ア
ービタ論理回路１８４に供給される。インバータ１８２
で反転され、ＳＴＡＲＴＩＯＥ信号として供給される
ＱＵＩＥＳＣＥ信号は、非動作マイクロワードをＣＲＥ
Ｇ１４４及び１６８に入れるのに利用される。図示して
ないが、ＣＲＥＧ１６８の出力は、ＩＯＱ３０が、ＩＯ
Ｑ要素３０の機能に関するＣＲＥＧ１６８内のマイクロ
ワードに従って、当該の論理動作を復号し実行するため
に使用する。

利用される特定のバス・アービタは、「プログラム可能
な高優先順位モードと性能モニタを備えたＬＲＵアービ
タ(Least Recently Used Arbiter with Programmable H
igh Priority Mode and Performance Monitor)」と題す
る関連米国特許出願第号明細書に詳細に
開示されている。第３図は、ＬＲＵアルゴリズムを用い
た本発明のバス・アービタにおけるバス要求仲裁の諸段
階を示す流れ図である。第３図の各動作段階の説明で
は、動作説明との関連で、わかりやすいように、第２図
の要素を参照することに留意されたい。各ＩＯＣＰクロ
ック・サイクルごとに、バス・ユニット要求信号が、一
連のバス要求ラッチにラッチされる（ブロック１７
０）。バス要求がない場合は、現サイクルでラッチされ
た要求状況のバス・アービタは、他の活動を実行しない
（ブロック１９２）。

１つまたは複数のバス・ユニットがバスへのアクセスを
要求している場合、活動要求信号が、ラッチされ（ブロ
ック１９０）検出される（ブロック１９２）。現サイク
ル中に、要求活動が検出され、バス・アービタが非活動
状態である場合は（ブロック１９４）、現サイクルの要
求状況に関して仲裁活動は実行されない。仲裁停止決定
（ブロック１９４）は、バス使用中指示または静止状態
のどちらかを検出することからなる。次のクロック・サ
イクル中に、バス・ユニット要求信号がラッチされ（ブ
ロック１９０）、要求が活動状態かどうか判定され（ブ
ロック１９２）、活動要求状況が存在する場合は仲裁停
止決定が行なわれる（ブロック１９４）。このサイクル
中に、バス・アービタが活動状態である場合はこの時点
で仲裁プロセスに進み、バス・アービタは、バスへのア
クセスを要求している１つまたは複数のバス・ユニット
があるかどうかを判定する（ブロック１９６）。

１つのバス・ユニットがバスへのアクセスを要求してい
る場合には、要求バスに対応する許可信号が活動化され
る（ブロック１９８）。１つの要求バス・ユニットにバ
スへのアクセスを許可した後すぐに、優先順位ラッチ
が、優先順位次状態優先順位論理回路によって更新され
る（ブロック２００）。優先順位ラッチを更新した後、
優先順位論理回路は、バス・ユニット要求をラッチする
ことにより、バス要求の次の許可を決定する準備ができ
ている（ブロック１９０）。複数のバス・ユニットがバ
スへのアクセスを要求する場合は（ブロック１９６）、
最高の優先順位を持つバス・ユニット要求側が判定され
る（ブロック２０２）。次いで、最高の優先順位を有す
る要求バス・ユニットに対応する許可信号が発生される
（ブロック２０４）。バス許可信号を生成した後、優先
順位ラッチが、優先順位次状態論理回路によって更新さ
れる（ブロック２００）。優先順位ラッチを更新した
後、優先順位論理回路は、再び次のサイクル・バス要求
状況を処理する準備ができている。

第４図は、ＣＲＥＧ制御論理回路１５４の概略図であ
る。後述の特定の回路は、レベル感知走査設計（ＬＳＳ
Ｄ）回路に基づくものであることが好ましい。なお、基
本回路単位は、それぞれＬ₁、Ｌ₂で示した２つのラッチ
要素を含む、シフト・レジスタ・ラッチ（ＳＲＬ）であ
る。このようなＳＲＬの１つを、第４図で参照番号２１
０で示す。Ｌ１要素のポートＤとＣは、それぞれＳＲＬ
へのデータ入力とクロック入力に使用される。Ｌ₂要素
は、Ｌ₁要素の出力に内部接続されたデータ入力を有
し、Ｂ入力を使ってＬ₂要素中にデータをクロックす
る。ラッチ・トリガ設計では、Ｂ入力も、本発明の主タ
イミング・シーケンスを供給するトリガ・クロック用に
使用される。各ＳＲＬは、第５図のタイミング・ダイヤ
グラムに示すような２つのクロック波形Ｃ₁とＣ₂からな
るクロック信号を供給される。Ｌ₁要素のＤ入力に提示
されるデータは、Ｃ₁クロック波形が正のレベルを有す
間、Ｌ₁要素に入る。データは、Ｃ₂波形の立上りで、Ｌ
₁要素内にラッチまたは保持される。したがってＬ₂要素
内のデータは、Ｃ₂クロック波形の次の立上りまで、Ｓ
ＲＬ出力として利用できる。本発明が適用されるプロセ
ッサの基本動作サイクル（「機械サイクル」）は、Ｃ₂
クロック波形の連続する立上り相互間の期間によって定
義される。

図を簡単にするために、第８図のＳＲＬは、クロック入
力信号なしで示してある。これらのＳＲＬは、それぞれ
第４図に示したものと同じであることを理解されたい。

さらに、信号が活動状態の時、それは論理“１”の状態
であることを理解されたい。それに対応して、信号が非
活動状態の時、それは論理“０”の状態である。ＳＲＬ
に関してさらに述べると、ＳＲＬがセットされた時、Ｓ
ＲＬに記憶されＱ出力に供給されるデータは、論理
“１”状態の活動信号である。それに対応してＳＲＬが
リセットされた時、ＳＲＬに記憶されＱ出力に供給され
るデータは、論理“０”状態の非活動信号である。

ＩＯＱ制御論理回路１７２は、ＣＲＥＧ制御論理回路１
５４と同じなので、さらに説明はしないことに留意され
たい。ＣＲＥＧ制御論理回路１５４は、マルチプレクサ
１３６を介してＣＲＥＧ１４４にロードされるマイクロ
ワードを制御するために利用される。ＣＲＥＧ制御論理
回路１５４は、ＷＲＡＰＣＲＥＧ、ＦＯＲＣＥＣＲ
ＥＧ、または、ＬＯＡＤＣＲＥＧの３つの制御信号の
うちのどの１つが活動状態に応じて、信号ＳＴＡＲＴ
ＩＯＥ、ＧＡＴＥＬ２、及びＨＡＬＴに応答して、１つ
の出力信号を供給する。ＬＯＡＤＣＲＥＧ信号が活動
状態である場合、記憶制御機構２６からのマイクロワー
ドがＣＲＥＧ１４４にロードされる。ＷＲＡＰＣＲＥ
Ｇ信号が活動状態である場合は、現状態、すなわちＣＲ
ＥＧ１４４に記憶された現マイクロワードが、ＣＲＥＧ
１４４に戻してロードされる。ＦＯＲＣＥＣＲＥＧ信
号が活動状態の場合は、ハードワイヤ式非動作（ＮＯ
Ｐ）マイクロワードがＣＲＥＧ１４４にロードされる。

マイクロワード制御論理回路１４８は、２つの信号ＧＡ
ＴＥＬ２とＨＡＬＴをＣＲＥＧ制御論理回路１５４に送
る。これらの特定の信号は、マイクロワードの制御記憶
取り出し時にマイクロワードの順序づけを制御するため
に使用される。ＳＴＡＲＴＩＯＥ信号は、ＱＵＩＥＳ
ＣＥ信号の逆信号であり、やはりＣＲＥＧ制御論理回路
１５４に供給される。ＳＴＡＲＴＩＯＥ信号が活動状
態の時、ＣＲＥＧ制御論理回路１５４は、ＩＯＥ要素２
８が通常の動作を続行するのを可能にする。ＳＴＡＲＴ
ＩＯＥ信号が非活動状態の時、ＣＲＥＧ制御論理回路
１５４は、ＩＯＥ装置２８に記憶制御機構２６からのマ
イクロワード取出しとマイクロワードの実行を停止させ
る。ＧＡＴＥＬ２信号は、ＩＯＥ装置２８とＩＯＱ装置
３０を同期状態に保持する。ＧＡＴＥＬ２信号が活動状
態の時、ＣＲＥＧ１４４は、記憶制御機構２６から取り
出された実行すべき有効な命令コード・マイクロワード
を含んでいる。ＩＯＥ装置２８がＣＳＡＲ１３０を使っ
て記憶制御機構２６から次の命令コードのマイクロワー
ド取り出しを実行している時、ＧＡＴＥＬ２信号は非活
動状態である。ＨＡＬＴ信号は、複数サイクル命令コー
ド・マイクロワードに出会った時、ＧＡＴＥＬ２信号を
凍結させる。

ＳＥＴＡＣＴＩＶＥ信号は、ＩＯＥＡＣＴＬ２ラッ
チまたはＳＲＬのセット条件である。ＲＥＳＥＴＡＣ
ＴＩＶＥ信号は、ＩＯＥＡＣＴＬ２ラッチまたはＳＲ
Ｌのリセット条件である。ＩＯＥＡＣＴＬ２ラッチが
セットされると、ＩＯＥ要素が活動状態となる。ＩＯＥ
ＡＣＴＬ２ラッチがリセットされると、ＩＯＥ要素と
ＩＯＱ要素は静止状態となり、動作再開のため同期状態
に留まる。ＩＯＥＡＣＴＬ２ラッチがセットされる
と、ＩＯＥ要素とＩＯＱ要素は標準マイクロワード取出
し・実行モードになる。ＩＯＥＡＣＴＬ２信号はま
た、データの流れ、制御論理、及びアドレス生成の重要
部分を凍結させて、現マイクロコードの流れが、静止状
態の前と全く同じ状態から開始できるように、ＩＯＥ内
の他の場所で使用される。このように、静止機能は、マ
イクロコードに対してトランスペアレントであり、ハー
ドウェアによって生成された割込みに対して同様に作用
する。

ＩＯＱ要素３０は、ＳＴＡＲＴＩＯＥ信号の形で、Ｉ
ＯＥに対するＱＵＩＥＳＣＥ信号を発行する。ＳＴＡＲ
ＴＩＯＥ信号が非活動状態の時、静止機能は活動状態
にある。ＳＴＡＲＴＩＯＥ信号が非活動状態の時、Ｉ
ＯＥとＩＯＱは、開始されたすべての現動作を終了し
て、システム・クロックが容易に停止し再開できる既知
状態に進む。主記憶装置との間のデータ移動を除き、静
止要求を受け取った時実行されているどんなデータ移動
も完了する。記憶要求は、ＩＯＥ要素とＩＯＱ要素が、
記憶装置からの状況戻りがあるまで延期する所までしか
完了しない。状況戻りは、ＩＯＥ要素とＩＯＱ要素が静
止状態に続いて動作を再開した後に、検査される。静止
状態の後に続いて、ＩＯＥ要素とＩＯＱ要素は、非動作
（ＮＯＰ）マイクロワードを、ＮＯＰ装置１４０と１
６２から、それぞれＣＲＥＧ１４４と１６８に入れる。

第４図で、ＳＴＡＲＴＩＯＥ信号は、ＳＲＬ２１０の
Ｄ入力に供給される。ＧＡＴＥＬ２信号は、インバータ
２１２に入力として供給される。同様に、ＨＡＬＴ信号
はインバータ２１４に入力として供給される。ＳＲＬ２
１０のＱ出力は、ＳＴＡＲＴＩＯＥＬ２信号であり、
ＡＮＤゲート２１６に入力として、またインバータ２１
８に入力として供給される。インバータ２１２の出力
は、反転されたＧＡＴＥＬ２信号であり、ＡＮＤゲート
２１６の他方の入力に供給される。反転されたＧＡＴＥ
Ｌ２信号はまた、ＡＮＤゲート２２０に入力として供給
される。ＡＮＤゲート２１６の出力は、信号ＳＥＴＡ
ＣＴＩＶＥであり、ＯＲゲート２２２に入力として供給
される。インバータ２１８の出力は、ＡＮＤゲート２２
０の入力に供給される。インバータ２１４からの反転さ
れたＨＡＬＴ信号出力は、ＡＮＤゲート２２０の他の入
力として供給される。ＡＮＤゲート２２０の出力（ＲＥ
ＳＥＴＡＣＴＩＶＥ信号）は、インバータ２２４を介
してＡＮＤゲート２２６の入力に供給される。ＡＮＤゲ
ート２２６の出力は、ゲート２２２の他の入力として結
合される。

ＯＲゲート２２２の出力は、ＩＯＥＡＣＴＬ２ラッチ
またはＳＲＬ２２８の入力Ｄ、及びインバータ２３０の
入力に結合される。Ｑ出力で供給されるＳＲＬ２２８か
らの出力は、ＩＯＥＡＣＴＬ２信号である。この信号
は、ＡＮＤゲート２２６の他方の入力、及びＡＮＤゲー
ト２３２の入力として供給される。インバータ２３０の
出力は、ＩＯＥＡＣＴＩＶＥ信号であり、ＯＲゲート
２３４に入力として供給される。ＡＮＤゲート２３２
は、ＩＯＥＡＣＴＬ２信号の受信に加えて、ＧＡＴＥ
Ｌ２信号とインバータ２１４からの出力によって供給さ
れるインバータＨＡＬＴ信号を、１つの入力で結合して
いる。ＩＯＥＡＣＴＩＶＥ信号は、ＨＡＬＴ信号と共
にＯＲゲート２３４に入力として供給される。

ＯＲゲート２３４の出力はＷＲＡＰＣＲＥＧ信号であ
り、ＡＮＤゲート２３２からの出力はＦＯＲＣＥＣＲ
ＥＧ信号である。ＷＲＡＰＣＲＥＧ信号とＦＯＲＣＥ
ＣＲＥＧ信号は、それぞれインバータ２３６と２３８
への入力である。インバータ２３６と２３８の出力は、
ＡＮＤゲート２４０に入力される。ＡＮＤゲート２４０
の出力は、信号ＬＯＡＤＣＲＥＧである。

第５図ないし第７図は、ＳＴＡＲＴＩＯＥ信号が非活
動状態になることによって開始され、単サイクル及び多
サイクル（停止）マイクロワードの正常な実行中に受け
入れられる静止要求を図示した、典型的なタイミング・
ダイヤグラムである。以下の説明はＩＯＥ装置に関する
ものであるが、ＩＯＱ要素はＩＯＥ要素の回路と信号に
対応する回路と信号を有することを理解されたい。

第５図は、単クロック・サイクル・マイクロワードの初
めに静止状態が起こる時のＣＲＥＧ制御論理回路とＣＲ
ＥＧマイクロワードのロードの動作を示す。この例は、
実際の静止事象とクロック停止の前に完全に入出力制御
プロセッサが静止するのとの間のサイクル数が最も短い
例である。単サイクル命令コード・マイクロワード内
で、ＨＡＬＴ信号は非活動状態、すなわち論理“０”状
態である。第０サイクルの間、信号ＳＴＡＲＴＩＯＥ
は、活動状態、すなわち論理“１”であり、ＣＲＥＧ制
御論理回路の正常動作を示す。やはり第０サイクルの
間、非動作（ＮＯＰ）コード・マイクロワードは、制御
レジスタ内にある。しかしＬＯＡＤＣＲＥＧ信号は、
活動状態にあり、次のサイクル、すなわち第１サイクル
の間に実行するために、命令コードをＣＲＥＧ１４４に
ロードする。

第１サイクルの開始時には、命令コード・マイクロワー
ド（ＯＰ１）が、実行のためＣＲＥＧ１４４にロードさ
れる。やはり第１サイクルの始めに、信号ＳＴＡＲＴ
ＩＯＥが、非活動状態になり、静止状態を示す。ＳＴＡ
ＲＴＩＯＥ信号が非活動状態になると、ＬＯＡＤＣ
ＲＥＧ信号とＦＯＲＣＥＣＲＥＧ信号は、共に状態を
変える。第１サイクルの間、ＬＯＡＤＣＲＥＧは、非
活動状態であり、ＦＯＲＣＥＣＲＥＧ信号は活動状態
である。第１サイクルの間にＦＯＲＣＥＣＲＥＧ信号
が活動状態になると、ハードワイヤ式非動作（ＮＯＰ）
マイクロワードが、ＣＲＥＧにロードされる。

第２サイクルの始めに、ＳＴＡＲＴＩＯＥＬ２信号が
非活動状態になり、ＲＥＳＥＴＡＣＴＩＶＥが活動状
態になる。さらに、ＷＲＡＰＣＲＥＧ信号が活動状態
になり、ＦＯＲＣＥＣＲＥＧ信号が非活動状態にな
る。第２サイクルの始めにＷＲＡＰＣＲＥＧ信号が活
動状態になると、ハードワイヤ式ＮＯＰマイクロワード
が、次のサイクル動作、すなわち第３サイクルの間に、
静止状態の終りまで、ＣＲＥＧ１４４からマルチプレク
サ１３６を介してＣＲＥＧ１４４に再ロードされる。

第４サイクルの始めに、以前に活動状態だったＩＯＥ
ＡＣＴＬ２信号が非活動化状態になって、ＩＯＥが静止
され、ＩＯＥとＩＯＱ装置が再スタートのために同期状
態にあることを示す。

第６図は、ＩＯＥ要素とＩＯＱ要素の間での２、３また
は４バイト・データの移動を実行する“ＭＯＶＥＳＰ
ＥＣＩＡＬ”マイクロワードの正常実行を示すタイミン
グ・ダイヤグラムである。この特定のマイクロワード
は、実行に６クロック・サイクルを要する。第０サイク
ルの間に、ＬＯＡＤＣＲＥＧ信号が活動状態になっ
て、マルチプレクサ１３６を介してＣＲＥＧ１４４にロ
ードされるマイクロワードの、マルチプレクサ２６から
の取出しを可能にする。マイクロワード制御論理回路１
４８は、第１ないし第６サイクルの間、“ＭＯＶＥＳ
ＰＥＣＩＡＬ”マイクロワードに応答して、ＧＡＴＥＬ
２信号を活動状態に設定する。さらに、ＨＡＬＴ信号
は、第１サイクルの間、非活動状態から活動状態に変わ
る。それに対応して、ＨＡＬＴ信号が状態を変えるのに
応答して、ＷＲＡＰＣＲＥＧ信号が非活動状態から活
動状態に変わり、ＬＯＡＤＣＲＥＧ信号が活動状態か
ら非活動状態に変わる。第１ないし第５サイクルの間、
ＨＡＬＴ信号が活動状態なので、ＷＲＡＰＣＲＥＧ信
号も、これらのサイクル中活動状態に留まる。第６サイ
クルの始めに、ＨＡＬＴ信号とＷＲＡＰＣＲＥＧ信号
が非活動状態に変わるとき、ＦＯＲＣＥＣＲＥＧ信号
は活動状態になる。したがって、第６サイクルの間、Ｃ
ＲＥＧ１４４にハードワイヤ式非動作（ＮＯＰ）コード
がロードされる。第７サイクルの始めに、ＬＯＡＤＣ
ＲＥＧ信号が活動状態になり、その結果、制御記憶命令
コード・マイクロワードがＣＲＥＧ１４４にロードさ
れ、第８サイクルの間に実行される。第９及び第１０サ
イクルの間、非動作（ＮＯＰ）コード・マイクロワード
と他の命令コード・マイクロワードが、実行のため交互
にＣＲＥＧ１４４にロードされる。

第７図は、マイクロワード実行開始時に、静止要求がＩ
ＯＥに提示されて実行される、第６図のタイミング・ダ
イヤグラムと同じ“ＭＯＶＥＳＰＥＣＩＡＬ”マイク
ロワード命令の実行を示す。第７図で、第０サイクルの
時、ＧＡＴＥＬ２信号とＨＡＬＴ信号は共に非活動状態
で、ＳＴＡＲＴＩＯＥ信号が活動状態である。したが
って、ＬＯＡＤＣＲＥＧ信号は活動状態に設定され、
それによって、記憶制御機構２６とマルチプレクサ１３
６を介して受け取った“ＭＯＶＥＳＰＥＣＩＡＬ”マ
イクロワードをＣＲＥＧ１４４にロードする。

第１サイクルの始めに、ＧＡＴＥＬ２信号とＨＡＬＴ信
号が活動状態になって、プロセス動作と多サイクル実行
を示す。さらに、第１サイクルの始めに、ＳＴＡＲＴ
ＩＯＥ信号が非活動状態に変わって、静止状態を示す。
ＧＡＴＥＬ２信号とＨＡＬＴ信号が第１サイクルの始め
に活動状態になると、ＬＯＡＤＣＲＥＧ信号が非活動
状態に変わり、ＷＲＡＰＣＲＥＧ信号は非活動状態か
ら活動状態に変わる。ＳＴＡＲＴＩＯＥ信号は第１サ
イクルの始めに非活動状態なので、ラッチされたＳＴＡ
ＲＴＩＯＥ信号、すなわちＳＴＡＲＴＩＯＥＬ２信
号は、第２サイクルの始めに活動状態から非活動状態に
変わる。

第１ないし第５サイクルの間、ＨＡＬＴ信号は、ＷＲＡ
ＰＣＲＥＧ信号と共に活動状態に留まる。しかし、Ｇ
ＡＴＥＬ２は、第１ないし第６サイクルの間ずっと活動
状態に留まる。第６サイクルの始めに、ＨＡＬＴ信号が
非活動状態になり、ＳＴＡＲＴＩＯＥ信号は非活動状
態に留まる。したがって、ＷＲＡＰＣＲＥＧ信号は、
活動状態から非活動状態に変わり、ＦＯＲＣＥＣＲＥ
Ｇ信号は非活動状態から活動状態に変わる。

第７サイクルの始めにＧＡＴＥＬ２信号が非活動状態に
なり、ＨＡＬＴ信号とＳＴＡＲＴＩＯＥＬ２信号が活
動状態になると、ＲＥＳＥＴＡＣＴＩＶＥ信号が活動
状態になる。さらに、ＷＲＡＰＣＲＥＧ信号が活動状
態になり、ＦＯＲＣＥＣＲＥＧ信号が非活動状態にな
って、ＣＲＥＧ１４４にロードされたハードワイヤ式Ｎ
ＯＰマイクロワードが、静止状態の間、繰り返し循環す
る。第８サイクルの始めに、ＲＥＳＥＴＡＣＴＩＶＥ
信号とＩＯＥＡＣＴＬ２信号が非活動状態になる。

第８図は、第２図の静止論理回路１７６の概略図であ
る。静止論理回路１７６は、７つの条件に応答して静止
機能を活動化させる。これらの条件は、サービス・プロ
セッサ（ＳＰ）によって開始される静止活動、ＩＯＣＰ
アドレス突合せ、同報通信アドレス突合せ、同報通信機
械チェック、ＩＯＥ要素レベル１機械チェック、ＩＯＱ
要素レベル１機械チェック、及びＩＯＱ要素レベル３機
械チェックである。

静止論理回路１７６は、主としてＡＮＤゲート２５０ａ
−２５０ｈへの一連の入力を有し、各ＡＮＤゲートの内
部入力がＯＲゲート２５０ｉの内部入力に接続された、
ＡＮＤ−ＯＲ論理ゲート・ブック２５０から構成され
る。ＯＲゲート２５０ｉの出力は、入出力静止ラッチま
たはＳＲＬ２５２のＤ出力に結合されている。ＳＲＬ２
５２のＱ出力は、静止信号を供給する。

ＳＰは、ＳＲＬ２５２内の静止条件のセット及びリセッ
トを行なうことができる。このＳＰによって開始される
静止論理回路は、状態マスク・ラッチまたはＳＲＬ２５
４を含み、ＳＲＬ２５４は、ＲＭＡＰアドレス１０、デ
ータ・ビット６から迅速保守アクセス経路（ＲＭＡＰ）
を介してデータを受け取るためのＤ入力を有する。ＳＲ
Ｌ２５４のＱ出力は、ＡＮＤゲート２５６の入力に結合
されている。ＡＮＤゲート２５６の他方の入力は、ＲＭ
ＡＰを介してＳＰ開始命令（Ｉｍｍ１１）を受け取るよ
うに結合されている。この命令信号は、ＲＭＡＰアドレ
ス１２に対する即時セット・パルスである。ＡＮＤゲー
ト２５６の出力は、インバータ２６０の入力に結合され
ている。インバータ２６０は、ＡＮＤゲート２５０ａの
入力に結合された出力を有する。ＡＮＤゲート２５０ａ
の他方の入力は、ＳＲＬ２５２のＱ出力に結合されてい
る。ＳＲＬ２５４の出力は、ＡＮＤゲート２６２の入力
にも結合されている。ＡＮＤゲート２６２の他方の入力
は、ＲＭＡＰを介してＳＰ開始命令（Ｉｍｍ１１）を受
け取るように結合されている。この命令信号は、ＲＭＡ
Ｐアドレス１１に対する即時セット・パルスである。Ａ
ＮＤゲート２６２の出力は、ＡＮＤゲート２５０ｂの両
方の入力に供給される。

ＳＲＬ２５４がＲＭＡＰアドレス１０、データ・ビット
６からの論理“１”によってセットされ、ＲＭＡＰＩｍ
ｍ１１が論理“１”である時、静止ラッチ２５２がセッ
トされ、その出力は論理“１”である。同様にＳＲＬ２
５４が活動状態にセットされ、ＲＭＡＰ命令Ｉｍｍ１２
が論理“１”に変わる時、静止ラッチ２５２がリセット
されて、論理“０”状態の出力を供給する。ＳＲＬ２５
２の出力からＡＮＤゲート２５０ａの１つの入力へのフ
ィードバックにより、ＳＲＬ２５２ラッチは、ＳＰＲ
ＭＡＰＩｍｍ１２命令によってリセットされるまで、
その現状態を保持することができる。どんなＲＭＡＰ即
時命令でも、ＳＲＬ２５４がリセットされる時、このハ
ードウェア、実施態様では、ＳＲＬ２５２のセット及び
リセットが行なえない。

ＩＯＣＰアドレス突合せ活動ラッチまたはＳＲＬ２６４
がＲＭＡＰアドレスＡ４、ビット１０によってセットさ
れる時、ＳＲＬ２５２は、使用可能になってＩＯＣＰア
ドレス突合せ条件を受け取ることができる。ＳＲＬ２６
４のＱ出力は、ＡＮＤゲート２５０ｃの入力に接続され
ている。ＡＮＤゲート２５０ｃの他方の入力は、ＩＯＣ
Ｐアドレス突合せ信号を受け取る。ＩＯＣＰアドレス突
合せ信号が論理“１”の時、それはエラー条件が生じた
こと、またはＩＯＣＰマイクロコード中のデバッグ検査
点に達したことを示す。ＳＲＬ２６４の出力とＩＯＣＰ
アドレス突合せ信号が共に論理“１”の時、ＳＲＬ２５
２は、静止条件を示す論理“１”出力を供給するように
セットされる。

同報通信アドレス突合せラッチまたはＳＲＬ２６６がＲ
ＭＡＰアドレスＡＢ、ビット１０によってセットされる
と、ＳＲＬ２５２は、使用可能になって同報通信アドレ
ス突合せ条件を受け取ることができる。ＳＲＬ２６６の
出力は、ＡＮＤゲート２５０ｄの入力に接続されてい
る。ＡＮＤゲート２５０ｄの他方の入力は、同報通信ア
ドレス突合せ信号を受け取る。同報通信アドレス突合せ
信号が論理“１”の時、それは、エラー条件が生じたこ
と、またはＩＯＣＰカードの外部のハードウェア内のデ
バッグ検査点に達したことを示す。ＳＲＬ２６６の出力
と同報通信アドレス突合せ信号が共に論理“１”の時、
ＳＲＬ２５２は、静止条件を示す論理“１”出力を供給
するようにセットされる。

同報通信機械チェック活動ラッチまたはＳＲＬ２６８が
活動状態にセットされると、ＳＲＬ２５２は、やはり使
用可能になって同報通信機械チェック条件を受け取るこ
とができる。ＳＲＬ２６８は、ＲＭＡＰアドレスＢＢの
データ・ビット１０のＲＭＡＰ状態によってセットまた
はリセットされる。ＳＲＬ２６８のＱ出力は、ＡＮＤゲ
ート２５０ｅ、２５０ｆ、２５０ｇ、２５０ｈのそれぞ
れの入力に結合されている。ＳＲＬ２６８は、同報通信
機械チェック、ＩＯＥチェック、ＩＯＱレベル１機械チ
ェック及びＩＯＱレベル３機械チェック条件が静止条件
を引き起こすことを妨げ、あるいは使用禁止される。Ｓ
ＲＬ２６８が活動状態にセットされ、それぞれＡＮＤゲ
ート２５０ｅ−２５０ｈの他方の入力として供給される
同報通信チェック、ＩＯＥチェック、ＩＯＱレベル１チ
ェック、またはＩＯＱレベル３チェック信号の１つが論
理“１”の時、ＳＲＬ２５２は活動状態にセットされ
る。ラッチ２５４、２６４、２６６、及び２６８は、す
べて、ＳＰ開始要求、アドレス突合せ、及びエラー条
件、またはデバッグ条件に応答して、静止ラッチを使用
可能にしたり使用禁止にする際のプログラミングの可能
性を与えることに留意されたい。

静止論理回路１７６はまた、静止機能の状況を示す状況
割込み信号を支持プロセッサに供給する。ＳＲＬ２５２
の出力は、排他的ＯＲゲート２７０に１つの入力として
供給され、その他方の入力は、ＳＰ静止ラッチまたはＳ
ＲＬ２７２の出力に結合されている。ＳＲＬ２５２の出
力はＳＰに供給され、そこでアドレスＤ０、ビット６か
らデータが読み取られる。ＳＲＬ２５２が状態を変える
時、状況割込みが排他的ＯＲゲート２７０を介してＳＰ
に送られる。この割込みは、やはりＳＲＬ２７２に記憶
されるＲＭＡＰアドレスＤ０、ビット６内に記憶され
た、以前に読み取られたＳＰデータによって示される、
実状態支持プロセッサによる感知とＳＲＬ２５２の出力
とを比較することにより生成される。ＳＲＬ２５２とＳ
ＲＬ２７２の出力の論理レベルが一致しないと、状況割
込みが活動化される。ＲＭＡＰアドレスＤ０、データ・
ビット６を支持プロセッサが読み取ると、静止ラッチ２
５２の出力の実状態が得られる。この値は、次に支持プ
ロセッサのＲＭＡＰ書込み命令によってＲＭＡＰアドレ
スＤ０、ビット６を介して、ＳＰ静止ラッチ、ＳＲＬ２
７２に書き込まれる。またこの新しい値がＳＲＬ２７２
に記憶されると、状況割込みはクリアされる。

【図面の簡単な説明】

第１図は、本発明を組み込んだコンピユータ・システム
のブロック・ダイヤグラムである。第２図は、本発明の再試行、回復、及びデバッグ用のプ
ログラマブル静止装置のブロック・ダイヤグラムであ
る。第３図は、システムＡＤＣバス・アービタの動作の様々
な段階を示すフロー・チヤートである。第４図は、制御レジスタ制御論理回路の特定の回路実施
態様を示す概略図である。第５図ないし第７図は、本発明の様々なシステム動作信
号の例示的タイミング・ダイヤグラムである。第８図は、静止論理回路の特定の回路実施態様の概略図
である。１０……中央演算処理装置（ＣＰＵ）、１２……両方向
ＣＰＵバス、１４……主記憶装置、１６……主記憶制御
部、１８……主記憶部、２０……両方向通信（Ｃ）バ
ス、２２……入出力制御プロセッサ（ＩＯＣＰ）カー
ド、２４……両方向主記憶入出力（ＭＳＩＯ）バス、２
６……制御記憶要素、２８……入出力エンジン（ＩＯ
Ｅ）要素、３０……入出力待ち行列（ＩＯＱ）要素、３
２……記憶装置／入出力インタフェ−ス（ＳＴＩＯ）、
３４……２次クロック維持（ＳＥＣＭＡＩＮＴ）装置、
３６……制御記憶（ＣＳ）バス、３８……両方向外部
（Ｅ）バス、４０……アドレス／データ／通信（ＡＤ
Ｃ）バス、４２、５６……入出力インタフェ−ス・コン
トローラ（ＩＯＩＣ）カード、４４、７０、７６、１０
２……要求線、４６、７２、７８、１０４……許可線、
５０、６０……入出力プロセッサ（ＩＯＰ）カード、５
４、６４、８６、９６……入出力装置、６６、９８……
アドレス／データ／通信遠隔（ＡＤＣＲ）バス、６８、
７４、８８、１００……拡張遠隔バス・インタフェ−ス
（ＥＲＢＩ）カード、８０、９０……アドレス／データ
／通信拡張（ＡＤＣＥ）バス、８２、９２……チャネル
・プロセッサ（ＣＨＰ）カード、８４、９４……両方向
チャネル・バス、１０６……支持プロセッサ（ＳＰ）、
１１０……支持システム・アダプタ（ＳＳＡ）、１１４
……１次クロック機構（ＣＬＫＭＡＩＮＴ）カード、１
３０……制御記憶アドレス・レジスタ（ＣＳＡＲ）、１
３６、１６０……マルチプレクサ、１４０、１６２……
非動作（ＮＯＰ）要素、１４４、１６８……制御レジス
タ（ＣＲＥＧ）、１４８……マイクロワード制御論理回
路、１５４、１７２……制御レジスタ（ＣＲＥＧ）制御
論理回路、１７６……静止論理回路、１８２……インバ
ータ、１８４……ＡＤＣバス・アービタ論理回路。

Claims

【特許請求の範囲】

【請求項１】独立してクロック制御される中央演算処理
装置及び入出力制御処理装置と、記憶装置と、少なくと
も１つの入出力装置を前記入出力制御処理装置に結合す
るためのアドレス／データ／制御（ＡＤＣ）バスとを含
み、前記入出力制御処理装置が、前記ＡＤＣバス上での情報
転送を可能にするために、システム入出力命令を処理す
るためのものであり、前記入出力制御処理装置が、命令プロセッサ、制御記憶
装置、入出力クロック・ソース、制御論理回路、制御レ
ジスタ、ＡＤＣバス・アービタを有し、前記制御論理回路が、前記制御記憶装置への命令の転送
を制御するために、前記制御レジスタに転送すべき、前
記制御記憶装置からの命令を選択するためのものであ
り、前記命令プロセッサが、前記中央演算処理装置と前記入
出力制御処理装置の間、前記記憶装置と前記入出力制御
処理装置の間、及び前記ＡＤＣバス上での情報の転送を
制御するために、前記制御レジスタ中の命令を実行する
ためのものであり、前記ＡＤＣバス・アービタがＡＤＣバス要求を仲裁し、
さらに、所定の階層に従ってそれぞれの要求バス・ユー
ザにＡＤＣバスへのアクセスを与え、前記入出力制御処理装置が、エラー指示に応答して、既
知の状態で入出力制御処理装置の動作を延期し、さらに
ＡＤＣバス・アービタの動作を延期して、要求ユーザに
ＡＤＣバスへのアクセスを禁止するための延期装置を有
する処理装置において、エラー表示に応答して静止条件を示す静止信号を生成す
る静止手段と、前記静止手段および前記制御レジスタに接続され、非動
作（ＮＯＰ）命令を生成し、前記静止信号に応答して前
記ＮＯＰ命令を前記制御レジスタにロードするための非
動作（ＮＯＰ）手段とを含み、前記命令プロセッサが、前記静止手段の間、前記ＮＯＰ
命令を繰り返し実行するということを特徴とする入出力
制御処理延期装置。