PT84986B - Aparelho de gestao de sistemas proprio para um sistema de multiprocessador - Google Patents

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Description

Descrição da Técnica Anterior
Qualquer sistema de processamento de dados inclui um meio para permitir algum controlo externo do sistema. Um sistema que tivesse uma única unidade de processamento central teria tipicamente um painel de contro lo com interruptores para ligar e desligar a energia, para alimentar o sistema e introduzir informação nos registos, 0 painel de controlo também teria luzes para indicar o estado da energia e o conteúdo dos registos. Também sao usualmente incluídos um simples comutador de ciclos e um simples comju tador de instruções. Sistemas mais recentes forneceram um terminal de visualizaçao por válvula de raios catódicos em consola para facultar estas funções.
Como aumentaram os requisitos de processamento de dados, foram usados processadores duplos. 0 painel de operador ou o terminal de visualizaçao foi ligji do a um dos processadores, o qual passou a ser mestre. Na eventualidade dum problema com o processador mestre, podia outro processador tornar-se mestre.
Á medida que foi melhorando a fiabilidade dos sistemas de processamento de dados, o utilizador deixou de precisar ter a despesa com pessoal destinado a depurar problemas de hardware ou software. Os fabricantes dotaram portanto os sistemas com uma capacidade para manutenção a distância, isto é, pessoal de manutenção podia actuar a partir dum local central e comunicar directamente com sistemas de processamento de dados, transferindo dados por linhas telefónicas utilizando modems no local de proces. sarnento de dados e no local central. Um sistema típico é de_s crito no Honeywell Tacdial Remote Users Guide (Guia de utji lizadores a Distância do Tacdial Honeywell), numero de ordem VF16-O1, Maio 1983. 0 sistema típico inclui uma série de sub sistemas centrais, uma memória principal e uma série de coji troladores periféricos, todos ligados em conjunto a um enlace comum do sistema. Ligado directamente a um dos subsi^ temas centrais está um equipamento de controlo do sistema. Ligado ao adaptador de controlo do sistema está um terminal de visualizaçao de manutenção remota, um terminal de visualização local e um dispositivo auxiliar, tipicamente uma im pressora de anotaçao de erros.
subsistema central a que está li_ gado o equipamento de controlo do sistema passa a ser o mes tre. 0 subsistema central mestre recebe toda a informação de controlo proveniente do equipamento de controlo do sist£ ma e comunica essa informação de controlo aos outros subsis^ temas pelo enlace comum do sistema.
Os subsistemas individuais reali zam os seus testes de lógica de qualidade (QLT) sob controlo do subsistema central mestre, que por sua vez relata os resultados ao equipamento de controlo do sistema.
Cada subsistema central também tem um temporizador de guarda e um relógio de tempo real a controlar os procedimentos de software.
A ligaçao do equipamento de contr£ lo do sistema ao subsistema central mestre limita-o como fej? ramenta de manutenção, uma vez que só está plenamente opera, cional se o subsistema central mestre estiver a funcionar devidamente. A sua capacidade de ensaio em relaçao a disfuii çoes nos subsistemas centrais mestres é muito limitada.
Também, por outro lado, o equipameii to de controlo do sistema nao pode obter rapidamente acesso ao enlace comum do sistema em caso de alerta de energia, mas tem na realidade que esperar que o subsistema central mestre tenha acesso ao enlace comum. Dado que o sistema central me.s tre tem prioridade inferior â dos outros subsistemas, inclii indo subsistemas de memória e alguns subsistemas periféricos, os alertas podem ser atrasados.
sistema global tem a desvantagem de custo e despesa excessiva de varias espécies de recursos estarem duplicados em subsistemas separados. Estes recursos incluem os temporizadores do sistema, a carga para auto-alji mentaçao e o controlo de QLT.
OBJECTIVOS DA INVENÇÃO
Nesta conformidade, é um objectivo primordial da presente invenção proporcionar um sistema mais fiável de processamento de dados.
Ê outro objectivo da invenção ter um sistema de processamento de dados com um equipamento de gestão de sistemas que pode comunicar directamente com os subsistemas ligados ao enlace comum do sistema.
Ê outro objectivo da invenção ter um equipamento de gestão de sistemas que é menos dispendioso .
SUMÁRIO DA INVENÇÃO
Uma realizaçao preferida do sistema de processamento de dados da presente invenção inclui uma série de subsistemas e um equipamento de gestão de sistemas (system management facility = SMF), todos ligados em conjunto a um enlace comum do sistema. 0 SMF está ligado ao en lace comum do sistema numa posição que lhe dá o acesso de mais alta prioridade ao enlace comum do sistema. Os subsistemas incluem uma série de subsistemas centrais e um subsijs tema de memória principal.
SMF inclui uma unidade microprocessadora e uma série de recursos centralizados que sao aces síveis via enlace comum do sistema através de comandos provenientes dos subsistemas centrais (central subsystems = CSS). Na realização preferida, estes recursos centralizados incluem aparelhos temporizadores do sistema, aparelhos ind£ cadores e sensores de energia e temperatura, meios de inicializaçao do sistema e aparelhos de controlo de teste de lógica de qualidade (quality logic test = QLT) do sistema. 0 acesso de operador ao SMF tem lugar localmente através duma consola de visualizaçao do sistema e remotamente através duma consola de visualizaçao de manutenção remota.
sistema é inicializado pelo SMF ao detectar pelos aparelhos de energia e temperatura que a tensão de energia satisfaz as exigências do sistema. 0 SMF tem rotinas de software residentes em memória ligada com o mesmo, que verificam, sob controlo de microprocessador, o funcionamento interno do SMF e a sua capacidade de comunicar com o enlace comum do sistema.
Tendo verificado que está operacijo nal, o SMF inicializa os restantes subsistemas através doutras rotinas de software residentes em memória, que iniciam a carga da auto-alimentaçao e rotinas de software de QLT em cada subsistema de processamento central via subsistema de memória principal.
Durante o funcionamento normal, o SMF pode emitir uma série de comandos especiais para qualquer CSS. Estes comandos especiais terão prioridade máxima no enlace comum do sistema e serão reconhecidos pelos CSS designados. Um certo número destes comandos especiais refere-se ao aparelho sincronizador do sistema, que proporciona uma série de diferentes facilidades de sincronização. Estas facilidades de sincronização incluem um relógio de tempo: re al, um temporizador de guarda e um relógio horário.
Cada CSS pode ter acesso a todos estes dispositivos de sincronização gerando comandos tais como carregar temporizador de guarda, ler temporizador de guarda, carregar relógio de tempo real, ler relógio de tem po real, carregar relógio horário e ler relógio horário. Os comandos especiais do SMF, tais como um comando de interru_p_ çao do relógio de tempo real e um comando de interrupção do temporizador de guarda, interrompeu o CSS quando o respectivo dispositivo sincronizador faz contagem decrescente para zero.
Os comandos especiais do SMF incluem comandos a um CSS para que ajude na manutenção e em de, puraçao de software. Os referidos comandos incluem parar CPU (Central Processing Unit = Unidade de Processamento Central), passo CPU, funcionar CPU, ler registos CPU, escre ver registos CPU, e um comando de mudança de estado. 0 comaii duma fa.
de tem do de mudança de estado é usado para alertar lha de energia, dum alerta de energia ou dum peratura. Estes alertas permitem ao CSS encetar acçao apropriada, incluindo armazenar em segurança o conteúdo dos registos e CSS pode anotaçao tar o pessoal de manutenção.
de energia um CSS alerta suspender o funcionamento duma maneira correcta. 0 continuar a funcionar e de anomalias, usando a impressora do SMF,
Ou o CSS pode ignorar o ou temperatura.
o SMF pode
CSS para realizar o imprimir uma mensagem de para ale£ alerta erros, enviar um comando especial dando instruções a um QLT.
Ao detectar a ocorrência de seu
Também, estes comandos especiais um operador a partir da consola do por da consola remota quando esta tiver sipodem ser iniciados sistema ou a partir do devidamente activada, isto é, quando a senha adequada for recebida pelo SMF vinda da consola remota.
BREVE DESCRIÇÃO DOS DESENHOS
A maneira como o método da presente invenção é realizado e a maneira como o aparelho da presente invenção é construído e o seu modo de funcionamento podem ser melhor compreendidos à luz de seguinte descrição detalha da, juntamente com os desenhos anexos, nos quais idênticos números de referência identificam elementos idênticos nas diversas figuras e em que:
A Figura 1 mostra um diagrama de blocos da unidade de processamento de dados no seu conjunto, incluindo algum detalhe das ligações ao equipamento de gestão de sistemas.
A Figura 2 mostra um diagrama de blocos da unidade de gestão de sistemas estando ligada ao enlace comum do sistema.
A Figura 3 é um mapa que mostra os comandos e respostas da unidade processadora central ao equi pamento de gestão de sistemas, enviados através do enlace comun do sistema.
A Figura 4 é um mapa que mostra os comandos e respostas do equipamento de gestão de sistemas à unidade processadora central, enviados através do enlace comua do sistema.
A Figura 5 mostra um diagrama de blocos de software do controlo dos recursos centralizados no equipamento de gestão de sistemas.
DESCRIÇÃO DA REALIZAÇÃO PREFERIDA
A Figura 1 mostra uma unidade de processamento de dados(data processing unit = DPU) (1), multiprocessadora, estreitamente ligada, que inclui uma pluralidade de subsistemas centrais (CSS) (3 a 5) e uma plii ralidade de memórias principais (10 a 12), uma pluralidade de controladores periféricos (14 a 16) e um equipamento de gestão de sistemas (SMF) (20), todos ligados em conjunto a um enlace comum do sistema (2) via seus respectivos interfa_ ces (2-10) do enlace comum do sistema.
Uma pluralidade de dispositivos (1 18) estão ligados ao controlador periférico (1 14) e uma pluralidade de dispositivos (N 17) estão ligados ao controlador periférico (N 16). A pluralidade de controladores periféricos (14 a 16) pode incluir controladores de disco, controladores de fita, controladores de comunicação e controladores de registo unitário, aos quais estão ligados os seus respectivos impulsores de disco, dispositivos de fita, linhas de comunicação, e dispositivos de registo unitário.
A organizaçao de cada da pluralida_ de de (CSS (3) a CSS (5) é a mesma. 0 CSS (3) inclui uma unidade processadora central CPU1A (4) e uma CPU1B (6), ambas funcionando independentemente uma da outra, com uma reserva (1 8) que está ligada ao enlace comum do sistema (2). 0 CSS (5) inclui uma CPUNA (24) e uma CPUNB (26), ambas fun_ cionando independentemente uma da outra, com uma reserva (N 28) que está ligada ao enlace comum do sistema (2). A CPUNA (24) e a CPUNB (26) têm acesso da memória principal (10) à memória principal (12) via reserva (N 28). Os CSS (3) a CSS (5) funcionam como multiprocessadores estreitamente
ligados, uma vez que executam um sistema de funcionamento comum e compartilham uma memória principal comum.
Queiram notar que daqui em diante
CPU1A (4) e CPU1B (6) sao identificadas como CPU (4) e CPU (6). Semelhantemente, CPUNA (24) e CPUNB (26) sao identificadas como CPU (24) e CPU (26).
SMF (20) encarrega-se do controlo centralizado da DPU (1). Este controlo centralizado inclui a inicializaçao do sistema DPU (1) global, controlo centralizado da operaçao de Teste de Lógica de Qualidade (QLT), centralizaçao do sincronizador do sistema, e fornecer alertas de alimentaçao de energia e temperatura da caixa aos subsistemas ligados ao enlace comum do sistema (2). É fornecida uma série de sinais de controlo entre um sistema de energia (22) e o SMF (20) via um interface de controlo de energia (power control interface nais de controlo provenientes do sistema de energia (22) in_ dicam ao controlo vindos do SMF (20) para o sistema de energia (22) pelo PCI (21) especificam as margens de tensão estabelecidas com que o sistema de energia (22) devera funcionar a fim de ensaiar a DPU (1). 0 SMF (20) efectuará a operaçao de QLT dentro das margens de identificar elementos ” = PCI) (21). SiSMF (20) o estado da energia da DPU (1). Sinais de tensão estabelecidas, para isolar e lógicos marginais.
Uma consola de visualizaçao (34) permite a um operador comunicar com a DPU (1) via um interface de terminal de visualizaçao (display terminal interface = DTI) (29) ao SMF (20). 0 SMF (20) recebe informação da consola de visualizaçao (34) e aplica-a a um enlace comum de sistema (2) via um interface adaptador de consola (console adapter interface = CAI) (31) e um adaptador de consola (30). A informação da DPU (1) é recebida pela conso.
la de visualizaçao (34) via enlace comum de sistema (2), adaptador de consola (30), CAI (31), SMF (20) e DTI (29). A consola de visualizaçao (34) é tipicamente um terminal Honeywell VIP 7300, que tem um teclado manual e um visualizador de válvula de raios catódicos (cathode ray tube” = CRT). 0 CAI (31) e o DTI (29) sao tipicamente interfaces de comunicação RS232 ou RS422.
SMF (20) dá apoio a uma capacida. de de manutenção a distância. Uma consola remota (42) pode ser um terminal de visualizaçao controlado por operador ou um computador nao assistido. A consola remota (42) está ligada ao SMF (20) via um MODEM (38), uma linha de comunicação (40), um MODEM (36), e um interface de opção de manutenção remota (remote maintenance option = RMO) (37). Os MODEMS (36) e (38) sao tipicamente MODEMS RIXON, por exemplo, um MODEM T113C que origina chamadas a 300 baud, um MODEM T103J que origina e responde chamadas a 300 baud, e um MODEM T212A que origina e responde chamadas a 1200 baud.
A operaçao de manutenção remota permite ao local remoto resolver falhas de software e ope. racionais, identificar avarias de hardware, enviar informações tais como remendos de correcçao de software para o sistema DPU (1) central, e fornecer assistência de reserva à operaçao de manutenção no local.
SMF (20) dara acesso ao acesso do local remoto à DPU (1) através do SMF (20) para permitir controlo centralizado, somente se a senha apropriada for re cebida pelo SMF (20).
Um interface de dispositivo auxiliar (auxiliary device interface = ADI) (33), tipicamente um interface RS232C, liga um dispositivo auxiliar (32) ao
SMF (20). 0 dispositivo auxiliar (32) é tipicamente uma impressora para registar informações de situaçao ou fornecer cópia firme da informação representada na CRT da consola de visualizaçao (34).
Durante o arranque da DPU (1), o SMF (20) iniciará ensaios lógicos de qualidade (QLT's) para assegurar que todos os subsistemas estão ligados ao enlace comum do sistema (2) e estão a realizar correctamente as suas funções. Se os ensaios forem mal sucedidos, o SMF (20) passa sinal ao sistema de energia (22), via PCI (21), para indicar o estado e também apresenta o erro na consola de v_i sualizaçao (34), na consola remota (42) e no dispositivo auxiliar (32),
Todos os subsistemas tentam conseguir acesso ao enlace comum do sistema (2), ganhando o aces so a tentativa do subsistema de prioridade mais elevada. De_ vido ao requisito de que o SMF (20) reaja rapidamente a cejr tas condiçoes do sistema de tempo real, tais como detecçao de falha de energia, é concedida ao SMF (20) a mais alta prioridade para acesso ao enlace comum do sistema (2).
A Figura 2 é um diagrama de blocos que mostra o SMF (20) ligado ao enlace comum do sistema (2). 0 enlace comum do sistema (2) é mostrado como enlace comum do sistema (controlo) (2-2), enlace comum do sistema (dados) (2-4) e enlace comum do sistema (endereço) (2-6). 0 interface (2-10) do enlace comum do sistema funciona, dum modo geral, como revelado na Patente dos E.U.A. Na 3.995.258, intitulada Sistema de Processamento de Dados Tendo uma Teç: nica de Integridade de Dados, sistema inventado por George J. Barlow.
Um microprocessador (20-2) controla o interface SMF (20) enlace comum do sistema (2) via rotinas de software” armazenadas numa memória so de leitura programável por microprocessador (programmable read only memory” = PROM) (20-38). 0 microprocessador (20-2) é uma
CPU Zilog Z80 descrita no Livro de Dados sobre Componentes
Zilog Gold Book 1983/1984”, Volume 3, 10a Edição, processador (20-2) é ele prórpio controlado por leitura programável Tanto a RAM (20-44) como a de endereço A0 até A15, provin microsoftware” por microarmazenado na memória só de processador (PROM) (20-38). PROM (20-38) recebem sinais dos do microprocessador (20-2) por um enlace de endereço (20-54) de microprocessador de 16 bits (20-24). Sinais de dados D0 até D7 sao via um accionador transferidos entre a RAM (20-44) e o microprocessador (20-2), e da PROM (20-38) via um enlace de dados (20-56) de microprocessador de 8 bits e um emissor-receptor (20-26).
Quando o SMF (20) tem acesso ao enlace comum do sistema (2), trinta e dois sinais de dados BSDTOO-31 podem ser recebidos pelos receptores (20-68) e armazenados num registo de dados de entrada (20-16) proveniente do enlace de dados do sistema 2-4. Sob o controlo do microprocessador (20-2), os dados sao lidos a partir do registo (20-16) e armazenados numa posição na RAM (20-44), 8 bits de cada vez, via um multiplexador (MUX) (20-17), um enlace de dados (20-52), um emissor-receptor (20-22), emis sor-receptor (20-26) e enlace de dados (20-56). Trinta e dois sinais de endereço BSAD00-31 sao recebidos do enlace de endereço do sistema (2-6) por receptores (20-70) e um registo de endereços de entrada (20-36), e armazenados em posiçoes na RAM (20-44), 8 bits de cada vez, sob controlo do microprocessador (20-2), e trinta e dois sinais de controlo sao recebidos do enlace de controlo do sistema (2-2) por receptores (20-64) e um registo de controlos de entrada (20-12), e armazenados em posiçoes na RAM (20-44), 8 bits de cada vez, de modo semelhante aos sinais de dados. 0 microprocessador (20-2) identifica os registos de entrada (20-36), (20-16) e (20-12) como posiçoes na RAM (20-44) e envia o eii dereço apropriado à RAM (20-44) via accionador (20-24) e en lace de endereço (20-54). Os registos de entrada e saída no interface do enlace comum do sistema (2-10) entre os CSS (3 a 5) e o enlace comum do sistema (2) sao semelhantes e executam as mesmas funções que os registos (20-10), (20-12), (20-14), (20-16), (20-34) e (20-36), que estão incluidos no interface do enlace comum do sistema (2-10).
microprocessador (20-2) inicia a carga dos sinais de dados BSDT 00-31 para um registo de dados de saída de 32 bits (20-14), endereçando as posiçoes correspondentes na RAM (20-44) e fazendo a leitura de saída dos dados, 8 bits de cada vez. Um contador de endereços de saída de 32 bits (20-34) é carregado com sinais de endereço BSAD00-31 pelo microprocessador (20-2) a endereçar posiçoes correspondentes na RAM (20-44) e a fazer a leitura de saída dos sinais de endereço, 8 bits de cada vez. Semelhantemente, um registo de controlo de saída de 32 bits (20-10) é carregado com informações de controlo do enlace comum pelo micro, processador (20-2) a endereçar posiçoes correspondentes na RAM (20-44) e a fazer a leitura de saída das informações de controlo, 8 bits de cada vez.
Uma ROM de auto-alimentaçao e QTL (20-39) armazena configurações de teste e rotinas de teste de software que sao inscritas na memória principal (10 a 12). Os CSS (3 a 5 ) obtêm acesso a estas configurações de teste e rotinas de teste de software para verificar se os CSS (3 a 5) estão operativos. A ROM (20-39) é carregada directamente para o registo de dados de saída (20-14) sob cori
trolo do microprocessador (20-2). Quando o SMF (20) ta e ganha acesso ao enlace comum do sistema (2), a çao armazenada no registo de dados de saída (20-14) soliciinforma regis9 saída (20-10) e contador de endereços de to de controlo de saída (20-34) é transferida para o enlace comum do sistema (2) pelos accionadores activados por um sinal (20-66), (20-62) e (20-72), de meu-ciclo-de-dados-agora que sao
MYDCNN.
Os sincronizadores do sistema (20— de sincronização centralizado de to-32) fornecem dos os subsistemas e incluem um relógio de tempo real, temporizador de guarda e um relógio horário e uma série de intervalos entre operaçoes.
controlo um de de de com um valor igual a hora de arranque Tempo Real. Quando arranque, é gerado à diferença entre a do processo no topo a actual hora do um sinal de intertempo real. Este sinal dá origem a que a CPU que carre^ sistema em funda fila de es0 relógio de tempo real é carregado por um comando proveniente de qualquer das CPU (4) a CPU (26) dos CSS (3 a 5) actual hora do dia e da Fila de Espera dia iguala a hora rupçao do relógio o SMF (20) gere um comando para interromper gou o relógio de tempo real, para alertar o cionamento para arrancar o processo no topo pera e recarregar o relógio de tempo real para o processo seguinte. 0 espaço de tempo máximo é de segundos.
aproximadamente 8,4 temporizador de guarda é usado para proteger a DPU (1) contra certas falhas de funcionameii to de software que se manifestam por um processo decorrer demasiado tempo. Um comando vindo de qualquer das CPU (4) a CPU (26) carrega o temporizador de guarda em decréscimo com um tempo predeterminado. Se o temporizador de guarda nao • ·
é recarregado antes de decrementar para zero, é gerado um sinal de interrupção que faz o SMF (20) gerar um comando p£ ra as CPU (4) a CPU (26) para alertar o sistema em funcionamento de que algum processo pode ficar preso num lacete fechado infinito. 0 espaço de tempo máximo é de aproximadamen te 8,95 minutos.
relógio horário é carregado a partir dum calendário de e é incrementado uma vez tempo real com bateria de reserva em cada microsegundo. 0 calendário de tempo real armazena em 12 dígitos decimais em codigo binário o ano corrente, mês corrente, data corrente, hora, mi. nuto e segundo.
SMF (20) pode funcionar como mes tre ou escravo nas operaçoes do enlace comum do sistema (2). 0 SMF (20) actua como mestre quando inicia e envia comandos aos outros subsistemas ligados ao enlace comum do sistema (2). Como mestre, o SMF (20) inicia comandos gerais no enlji ce comum do sistema (2) para qualquer subsistema e inicia comandos especiais para as CPU (4) a CPU (26).
SMF (20) actua como escravo quaii do recebe um comando nao solicitado de qualquer das CPU (4) a CPU (26), e também quando recebe uma resposta esperada de qualquer dos outros subsistemas ligados ao enlace comum do sistema (2).
SMF actua tanto como mestre como sendo escravo, durante uma operaçao de ensaio em reinicio cíclico do enlace comum do sistema (2), em que o SMF (20) envia dados para o enlace (2) como mestre e recebe os mesmos dados do enlace (2) como escravo. Referindo-nos à Figura 2, durante a operaçao de ensaio em reinicio cíclico, sao carregados 32 bits de dados para o registo de dados de saí20
da (20-14), vindos da RAM (20-44). 0 SMF (20) emite então um pedido de nao-memória do enlace (2) para si próprio. 0 SMF (20) reconhecerá este pedido e ligará ao enlace (2) para transferir o conteúdo do registo de dados de saida (20-14) para o registo de dados de entrada (20-16) via acciona dores (20-66), enlace de dados do sistema (2-4) e receptores (20-68). Um comparador (20-20) verifica se os conteúdos dos dois registos 20-14 e 20-16 estão iguais, para operaçao correcta.
SMF (20) gera comandos para os outros subsistemas ligados ao enlace (2) como comandos normais com sinal de controlo de enlace BSYELO baixo. 0 SMF (20) gera comandos especiais para as CPU1A 4 a CPUNB (26), com sinal de controlo de enlace BSYELO alto e sinal de controlo BSMREF baixo indicando que os sinais de endereço representam um endereço de canal de CPU e um código de função e nao um endereço de memória (10 a 12).
controlo de pedido e resposta 20-18 do enlace do sistema inclui três circuitos de intervalo entre operaçoes. Se o SMF, como mestre, pede acesso ao enla^ ce (2) e passam três microsegundos sem resposta do subsiste^ ma solicitado, o escravo, então o ciclo do enlace (2) fica terminado.
Se um dos outros subsistemas, como mestre, pede acesso ao enlace (2) e nao ha resposta do escravo dentro de (5) microsegundos, então o ciclo do enlace (2) fica terminado.
Se é iniciado um ciclo de leitura do SMF (20) e nao é recebido num milisegundo um ciclo de resposta esperado do enlace (2) (ciclo de enlace de segunda metade), então a operaçao do enlace (2) fica terminada.
Quando o SMF (20) responde a um pedido do enlace (2) como escravo, o SMF (20) gera, ou sinais de enlace BSACKR para confirmar o pedido, ou BSNAKR pa.
ra recusar o pedido.
A consola de visualizaçao (34) está ligada a um controlador de comunicação (20-8) via interface DTI (29). 0 controlador de comunicações (20-8) está li gado ao enlace (2) via interface CAI (31) e adaptador de consola (30). Esta disposição permite ao SMF (20) controlar a comunicação entre a consola e o sistema da DPU (1).
SMF (20) controla a manutenção remota via interface RMO (37) ligado a um controlador de co municaçao (20-6). 0 controlador de comunicação (20-6) também controla o dispositivo auxiliar (32) via interface ADI (33). Os controladores de comunicação (20-6) e (20-8) sao controlados pelos sinais de endereço (A14) e (A15) provenientes do microprocessador (20-2), accionador (20-24) e en lace de endereço (20-60). 0 sinal (A14) selecciona o canal A ou o canal B. 0 sinal (A15) faz com que informações ou de dados ou de controlo sejam colocadas nas linhas do enlace de dados (20-58). Informações de dados ou controlo sao trans feridas entre o microprocessador (20-2) e controladores de comunicação (20-6) e (20-8) e o enlace de dados (20-58).
Uma E^ PROM (20-46) gravável por operador armazena informação que inclui uma senha para impje dir acesso nao-autorizado via interface de manutenção remota; identifica o dispositivo que armazena software de auto-alimentaçao e também as posiçoes na memória principal (10 a 12) nas quais o software de auto-alimentaçao é inscrito para execução; dá bits de controlo para indicar diferentes funções de teste QLT a serem desempenhadas pelo sistema da DPU (1), e identifica qual o dispositivo periférico que armazena o software para controlar os CSS (3 a5) e as posiçoes da memória principal (10 a 12) em que esse software está inscrito.
Um registo de modalidade (20-30) está ligado ao enlace de dados (20-52) e desempenha as seguintes funções:
1. define o controlo de diagnostico do SMF (20) dos bits de prioridade do enlace (2);
2. controla a contagem ascendente/descendente do contador de endereços de saída (20-34);
3. habilita o comparador (20-20) a realizar comparações do enlace de dados do sistema (2-4);
4. controlar respostas do SMF (20) a comandos dos CSS (3 a 5); e
5. controla operaçoes especiais do enlace (2) dju rante a inicializaçao de subida de energia e QLT.
registo de modalidade (20-30) é inscrito e lido pelo microprocessador (20-2) via emissor-re ceptor (20-22) e enlace de dados (20-52).
registo de modalidade (20-30) e activado pelo sinal ENBLIX cuja equaçao booleana é
A8.A9.A10.Al1.A0.Al.A2.A3.A4.MI.MREQ.
Os sinais de relógio CKMDB0-2 do registo de modalidade (20-30) sao gerados pela expressão de Boole
ENBLIX . A12 . WR . A13 (A14.A15).
(Para CKMDBO, A14.A15; para CKMDB1
A14.Ã15.)
A15.A14 e para CKMDB2,
Os sinais do interface PCI (21) do sistema de energia (22) sao recebidos pelo SMF (20). Estes sinais indicam uma série de condiçoes.
Um sinal de energia LIGADA/Falha SYSPWN indica ao SMF (20) se a tensão de entrada de Corrente Alternada (Alternating Current = AC) e as tensões de lógica de saída estão dentro das especificações. 0 SMF arranca então com as operaçoes de inicializaçao do sistema da DPU (1). Se a energia de AC for retirada, o sinal de Energia LIGADA/Falha SYSPWN fica baixo. Contudo, a tensão de ló. gica de saída ficará dentro da especificação durante três milisegundos, dando ao sistema DPU 1 tempo para suspender o funcionamento duma maneira correcta para evitar perder dados.
Um sinal de estado de energia PWRYLO indica que todas as fontes de alimentaçao de energia estão a funcionar de acordo com a especificação. 0 abaixamento do sinal de estado de energia indica uma fonte de a li. mentaçao inoperativa.
sistema de energia (22) pode incluir uma fonte de alimentaçao de reserva por bateria, para manter validos em todas as ocasioes os dados da memória
Um sinal de válido em memória
BBUATV, principal (10 a 12) estiver baixo, indica que, , a tensão de memória baixou e a informação na me.
mória principal (10 a 12) pode nao estar válida, de memória e iniciada.
se de ga bateria do dum comutador apesar da energia de
Um sinal de bloqueio de existente no painel de controlo reserva e a recartecla vindo sistema de energia (22) inicia um sinal de bloqueio no painel para controlar o acesso dum operador à funcionalidade do sistema da DPU (1).
Estes sinais recebidos pelo SMF (20), vindos do interface PCI (21), sao aplicados a um multiplexador (20-28). 0 microprocessador (20-2) recebe estes sinais via enlace de dados (20-52) e emissor-receptor (20— -22) para encetar acçao apropriada.
SMF (20) envia um sinal de energia-ligada BSPWON ao enlace (2) para indicar a todos os sub. sistemas ligados ao enlace (2) que a energia está dentro da especificação. A cessaçao do sinal BSPUON dá a todos os su_b sistemas 3 milisegundos para se arrumarem.
Também, uma subida do sinal de enejr gia ligada/falha SYSPWN durante o período de Energia-Ligada vai forçar um sinal de mestre livre BSMCLR através do enlace (2) via um accionador (20-63) para restabelecer todas as funções lógicas apropriadas.
SMF (20) envia uma serie de sinais ao sistema de energia (22) pelo interface PCI (21). Um sinal de controlo de margem de saída de alta tensão HIMARG, e um sinal de controlo de margem de saída de baixa tensão LOMARG, sao gerados pelo microprocessador (20-2) durante as operações de teste para variar de + 2% as margens de saída em todos os subsistemas de energia.
Um sinal do enlace do sistema BSQLTI indica que todos os outros subsistemas ligados ao enlace (2) estão correctamente ligados, alimentados de energia e concluíram com êxito todos os programas de teste (QLT’s). A ló_ gica de QLT (19) recebe o sinal de enlace BSQLTI e um sinal de dados do enlace de dados (20-52) indicando que o SMF (20) executou correctamente o seu QLT e gera o sinal BSQLTA que é enviado ao sistema de energia (22) e interface (21) e que indica que o sistema da DPU 1 está completamente verificado, 0 sinal BSQLTA é verdadeiro sempre que qualquer unidade está a processar o seu QLT ou qualquer falha de QLT. 0 BSQLTA é falso sempre que o teste é bem sucedido.
SMF (20) inclui um dispositivo sensor de temperatura (20-40) para controlar a temperatura da caixa do sistema DPU (1) e gera um sinal de temperatura alta TMPYLO se a temperatura da caixa estiver acima da temperatura máxima de 38°C. Se a temperatura da caixa ficar anormalmente alta, um sensor térmico (nao representado) abrir-se-ã, cortando a energia. Isto dá origem a que o sinal de energia ligada/falha SYSPWN gere o sinal BSPWON do enlace (2), para indicar a todos os subsistemas no enlace (2) que entrem nas suas respectivas sequências de energia em baixo.
sinal de temperatura alta TMPYLO é aplicado ao MUX (20-28) para o tornar acessível ao microprocessador (20-2).
Sinais provenientes dos controladc.
res de comunicação (20-6) e (20-8) sao também aplicados ao
MUX (20-28) para permitir ao microprocessador (20-2) fazer amostragem das linhas de emissão de dados e também detectar quando o dispositivo receptor esta pronto para receber os dados.
MUX (20-28) é activado pelo sinal ENBMUX que é gerado pela seguinte expressão de Boole:
ENBMUX = A8 . A9 . A10 . All . ENMBOR . MI . MREQ em que
ENMBOR = A0 . Al . A2 . Ã3 . Ã4.
sinal MREQ é gerado pelo microprocessador (20-2) para indicar que o enlace de endereço (20-54) nao contém um endereço da RAM (20-44). 0 sinal MI é gerado pelo microprocessador (20-2) para indicar que esta operaçao nao é uma operaçao de busca de código de operaçao.
Os sinais (A14) e (A15) do enlace de endereço (20-54) seleccionam cada um dos quatro sinais de saída do MUX (20-28).
0s registos de saida do SMF (20) o registo de dados de saída (20-14), o registo de controlo de saída (20-10) e o contador de endereços de saída (20-34) estão ligados ao enlace (2) (2-4, 2-2, 2-6) via accionadores de inversão (20-66), (20-62) e (20-72), respectivamente.
Sao introduzidos dados nestes re27
gistos de saída, um byte (octeto) de cada vez, vindos do eii lace de dados (20-52). Estes registos de saída sao endereçados pelo microprocessador (20-2) como posiçoes na RAM (20-44). 0 registo de dados de saída (20-14) pode também ser carregado lado a lado, a partir do sincronizador do sistema (20-32) ou da R0M de Auto-alimentaçao e QLT (20-39). Também, um registo de endereços de saída (20-41) é carregado com ejn dereços sucessivos pelo microprocessador (20-2) para uma transferência em blocos de dados para a memória principal (10 a 12).
Sinais para carga dos registos de saída sao gerados descodificando linhas de endereço apropriadas e combinando-as com sinais de controlo vindos do mi. croprocessador (20-2). A lógica que mostra a geraçao e verji ficaçao de paridade nao está incluída na especificação dado que nao é pertinente à invenção, mas é obvio para quem possuir normal perícia na técnica compreender que a paridade é verificada após cada transferência de bytes.
registo de dados de saída (20-14) nao incluindo paridade, compoe-se tipicamente de oito regijs tos multiplexadores 74LS298, com a entrada zero” ligada ao enlace de dados (20-52) e a entrada um ligada a saída da
ROM de Auto-alimentaçao e QLT (20-39). 0 registo (20-14) é carregado por lógica nos descodificadores de endereços (20-4), como booleana:
Um sinal de activaçao ENBLOX =
MI . MREQ . A0 . Al . A2 . A3 . A4 . A8 . A9 . A10 . All
descodificadores de endereços (20-4). Os sinais de entrada para os descodificadores de endereços sao os sinais de endereço AO a A15) e os sinais MI, MREQ, IORQ, WR e RD do microprocessador (20-2). Os descodificadores de endereços (20-4) geram os sinais de controlo de lógica que controlam os elementos lógicos do SMF (20).
Os registos multiplexadores (20-14) sao carregados dois de cada vez (um byte de cada vez), dado que cada registo multiplexador armazena 4 bits, pelos sinais de relógio CKDTBO, CKDTB1, CKDTB2 e CKDTB3.
CKDTBO = ENBLOX
CKDTB1 = ENBLOX
CKDTB2 = ENBLOX
CKDTB3 = ENBLOX
A12 A13 A14 A15
A12 A13 A14 A15
A12 A13 A14 Ã15
A12 A13 A14 A15
sinal BPTDOT selecciona a saída da ROM (20-39) ou a saída dos sincronizadores do sistema (20-32). A expressão booleana para o BPTDOT é:
(A8 . A9 . A10 . AU . A12 . A13 . IORQ . MI + TODRWST)
0s sinais do microprocessador (20-2) indicam o seguinte:
MT junto com MREQ indica que esta operaçao nao é uma operação de busca de código de operaçao. MREQ indica que o enlace de endereços nao contém um endereço válido para uma operação de leitura ou escrita em memória.
RD indica que o microprocessador (20-2) precisa de ler dados de memória ou dum dispositivo de Entrada/Saída (Input/Output = 1/0). UR indica que o eii lace de dados do microprocessador (20-2) contém dados válidos para armazenamento na posição de memória endereçada ou numa posição de 1/0.
IORQ . MI indica que esta operaçao nao é um endereço do dispositivo de entrada/saída nem um ciclo de busca de código de operaçao do microprocessador (20-2). 0 sinal TODRWT indica uma transferência horária do sincronizador (20-32) para o enlace (2) via registo de dados de saída (20-14).
Para a carga lado a lado do registo de dados de saida (20-14), um sinal MYDTCK do sincronizei dor (20-32), indicando uma transferência horaria ou um sinal
BP2MDT gerado pelo microprocessador (20-2), gera sinais de relógio
CKDTBO a CKDTB3 em paralelo.
A expressão booleana para o sinal
BP2MDT é:
(A8 . A9 . A10 . AU
A12 . A13 . IORQ de (20-10) compoe-se registo 74LS174 e registo tipicamente de dois um registo 74LS374, controlo de saída
74LS273, um registos todos ligados ao enlace de dados (20-52) de 8 bits. Os sinais de controlo sao introduzidos por relógio nos registos pelos sinais CKCMBO a CKCMB3, respectivamente. As expressões booleanas sao:
CKCMBO = ENBLOX A12 . A13 . A14 . A15
CKCMB1 = ENBLOX A12 . A13 . A14 . A15
CKCMB2 = ENBLOX A12 . A13 . A14 . A15
CKCMB3 = ENBLOX Ã12 . ÃT3 . A14 . A15
Um sinal TDSHBD incapacita a saída do registo 74LS374 controlada em tempo pelo sinal CKCMBO dii rante uma transferência de relogio horário. 0 sinal CLRFLP de restabelecimento do sistema restabelece os três registos restantes.
registo 74LS374 armazena os oito sinais de comando mostrados nas Figuras 5A-5E. Sao os sinais BSYELO, BSBYTE, BSDBPL, BSDBWD, BSSHBC, BSLOCK, BSWRIT e BSMREF. Durante a transferência nao horaria, estes sinais de enlace sao aplicados directamente ao accionador (20-62).
contador de endereços de saida (20-34) inclui quatro contadores 74AS869 descritos no ALS/ /AS Logic Circuits Data Book 1983 da Texas Instruments (Schottky Baixa-Potência Avançados/Schottley Avançados) (Advanced LOw-Power Schottky/Advanced Schottley = ALS/AS). Os contadores têm quatro modalidades de operaçao: limpeza, decremento, carga e incremento. Uma operaçao de carga do contador é iniciada pelo sinal MYADUP aplicado aos quatro contadores e pelos sinais CKADBO a CKADB3 aplicados ao con31
tador respectivo. As expressões booleanas sao:
CKADBO = ENBLOX Ã12 . . A13 . ΑΪ4 . . A15
CKADB1 = ENBLOX Ã12 . . A13 . ÃT4 , . A15
CKADB2 = ENBLOX A12 . . A13 . A14 , , A15
CKADB3 = ENBLOX Ã12 . , A13 . A14 . , A15
sinal MYADUP é armazenado no registo de modalidade (20-30) pelo microprocessador (20-2) pa. ra indicar uma modalidade de operaçao de carga ou incremento. Durante uma operaçao de auto-alimentaçao e QLT, os contadores seriam carregados inicialmente a um byte de cada vez, e depois incrementados em sequência com o registo de endereços (20-41) a ler os dados da ROM (20-39) para transferência para o registo de dados de saída (20-14).
Um sinal de relógio MYADCK é aplicado a um terminal de entrada de relogio de cada contador (20-34) para sincronizar o contador. 0 sinal MYADCK é gerado por um sinal de confirmação retardado BSACKR.
registo de dados de entrada (20-16) compoe-se de quatro registos 74S374. 0 registo de endereços de entrada (20-36) compõe-se de quatro registos 74LS374 e o registo de controlo de entrada (20-12) compoe-se de dois registos 74LS374, um registo 74LS374 e um registo 74AS823. 0 registo 74AS823 recebe os oito sinais de enlace BSYELO, BSBYTE, BSDBPL, BSDBWD, BSSHBC, BSLOCK, BSWRIT e BSMREF que controlam os comandos do SMF (20) postos no enlace (2).
r *
Todos os registos de entrada acima mencionados (20-16), (20-36), e (20-12) sao carregados sob controlo dum sinal de relógio MBIPCK que é gerado sob três condiçoes:
enlace do controlo de pedido e resposta do sistema (20-18) actua como escravo um sinal de comando de confirmação BSACKR um sinal de comando gunda metade BSSHBC e aceita ou do ciclo de enlace de proveniente do enlace se(2).
2. 0 controlo de resposta (20-18) detecta um intervalo de 3 microsegundos entre operaçoes durante um teste de reinicio cíclico.
3. 0 SMF (20) confirmou-se a si próprio durante uma modalidade de teste.
Os trinta e dois sinais de dados de saída vindos do registo de dados de entrada (20-16) sao aplicados ao comparador (20-20) durante a modalidade de tes. te de reinicio cados dados a um MUX (20-52), cíclico (20-17) um byte processador (20-2). pelo sinal
ENBL2X,
As cuja
Os sinais de dados sao também aplipara transferência para o de cada vez, sob controlo saídas do MUX (20-17) sao activadas expressão de Boole é:
enlace de do microA0
Al
A2 . A3 . A4 . A8 . A9 . A10 . All . MI . MREQ
A selecçao do MUX (20-17) é feita pelos sinais REGSLO, REGSLI e REGSL2. As expressões de Boole são:
REGSLO = (ENBL2X (A12 . A13 . A14 + A12 . A13 . A15 + A12. . A14 . Ã15) + ENBL2X . A15) RD
REGSL1 = (ENBL2X (A12 . ΤΪ3 . A14 + A12 . A13) + ENBL2X .
. A14) RD
REGSL2 = (ENBL2X (Ã12 + A12 . A13) + ENBL2X . A13) RD
Os quatro registos que compoem o registo de endereços de entrada (20-36) têm os seus sinais de saída aplicados ao enlace de dados (20-52) sob controlo dos sinais RDD024, RDD025, RDD026 e RDD027, respectivamente. Os quatro registos que compoem o registo de controlo de entrada (20-12) têm os seus sinais de saída aplicados ao enla. ce de dados (20-52) sob controlo dos sinais RDD020, RDD021, RDD022 e RDD023, respectivamente. 0 sinal MBIPGK introduz por relógio os sinais de endereço no registo (20-36).
A expressão booleana para RDDO2X onde X varia de 0 a 7 é:
ENBL2X . RD . A12 . A13 . A14 . A15 onde o binário
A13 . A14 . A15 = X microprocessador (20-2) armazena os bytes de endereço, bytes de dados e bytes de comando recebidos no enlace de dados (20-52) em posiçoes predetermi. nadas na RAM (20-44) para acçao posterior sob controlo de software”.
Os sinais de controlo seguintes sao usados como uma parte dos comandos enviados para e recebidos do enlace (2) pelo SMF (20):
BSYELO (Amarelo) (Yellow)
Este sinal, quando verdadeiro duran. te um ciclo de enlace de segunda metade, indica que a info.r maçao transferida que acompanha foi corrigida. Assim, ele designa uma falha branda e é aceite como significando que talvez deva ser encarada acçao de manutenção antes que a fa_ lha se torne severa. Este sinal é usado pela memória princi. pal (10 a 12) numa resposta de Leitura, para indicar um erro que foi encontrado e corrigido.
Este sinal, quando verdadeiro duran, te um pedido de leitura de memória, qualifica o pedido de leitura. A resposta ao BSYELO verdadeiro durante um pedido de leitura depende da memória e endereço envolvidos.
Quando verdadeiro durante um coman do do SMF (20) ao CSS (3 a 5), o BSYELO identifica o comando do SMF (20) como fornecendo BSMREF falso que indica que os condutores de endereços contêm um endereço de canal e um código de função.
BSBYTE (Byte) (Octeto)
Este sinal, indica quando verdadejl ro, que a transferência de corrente é mais uma transferência de bytes do que uma transferência de palavras.
BSDBWD (Palavra Dupla) (Double Word)
Este sinal e o BSDBPL sao usados durante pedidos de leitura para indicar quantas palavras de dados, e em que formato, sao esperadas da memória principal (10 a 12). Durante os ciclos de resposta de leitura (da memória ao requerente), o BSDBWD indica se sim ou nao uma ou duas palavras de dados estão no enlace (2).
Em pedidos de escrita, este sinal é usado em combinação com os BSAD23, BSBYTE, e BSDBPL para identificar que combinação de bytes num operando de 32 bits deve ser inscrita em memória.
BSDBPL (Tiragem Dupla) (Double Pull)
Este sinal é usado em conjunção com o BSDBWD. Durante ciclos de resposta de leitura, o BSDBPL indica se a resposta é o último ou nao o último elemento de dados pedido.
BSSHBC (Ciclo de Enlace de Segunda-Metade) (Second-Half Bus Cycle)
Este sinal pode servir ou para identificar o segundo ciclo de enlace como resposta a um pedido de leitura, ou como informação para estabelecer ou restabelecer o bloqueio em conjunção com o BSLOCK.
BSLOCK (Bloqueio) (Lock)
Este sinal, quando verdadeiro, indica que este ciclo e condicional em relaçao ao estado do flip-flop de bloqueio no escravo, usualmente a memória principal (10 a 12), para indicar que este ciclo vai ou tes.
ou restabelecer o flip-flop de bloqueio
BSSHBC a fim de sincronizar processos do
tar e estabelecer, em conjunção com o sistema.
BSWRIT (Escrita de
Enlace) (Bus Write)
Este sinal indica, quando verdadeji ro, que esta transferência é de mestre para escravo. Quando este sinal é falso acompanhando uma transferência, o mestre está pedindo informação ao escravo. A informação, quando fi ca disponível, sera fornecida como transferência separada.
BSMREF (Referência de Memória) (Memory Reference)
Este sinal indica, quando verdade^ ro, que os condutores de endereços contêm um endereço de me. mória. Quando falso, este sinal indica que os condutores de endereços contêm um número de canal e um código de função.
BSREDL (Vermelho Esquerda) (Red Left)
ESte sinal, quando verdadeiro, indica que a informação transferida que acompanha está com erro. Este sinal é usado por memória em resposta de Leitura, para indicar um erro nao corrigível na palavra de retor no situada mais ã esquerda (se há retorno de duas palavras em paralelo) ou numa palavra unica.
BSREDR (Vermelho Direita) (Red Rignt)
Este sinal, quando verdadeiro, indica que a informação transferida que acompanha está com erro. Este sinal é usado por memória em resposta de Leitura para indicar um erro nao corrigível na palavra de retorno situada mais á direita (se ha retorno de duas palavras em paralelo) .
BSLKNC (Bloqueio; Nao há Ciclo de Memória) (Lock; No Memory Cycle)
Este sinal tem significado somente durante pedidos de leitura de memória com bloqueio (BSLOCK verdadeiro). Quando verdadeiro, instrui a memória para inibir a efectiva operação de leitura pedida enquanto ao mesmo tempo permite que prossigam as outras operaçoes associapedido, BSACKR ou BSNAKR, verdadeiro ou falso, e a circuito basculante £lipprincipal (10 a 12) serão efeç. de memória será inibida; nao segunda-metade, e a memória do das com o pedido. A resposta ao será a mesma quer o BSLKNC seja preparaçao, limpeza e ensaio -flop de bloqueio na memória tuados. A ciclagem do módulo se dará o ciclo de enlace de nao ficará ocupada.
BSRINT (Retomar Interrupções) (Resume Interrupting)
Este sinal é usualmente emitido pe. los CSS (3 a 5) (e pode nalguns casos ser emitido pelo SMF (20) quando está, novamente, em estado de receber interrupções. Depois de terem recebido NAK para um ou mais pedidos de interrupção anteriores, a/as interrupçao/interrupçoes é/sao Empilhadas) nos controladores periféricos (14 a 16).
Ao detectarem uma transiçao verdadeira do BSRINT, esses coii troladores tentarao de novo enviar a interrupção aos CSS (3 a 5) (0 que pode ter como resultado outra resposta NACK).
É de notar que este sinal é trata-
do pelos controladores de recepção (14 a 16) como assincro
no, contudo um emissor de BSRINT tem de ser sincronizado
com um ciclo do enlace (2) a fim de evitar que mais do que
uma fonte de accionamento de cada vez estejam activas no
enlace num sistema multiprocessador.
BSRINT tem de ser válido por um mínimo de 100 nanosegundos e pode ter comportamento anómalo de sistema devido a transições confusas do BSRINT no bor do final.
BSPWON (Energia de Enlace Ligada) (Bus Power On)
Este sinal assincrono é normalmente verdaeiro quando todas as fontes de alimentaçao de energia estão dentro da regulaçao e a temperatura interna da caixa está dentro de limites de operação aceitáveis. 0 sinal torna-se falso quando há anomalia no sistema (isto e, falha de controlo de energia, sobrecarga, excesso de temperatura a Nível Vermelho, etc.).
sinal BSPWON é normalmente gerado pelo SMF (20) através de informação fornecida pelo siste^ ma de energia (22), mas pode nalguns casos ser accionado por certos controladores de comunicação (20-6) e (20-8) para si mular uma recuperação de sistema duma unidade principal a « *
montante. Durante uma transiçao de Energia-Ligada, um bordo do BSPWON tendente a positivo indica que a energia do sistema subiu e ficou estável e que vai ter lugar uma inicializaçao do sistema. Subsequente à inicializaçao, um firme estado de energia ligada indica um conjunto estável de condiçoes de funcionamento do sistema. Ao sentir uma falha, ou condição de Energia Desligada, o BSPWON fara transiçao para ‘'desligada e todos os controladores periféricos (14 a 16) têm de cessar todo o auto-inicializaçao a fim de habilitar os CSS (3 a 5) a arma zenar informação do estado ria principal (10 para condiçoes de te a falso deve de um mínimo de 3 tráfego no enlace, e executar uma e recuperação do sistema na memó memória tem de ser . Uma transiçao do BSPWON tendeii a perda efectiva de regulação DC nao-volátil a 12) (a reinicio) preceder milisegundos e os controladores de me9 mória devem entrar num estado protegido (nao sao aceites ciclos de enlace) a 2,5 a 3,0 milisegundos após ser sentida uma falha, para preservar a informação do estado do sistema.
BSACKR (ACK) escravo da sinal ao mestre de que esta a aceitar verdadeiro.
esta transferência tornando este sinal
BSNAKR (NAK) escravo dá sinal ao mestre de que está a recusar esta transferência tornando este sinal verdadeiro.
» λ
BSWAIT (Espera) (WAIT) escravo dá sinal ao mestre de que está a recusar temporariamente a transferência tornando este sinal verdadeiro.
BSDCNN (Ciclo de Dados Agora) (Data Cycle Now)
Quando verdadeiro, este sinal indi. ca que um mestre específico esta a fazer uma transferência ao enlace (2) e colocou informação no enlace (2) para uso por algum escravo específico. Quando falso, o enlace (2) es. tá inactivo ou entre ciclos de enlace.
BSMCLR (Mestre de Enlace Livre) (Bus Master Clear)
Este sinal assíncrono está normalmente falso e torna-se verdadeiro quando é detectada uma condição do sistema que exige que a operaçao do sistema seja completamente abortada, sendo de realizar pelo SMF (20) uma operaçao de Paragem, Reinicio ou Realimentaçao. Fontes de Mestre Livre sao normalmente derivadas da sequência de Energia-Ligada e da Tecla de Comando de Limpeza do Painel de Controlo (ambas com origem no SMF (20), mas podem originar de certos controladores de Comunicação que têm a capacidade de realizar uma carga a jusante com proveniência duma unidade principal acoplada.
Quando o BSMCLR é verdadeiro, todas as unidades no enlace (2) inicializarao. Alem disso, as unidades que sejam capazes de o fazer procederão aos seus > *
QLT’s. A conclusão com êxito dos QLT's é indicada quando o SMF (20) recebe o sinal BSQLTA.
BSRESQ (Qualificador de Respostas) (Response Qualifier)
Este sinal será accionado em conjunção com o BSACKR, para indicar ao mestre de enlace solicitante que o escravo reconhece a invocaçao da funcionalidade, e será a responder apropriadamente. Três tipos de pedidos podem eleger esta qualificada:
* pedidos de leitura que podem resultar num ciclo de enlace de segunda-metade, de duas palavras (indicados por BSDBWD—verdadeiro);
* pedidos de escrita que tentam escrever os sinais de dados BSDT16 a BSDT31 (indicados por BSDBWD—verdadeiro); e * pedidos de leitura que tentam bloquear ou desbloquear uma memória sem a ciciar (indicados por BSLKNC-verdadeiro).
A lógica de controlo de pedido e resposta do enlace do sistema (20-18) inclui lógica de controlo de mestre para ganhar controlo do enlace (2) para o SMF (20) e para enviar o comando ou resposta a um comando do SMF (20) através do enlace (2) para a unidade escrava.
Em virtude do SMF (20) ocupar a posição de mais alta prioridade no enlace (2) se o SMF (20) pede acesso ao enlace (2), é-lhe concedido o ciclo seguinte logo que o presente ciclo de enlace fica completado. A
lógica (20-18) gerara cionadores (20-66), ( de dados, endereço e também envia o sinal ara indicar a todos o sinal 20-62) e controlo de os em uso.
MYDCNM que é aplicado aos ac(20-72) para pôr informações no enlace 2. A lógica (20-18) do enlace (2) e (2) está enlace BSDCNN através subsistemas que o enlac
A lógica (20-18) aguarda agora qualquer uma duma série de respostas do enlace (2).
As respostas possíveis sao:
1. Nao é recebida nenhuma resposta durante 3 microsegundos.
2. Ê recebida resposta de espera (BSWAIT).
3. Ê recebida uma resposta de nao confirmação (BSNAKR).
4. Ê confirmado um Bloqueio Nao Ciclo (LKNC) - (BSLKNC) (BSACKR).
5. Ê confirmada uma escrita (escrita de uma palavra ou BSRESQ Recebido) (BSACKR).
6. Ê confirmada uma escrita (BSRESQ nao recebido e Palavra Dupla) (BSACKR).
7.
Ê confirmado um ciclo de LEITURA (BSACKR).
A lógica (20-18) terminará este ci cio do enlace (2) e pedirá novamente acesso ao enlace (2) se for recebida uma resposta BSWAIT ou BSNAKR, ou se for re cebida uma resposta BSACKR para um pedido de dupla palavra de escrita.
A lógica (20-18) inclui lógica de
controlo de escravo que é activada quando um ciclo de enlace de segunda metade é esperado em resposta a um comando de leitura enviado pelo SMF (20) a memória principal (10 a 12), CSS (3 a 5), ou controladores periféricos (14 a 16). A lógi. ca de controlo de escravo é também activada quando um ciclo de enlace inclui o OF hexadecimal de número de canal do SMF (20). 0 ciclo de enlace de segunda metade é aceite pelo SMF (20) se nao estiverem presentes nenhumas condiçoes de erro e uma resposta de confirmação BSACKR é enviada para o enlace (2) pelo SMF (20) ao mestre.
Se o ciclo de enlace de segunda me tade é aceite, então sinais provenientes do registo de moda. lidades controlam o incremento ou decremento do contador de endereços de saída (20-34), dependendo do número de palavras de dados a serem transferidas como indicado pelo sinal de controlo de enlace BSDBWD.
SMF (20) aceitará um comando nao solicitado se o numero de canal for hexadecimal 0F, nao houver erros de paridade, este ciclo nao for um ciclo de en. lace de segunda metade (BSSHBC falso), os sinais de endereço de enlace contiverem um código de função e número de canal (BSMREF falso) e o código de função for legal para o SMF (20). 0 SMF (20) responderá através do enlace (2) com um sinal de confirmação BSACKR, um sinal BSNAKR de nao confirmação ou ignorará o comando se existir má paridade ou um código de função ilegal.
interface ADI (33) liga o canal
B do controlador de comunicação 20-6 ao dispositivo auxiliar (32). Trata-se dum interface normal EIA RS-232C Tipo Z, com uma velocidade de dados até 1200 baud. Os sinais de interface sao tipicamente transmitir dados, receber dados, t * conjunto de dados pronto e pedido para enviar.
interface CAI (31) liga o canal
A do controlador de comunicação 20-8 ao adaptador de consola (30). Este interface pode ser o interface assíncrono RS232C ou o interface assíncrono RS 422. Os sinais do interfa. ce RS 232C sao transmitir dados, receber dados, livre para enviar e conjunto de dados pronto. Os sinais do interface RS 422 sao transmitir dados, receber dados e controlo da corrente de dados.
A do controlador interface de comunicação 20-6
RMO (37) liga o canal ã consola remota (42) dem (36) típico,
RMO (37) faz interface com um ao como descrito na discussão da Figura 1.
interface DTI (29) liga o canal
B do controlador de comunicação (20-8) e compara o interface CAI (31).
e (20-8) (20-6)
SI0/0 Zilog Z80
Book.
sao
Os controladores de comunicação o controlador de entrada/saída série Zilog Gold descrito no atrás mencionado
Os controladores de comunicação (20-6) e (20-8) interrompem o vés duma linha de interrupção (20-2) responde à interrupção microprocessador (20-2) atracomum. 0 microprocessador emitindo os sinais MI e IORQ, assim como os sinais A14 e A15. 0 controlador que interrompe, o (20-6) ou o (20-8), responde enviando o estado através do enlace de dados (20-58). 0 microprocessador (20-2) bifurca então a uma rotina de software baseada no estado para processar a actividade. Funções típicas executadas pelo software respondendo aos sinais de estado dos controladores de comunicações (20-6) e (20-8) sao: transmitir com pensadora vazia, alargar mudança de estado, carácter de recepção disponível e condição de recepção especial.
A Figura 3 mostra o formato de informação enviado através do enlace (2) das CPU (4)a 26) para o SMF (20). A Figura 4 mostra o formato de informação enviado através do enlace (2), do SMF (20) para as CPU (4 a 26). É mostrada a informação que aparece no enlace de dados (2-4), enlace de endereços (2-6) e alguns dos sinais de con trolo que aparecem no enlace de controlo (2-2).
Referindo-nos à Figura 3, o SMF (20) pode receber qualquer uni duma série de comandos de uma das CPU’s nos CSS (3 a 5), e também receber qualquer uma dti ma série de respostas de uma das CPU's em resposta a um comando iniciado pelo SMF (20). Nestes comandos e respostas, o sinal BSMREF baixo indica que as linhas de sinal de endereço contêm um número de canal e um código de função. Cada unidade no sistema da DPU (1) reconhece e responde ao seu número de canal único. Ao SMF (20) está atribuido o número de canal hexadecimal 0F. A cada uma das CPU (4 a 26) é atri buído o seu número de canal único.
Uma vez que uma unidade tenha reconhecido o seu número de canal, emite uma resposta para confirmar ou nao confirmar a resposta de comando. Se a unidade emite um sinal BSACKR indicando que recebeu o comando ou resposta e actua em conformidade, quer dizer que a unidade executa a acçao designada pelo codigo de função.
SMF (20) receberá um comando do temporizador de guarda de carga (LOAD WDT). Os sinais BSAD08-17 do enlace de endereços (2-6) contêm o número de canal hexadecimal OF que é o endereço do SMF (20). Código de função hexadecimal 11, os sinais BSAD18-23 do enlace de endereços (2-6) pedem que seja fixado o intervalo do temporizador de guarda designado pelos sinais BSDT16 - 31 do enlace de dados (2-4). Os sinais BSDT00-09 do enlace de dados (2-4) identificam o número de canal da CPU que iniciou o c mando do temporizador de guarda de carga. 0 sinal BSWRIT i dica que o comando do temporizador de guarda de carga no sincronizador do sistema (20-32) é uma operaçao de escrita. Quer dizer, o valor do temporizador de guarda será carregado no sincronizador do sistema (20-32).
I» |o
K em qualquer campo representa uma constante e nao tem significado para a unidade de destino .
(READ da de leitura
BSAD18-23 do enlace comando do temporizador de WDT) é identificado pelos sinais de endereços (2-6) de código de função hexadecimal 10. 0 comando READ WDT foi guarenlace de enviado pela CPU dados (2-4), identificada pelos sinais do
BSDT00-09. Neste caso, o SMF (20) responde ao seu número de canal hexadecimal 0F, sinais ços (2-6), sinal
BSAD08-17 do enlace de endereda. 0 e pede o actual conteúdo do BSWRIT indica uma operaçao temporizador de leitura.
de gua£ da de ciclo da pelo SMF guar. de enlace de segunda metade (SHBC WDT) é envia(20) em resposta ao comando READ WDT anteriorA resposta do temporizador de mente recebido pelo SMF (20), para a CPU identificada pelo número de canal, sinais BSAD08-17 do enlace de endereços
V λ
(2-6) pelo SMF (20). Os sinais BSDT16-31 do enlace de dados (2-4) identificam o valor actual do temporizador de guarda enviado pelo SMF (20). 0 sinal BSSHBC indica uma operaçao de ciclo de enlace de segunda metade. 0 sinal BSWRIT indica uma escrita para operaçao dos sincronizadores do sistema (20-32). Ê de notar que os sinais BSDTOO-O9 do enlace de díi dos (2-4) do número de canal da fonte CPU do comando READ WDT sao o número de canal de destino para os sinais BSAD08-17 do enlace de endereços (2-6) do comando SHBC WDT.
código de função hexadecimal 13 do comando do relógio de tempo real de carga (LOAD RTC), o comando do relógio de tempo real de leitura (READ RTC), código de função 12 e a resposta do relógio de tempo real de ciclo de enlace de segunda metade (SHBC RTC) funcionam duma maneira semelhante aos comandos e resposta do temporizador de guarda.
identifica o comando de QLT deverá iniciar uma operaçao comando como indicado pelos dados (2-4) .
codigo de função hexadecimal 15 do SMF e indica que o SMF (20) de QLT para a CPU que inicia o sinais BSDTOO-O9 do enlace de código de função hexadecimal 3E identifica o Comando Horário de Leitura da Metade Superior (READ MS TOD) e indica que a CPU solicitante pelos sinais BSDT00-09 do enlace de dados (2-4) está pedindo o conteúdo dos dígitos mais significativos do relógio horário nos sincronizadores do sistema (20-32).
A resposta SHBC TOD MS pelo SMF (20) ao comando READ MS TOD envia os digitos mais significa tivos do relógio horário como indicado pelo sinal BSDTOO-31
do enlace de dados (2-4) para a CPU solicitante.
comando de leitura horário menos significativo (READ LSTOD), código de função hexadecimal 3C, pede que os dígitos menos significativos do relógio horário sejam enviados para a fonte CPU de número de canal.
SHBC TOD LS responde enviando os sinais BSDTOO-31 do enlace de dados (2-4) dos dígitos menos significativos do relógio horário para a CPU solicitante.
código de função hexadecimal 17 identifica o comando de carga mais significativo do relogio horário (LOAD MS TOD), que indica que o SMF (20) está a receber os digitos do ano, mês, dia e hora via sinais do enlace de dados (2-4), BSDTOO-31, para armazenamento nos sincronizadores do sistema (20-32). 0 código de função hexadecimal 19 identifica o comando de carga horário menos significativo (LOAD LS TOD) e tem por resultado o SMF (20) receber os dígitos de minuto e segundos via sinais de dados BSDT (16-31) para actualizar a hora do dia nos sincronizado, res do sistema (20-32).
Um código de função 14 de comando de leitura de estado pede o conteúdo de 32 bits do registo de estado, que é enviado de volta à CPU solicitante, via uma resposta de estado de SHBC, pelo sinal BSDTOO-31 do enlace de dados (2-4). 0 código de função 16 pede o estado dos primeiros 16 bits dos 32 bits do registo de estado, que é enviado de volta via sinais de dados BSDT 00-15 durante a resposta de estado de SHBC. 0 registo de estado contém 32 bits em 4 posiçoes da RAM (20-44).
Os sianais BSDT 00-15 dao o estado da energia, temperatura, e quais as CPU’s que estão presentes e activas. Os sinais BSDT 16-31 dao uma indicação de quaisquer falhas encontradas durante o Teste de Lógica de
Qualidade (QLT).
código de função hexadecimal 26 que pede um comando de identificação de leitura (READ ID) endereçado ao SMF (20) indica que uma das CPU’s está a pedir o código de identificação do SMF (20). 0 SMF (20) devolvera o código de identificação hexadecimal XXXX do SMF (20) através dos sinais BSDTOO-15 do enlace de dados (2-4) durante uma resposta de ID de SEBC. A CPU solicitante terá, pelo codigo de identificação recebido, um registo da configuração do SMF (20) específico ligado ao enlace (2).
A Figura 4 identifica os comandos que o SMF (20) envia ãs CPU’s (4 a 26). Os comandos especiais emitidos pelo SMF (20) têm prioridade máxima. 0 sinal BSYELO alto e o sinal BSMREF baixo sao gerados pelo SMF (20) e colocados no enlace (2) para indicar que este comando e um comando especial gerado pelo SMF (20). 0 SMF (20) também gera os comandos normais de leitura/escrita da memória principal (10 a 12) e controladores (14 a 16).
comando de QLT de CPU identifica, do pelo código de função hexadecimal 27 é enviado à CPU que tem o número de canal identificado pelos sinais BSAD 08-17 do enlace de endereços (2-6), para efectuar um teste QLT. Os sinais BSDT 00-09 do enlace de dados (2-4) identificam o SMF (20) como a fonte do comando enviando o número de canal hexadecimal 0F.
comando de parar CPU e iniciado por uma pressão sobre a tecla STOP na consola de visualização (34) ou, se numa modalidade de manutenção remota, na consola remota (42) para cada CPU activa por sua vez. Os si nais BSAD 08-17 do enlace de endereços (2-6) identificam o número de canal de todas as CPU’s activas. Estas CPU’s acti vas vao parar a execução de instruções quando receberem o comando de parar CPU, código de função hexadecimal 23.
comando de executar um passo de |ω |hCPU, como indicado pelo código de função hexadecimal 29, poe a CPU endereçada, identificada pelos sinais de número de canal, BSAD 08-17 do enlace de endereços (2-6), na modalidade de um passo. A CPU endereçada executará uma instrução por cada pressão sobre a tecla Execute, ou na consola de v sualizaçao (34), ou na consola remota (42) se o SMF (20) e tiver na modalidade de manutenção remota.
comando de Corrida de CPU, como identificado pelo código de função hexadecimal 20, dá origem a que todas as CPU’s activas identificadas pelos sinais de número de canal, BSAD08-17 do enlace de endereços (2-6), executem na modalidade de corrida saltando por cima de quaisquer instruções de paragem.
Um operador pode introduzir dados em qualquer registo de CPU gerando um comando WRG PRG identificado pelo código de função hexadecimal 2B. Os sinais BSDT 00-31 do enlace de dados (2-4) sao inscritos num regis to seleccionado designado pelos sinais BSAD00-07 do enlace de endereços (2-6) numa CPU identificada pelos seus sinais de número de canal, BSAD 08-17 do enlace de endereços (2-6).
Um comando de mudança, identificado pelo código de função hexadecimal 25, permite a um opeX *
rador mudar dois dígitos hexadecimais no registo de CPU seleccionado, enviando os dígitos hexadecimais pelos sinais BSDT 24-31 do enlace de dados (2-4).
comando RDC e gerado por operador e indica, pelo código de função hexadecimal 20, que os sinais da CPU endereçada, BSAD 08-17 do enlace de endereços (2-6), enviam o conteúdo dos sinais do registo da CPU endereçada, BSAD 00-07 do enlace de endereços (2-6), ao SMF (20) que tem um número de canal hexadecimal 0F como indicado pelos sinais BSDT 00-09 do enlace de dados (2-4).
A CPU endereçada envia de volta o conteúdo do registo endereçado, através dos sinais BSDT 0031 do enlace de dados (2-4), para o SMF (20) identificado pelo número de canal BSAD 08-17, pela resposta SHBC READ RG durante o ciclo de enlace de segunda metade identificado pelo sinal BSSIIBC. Também, o sinal BSAD (22) do enlace de endereços 2-6, se preparado, indica que a CPU designada está numa modalidade de paragem e o sinal BSAD (21) do enlace de endereços (2-6) preparado, indica que a CPU designada foi parada pelo operador. Note-se que se trata dum ciclo de enlace de segunda metade gerado por CPU, de modo que o estado do sinal BSYELO é imaterial.
comando de interrupção do relógio de tempo real (RTC INT), código de função hexadecimal 2F, indica aos sinais de número de canal da CPU, BSAD 08-17 do enlace de endereços (2-6), que carregaram o relógio de tempo real no sincronizador do sistema (20-32) que o sincronizador fez contagem decrescente passando o zero. A CPU designada encetará acçao apropriada. Note-se que o nume, ro de canal fonte do SMF (20) é mostrado como hexadecimal 03C0, como indicado pelos sinais BSDT00-15 do enlace de da dos (2-4). Contudo, os sinais BSDTOO-O9 indicam hexadecimal OF.
comando de interrupção do temporizador de guarda (WDT INT), código de função hexadecimal 31, indica aos sinais de número de canal da CPU, BSAD 07-17 do enlace de endereços (2-6), que carregaram o temporizador de guarda no sincronizador do sistema (20-32) que o sincronizador fez contagem decrescente passando o zero e a CPU designada encetará acçao apropriada.
comando de mudança de estado, có. digo de função hexadecimal 33, indica a todas as CPU’s acti vas que existem uma ou mais condiçoes, nomeadamente falha de energia (PF), um erro amarelo de temperatura (TY), ou um erro amarelo de energia (PY), como indicadas pelos sinais do enlace de dados (2-4), BSDT 00, BSDT 01 e BSDT 02, respe£ tivamente. Também os sinais BSDT 12 a BSDT 15 identificam as CPU’s activas.
Quando o sistema de energia (22)
indica através do interface (21) de controlo de energia,
via sinal SYSPWN, que a energia está a falhar, o comando
de mudança de estado envia o bit de RF a todas as CPU's activas. Todas as CPU’s activas levarao a cabo em três milisegundos uma suspensão de funcionamento correcta e ordenada .
Quando a fonte de alimentaçao de energia 22 indica, através do interface PCI 21 via sinal PWRYLO, que houve uma mudança no estado do sistema de energia (22) para amarelo de energia, então as CPU’s activas sao notificadas a fim de informar o sistema operativo para tomar providências apropriadas, que podem ser ignorar, ou ϊ A
suspender o funcionamento, ou alertar o pessoal de manutenção.
dispositivo sensor de temperatura (20-40) do SMF (20) indica quando é atingida a temperatju ra ambiente máxima, amarelo de temperatura. Todas as CPU’s activas sao notificadas para habilitarem o sistema operativo a tomar a providência, qualquer que seja, que foi programada, isto é, ignorar, suspender o funcionamento, ou alertar o pessoal de manutenção.
comando de fora-da-linha, de nao -operaçao, código de função hexadecimal 21, tira a CPU designada, sinais de número de canal BSAD 08-17 do enlace de endereços (2-6) fora da linha até o SMF (20) limpar o registo de síndroma da CPU designada.
registo de síndroma de 32 bits (nao mostrado) armazena informação do estado do sistema da DPU 1 referente à memória principal 10 a 12, controladores periféricos (14 a 16), CSS (3 a 5), e enlace (2) do sistema .
comando de interrupção de SMF a CP, código de função hexadecimal 3F, interrompe a CPU designada, sinais BSAD08-17 de número de canal, do enlace de en dereços (2-6), durante uma operaçao de QLT, para executar a função especificada pelos sinais de endereço BSAD00-07. Estas funções inundam várias porçoes da memória de conteúdo endereçável na CPU designada.
A Figura 5 é um diagrama de blocos da operaçao global de software do SMF (20), que é executada pelo microprocessador (20-2). Um gestor de tarefa (20» *
-100) executa uma série de rotinas de software em sequência. 0 gestor de tarefa (20-100) programa a tarefa seguinte para execução cada dez milisegundos. 0 sincronizador do sistema (20-32) gera um sinal de interrupção cada dez milisegundos. 0 microprocessador (20-2) responde à interrupção e interroga o sincronizador do sistema (20-32) quanto a informação de controlo, que é enviada ao microprocessador (20-2) via enlace de dados (20-52). 0 microprocessador (20-2) gera um endereço que contem uma variavel apontadora que aponta para essa rotina especifica de tratamento da interrupção. Depois da rotina ser executada, o microprocessador (20-2) volta ao ponto donde veio.
Uma rotina de software (20-200) mostra o estado do SMF (20) na linha (25), que corresponde à linha inferior do visualizador CRT da consola de visualizaçao (34), consola remota (42) sendo também impresso pelo dispositivo auxiliar (32). A informação exposta inclui:
estado do SMF (20), informação de estados e modalidades ;
informação do painel de controlo do sistema da DPU (1);
informação da modalidade de manutenção; e comandos e mensagens do SMF (20).
A informação do estado do SMF (20) inclui uma indicaçao de qual a CPU que está originando a in. formaçao exposta na linha (25) e refere se a informação exposta indica um erro de comando, modalidade da consola, modalidade do painel ou modalidade de manutenção e visualizaçao de registos seleccionados pela CPU.
«
A informação do painel de controlo inclui o conteúdo de registos da CPU seleccionados, indica que todas as CPU’s activas activas estão a executar uma injs truçao, indica se o sistema da DPU (1) está num estado de leitura de memória ou de escrita em memória e indica se o CSS seleccionado dos CSS (3 a 5) está numa modalidade de PASSO/ARRANQUE.
A informação das modalidades de ma nutençao, de painel e consola K inclui indicações de erros durante a operaçao de QLT, indicações de erros irrecuperáveis pelos CSS (3 a 5) quando interrogados pelo SMF (20), e indicações de estados de paragem por erro de software ou erro de hardware. Também, o conteúdo de registos dos CSS (3 a 5) pode ser exposto sob controlo do operador. Os comandos do SMF (20) ficam à disposição do operador para aç_ tivar e desactivar a consola remota (42), activar as modalidades de painel, manutenção e consola K, activar e desactivar qualquer CPU, mudar ou modificar parâmetros tais como número de canal e senha. A linha (25) é também opcionalmente exposta na modalidade de consola K por pressão na tecla de controlo e toque na tecla K do teclado.
Os operadores podem também expor mensagens especificas, incluindo o estado da ligaçao remota e transições de modalidade.
A rotina de software (20-202) é activada pela consola remota (42). Durante operaçao assistida, o operador remoto chama o operador do sistema e estabelece contacto vocal. A tarefa de suporte lógico firmware (20-202) toma conta quando os operadores do sistema e remoto poem os seus respectivos modem (36) e modem (38) na modéi lidade de dados. 0 operador do sistema introduz o comando remoto de activaçao via consola de visualizaçao (34). Esta acçao inicia os sinais de terminal de dados pronto e pedido para enviar, pelo SMF (20), para arrancar com a transferência de dados. Logo que a senha enviada pela consola remota (42) é comparada e è igual à senha armazenada na PROM (20-46), é então ligada a consola remota (42). Pressão numa te. cia de controlo pré-determinada capacita a consola remota (42) como activa e torna a consola de visualizaçao (34) ina£ tiva.
Na modalidade nao assistida, o SMF (20) sente um sinal em anel proveniente do modem de dados (36), gera os sinais de terminal de dados pronto e pedido para enviar, recebe e verifica a senha e coloca a consola remota (42) na modalidade activa, como acima.
bloco de software” (20-204) exe. cuta uma tarefa de auto-teste OLT do SMF (20) cada vez que e iniciado pelo gestor de tarefa (20-100).
Estas tarefas incluem expor informação na consola de visualizaçao (34) ou consola remota (42) tal como condiçoes de erro encontradas, e uma série de indicações de aviso, tais como amarelo de temperatura, amarelo de energia, erro na alimentaçao de energia ou uma falha do enlace (2) do sistema.
bloco de software (20-206) processa interrupções de QLT nao solicitadas, provenientes do software de QLT residente numa das CPU's. Tipicamente, os pedidos sao para expor informação de QLT no CRT na conso la de visualizaçao (34). Outro pedido pode inicializar uma unidade de reserva.
bloco de software” (20-208) responde a todos os comandos recebidos do operador, que pode mudar a modalidade, pode activar ou desactivar a consola remota (42) e secciona qual o registo de CPU que deve ser exposto.
bloco (20-210) é invocado pelo bloco (20-204) quando a tarefa de QLT necessita de funcionalidade de CPU para continuar os ensaios QLT das CPU’s. Nessa altura, o bloco (20-210) é activado. Depois da funcionalidade da CPU ser carregada, o bloco (20-204) é activado e o QLT da CPU decorre sob controlo do SMF (20).
Em qualquer altura, o gestor de tarefa (20-100) interromperá o processamento normal pelos blocos de software (20-200) a (20-210) para processar uma palavra de dados.
microprocessador (20-2) é interrompido por um sinal de interrupção aplicado ao seu terminal de entrada INT. 0 microprocessador (20-2) gera os sinais MI e IORQ que sao recebidos pelo dispositivo interruptor, o qual pode ser o controlador de comunicação (20-6) ou (20— -8), ou um dos sincronizadores dentre os sincronizadores do sistema (20-32). 0 dispositivo interruptor responde aos sinais MI e IORQ emitindo informação do estado através do enlace de dados (20-58). Tipico da informação de estado podia ser transmitir compensadora vazia ou caracter de recepção disponível. 0 microprocessador (20-2) pode emitir sinais de endereço no enlace de endereços (20-54) para endereçar uma posição na RAM (20-44) dum próximo carácter a ser transmitido ou para armazenar o carácter recebido. Outras certas informações de estado estão disponíveis para o microprocessador (20-2), incluindo verificação por redundância cíclica fcyclic redundancy check = CRC), informação do estado de erros, número de bits por carácter e informação de modalida de assíncrona e de modalidades síncrona.
gestor de tarefa (20-100) inclui um bloco de software” (20-101) paar tratamento intermédio dos dados que estão a ser transferidos do SMF (20), ou para a consola de visualizaçao (34), para a consola remota (42), ou para o dispositivo auxiliar (32). 0 bloco de software (20-102) processa a transferência dos dados da consola de vi_ sualizaçao (34) entre o canal B do controlador de comunicação (20-8) e a RAM (20-44). 0 bloco de software (20-103) processa a transferência dos dados do adaptador de consola (30) entre o canal A do controlador de comunicações (20-8) e a RAM (20-44). 0 bloco de software (20-104) processa a transferência dos dados da consola remota 42 entre o canal A do controlador de comunicações (20-6) e a RAM (20-44). 0 bloco de software (20-105) processa atransferência dos dados do dispositivo auxiliar (32) da RAM (20-44) para o canal B do controlador de comunicação (20-6). 0 bloco de software (20-106) inicia um comando através do enlace (2) quando, ou o temporizador de guarda, ou o relógio de tempo real, faz contagem decrescente para zero. Outros comandos são para carregar e ler o temporizador de guarda, o relógio de tempo real e o relógio horário. 0 microprocessador (20-2) responde a uma interrupção vinda dos sincronizadores do sistema (20-32) para pedir a palavra de estado indicando o tipo de intervalo entre operaçoes. 0 microprocessador (20-2) carrega os registos de saída (20-10), (20-14) e (20-34) com a informação dos comandos RTC INT ou WDT INT da Figura 4 e pede o ciclo do enlace (2) do sistema via lógica de pedido e resposta (20-18) do enlace do sistema. Se a CPU está ocupada, a resposta é colocada em fila de espera e o gestor de tarefa (20-100) verifica se alguns comandos estão na fila de espera quando invocados.
Embora a invenção tenha sido apresentada e descrita cora referência à realizaçao preferida da mesma, será compreendido pelos conhecedores da técnica que o acima exposto e outras mudanças na forma e detalhe podem nela ser feitas sem sair do espírito e âmbito da invenção.
LEGENDAS DOS DESENHOS
Figura 1
- Unidade de Processamento de Dados
- Enlace do Sistema
2-10 - Interface do Enlace do Sistema
- Reserva 1
- Memória Principal 1
- Memória Principal N
- Controlador Periférico 1
- Controlador Periférico N
- Dispositivos N
- Dispositivos 1
- Equipamento de Gestão de Sistemas (SMF)
- Sistema de Energia
- Reserva N
- Adaptador de Consola
- Dispositivo Auxiliar
- Consola de VIsualizaçao
- Modem
- Modem
- Consola Remota
Figura 2 (folha 1)
1 Sinais de Controlo de Lógica
2 Enlace de Dados
2-10 Enlace do Sistema (Controlo)
3 Estado A14-A15
4 Estado de Comunicações
5 Sensor de Energia
6 Sinais de Modalidade
20-4 Descodificadores de Endereços
20-6/20-8 Controlador de Comunicações
20-10 Registo de Controlo de Saída
20-12 Registo de Controlo de Entrada
20-30 Registo de Modalidade
20-40 Sensor de Temperatura
22 Sistema de Energia
Figura 2 (folha 2)
1 Enlace do Sistema (Dados)
2 Enlace de Dados
3 Enlace de Endereços
4 Enlace do Sistema (Endereço)
20-14 Registo de Dados de Saída
20-16 Registo de Dados de Entrada
20-17 Multiplexador
2o-18 Lógica de Controlo de Pedido e Resposta do EnlaV «
ce do Sistema
20-20
Comparador
20-32
Sincronizador do Sistema
20-34
20-38
Contador de Endereços de Saída
Registo de Endereços de Entrada
ROM de QLT e Auto-Alimentaçao
20-40
Registo de Endereços
Figura 3
Enlace de Controlo
Formato dos Comandos e Respostas CPU SI-1F 20
Resposta a Comando
Enlace de Endereços
Endereço Expandido
Endereço de Registo de CPU
N2 de Canal de Destino
Código de Função
Enlace de Dados
N2 de Canal Fonte
N2 de Canal de CPU Fonte
Intervalo do Temporizador de Guarda
Valor
Intervalo do Relogio de Tempo Real
Relogio Horário, Bits Mais Significativos ” Bits Menos Significativos
Dígitos de: Ano, Mês, Dia 24 Horas, Minutos,
Valor do Estado
Load = Carga
Read = Leitura
Segundos
Figura 4 (Alguns termos da Figura anterior mais os seguintes: )
1 Formato dos Comandos e Respostas SMF - CPU
2 Parar CPU
3 Passo CPU
4 Correr CPU
5 Mudança
6 Mudança de Estado
7 Nao-Operaçao Fora-da-Linha
8 Interrupção SMF a CP
9 Endereço do Registo da CPU Seleccionado
10 ΝΩ de Canal da CPU Endereçado
11 Todas as CPU's Activas
12 Ns de Canal de CPU que Carregou o RTC
13 Ns de Canal de CPU que Carregou o WDT
14 Dados (Direito Justificado) a Serem Inscritos no to da CPU Regis-
15 Conteúdo do Registo de CPU Seleccionado ficado) (Direito Justi-
PF = Falha de Energia
TY = Erro Amarelo de Temperatura
PY = Erro Amarelo de Energia
Figura 5
20-100 Gestor de Tarefa - Interrupção 10 milisegundos
20-200 Expor Estado na Linha 25, Consola de Visualizaçao 34, Consola Remota 42
20-202 Tarefa de Activar Consola Remota 42
20-204 Tarefa de Executar QLT do SMF 20
20-206 Tarefa: Responde a Pedidos de QLT
20-208 Tarefa de Gerar e Responder a Comandos
20-210 Tarefa do Procedimento de Carga de Ramware
20-101 Controlo de Transferência de Informações
20-102 Transferência de Informação da Consola de Visualizaçao 34
20-103 Transferência de Informação do Adaptador de Consola 30
20-104 Transferência de Informação da Consola Remota 42
20-105 Transferência de Informação do Dispositivo Auxiliar 32
20-106 Transferência de Informação do Enlace 2 do Sistema
V «

Claims (9)

  1. REIVINDICAÇÕES ί
    1-. - Sistema de processamento de dados compreendendo uma série de subsistemas que se acham ligados em conjunto a um enlace comum rizado por incluir também um aparelho que compreende:
    de sistemas, de gestão de caractesistemas um meio de interface do comum que liga directamente o referido aparelho sistemas ao referido enlace comum de sistemas.
    de enlace gestão de partilhados operacional uma série de meios de recursos que fornecem informação respeitante ao estado do referido sistema de processamento de dados;
    uns meios de processamento que se acham ligados a cada um dos referidos meios de recursos partilhados e ao referido meio de interface do enlace comum;
    indo os referidos meios de proce£ sarnento actuar em resposta a sinais provenientes dos referidos meios de recursos partilhados por forma a fazer gerar no referido enlace comum uns sinais próprios para comunicar a alguns dos referidos subsistemas o estado dos referidos meios de recursos partilhados.
  2. 2-. - Sistema de acordo com a reivindicação 1, caracterizado por o acesso ao referido enlace comum de sistemas ser estabelecido com base numa prioridade posicionai, indo o referido meio de interface do en67 lace comum ligar à posição de prioridade mais elevada no re ferido enlace comum de sistemas.
  3. 3a. - Aparelho de gestão de sistemas, de acordo com a reivindicação 2, caracterizado por o referido meio de interface do enlace comum compreender:
    um meio de registo de saída que é próprio para armazenar a referida informação;
    um meio de pedido de enlace comum que é próprio para pedir acesso ao referido enlace comum de sistemas;
    um meio cedido pelo enlace comum que é próprio para receber acesso ao referido enlace comum do sistema quando o referido enlace comum do sistema nao está ocupado; e um meio accionador do enlace comum do sistema que se acha ligado ao referido meio de registo de saída, ao referido meio cedido pelo enlace comum e ao referido enlace comum do sistema e que á próprio para receber a referida informação própria para ser transferida pelo referido enlace comum do sistema.
  4. 4a. - Aparelho de gestão de sistemas, de acordo com a reivindicação 3, caracterizado por o referido meio de registo de saída compreender:
    um meio de registo de endereços de saída que é próprio para armazenar uma série de sinais de ί
    endereço;
    um meio de registo de controlo de saída que é próprio para armazenar uma série de sinais de controlo; incluindo a referida série de sinais um primei, ro sinal que indica que a referida informação representa um comando proveniente do referido aparelho de gestão de sistemas e um segundo sinal que indica que os referidos sinais de endereço identificam o referido subsistema que recebe a referida informação e a operaçao a ser realizada pelo referido subsistema que recebe a referida informação.
  5. 5a. - Aparelho de gestão de sistemas, de acordo com a reivindicação 4, caracterizado por o referido meio de registo de saída também incluir:
    um meio de registo de dados de saída que é próprio para armazenar uma série de sinais de dados, representando a referida série de sinais de dados um número de canal que identifica o reefrido aparelho de gestão de sistemas como a fonte da referida informação para os referidos sinais de endereço que representam um primeiro conjunto de códigos de função; e representando os referidos sinais de dados uma série de sinais de estado para os referidos sinais de endereços que representam um segundo código de função.
  6. 6a. - Aparelho de gestão de sistemas, de acordo com a reivindicação 1, caracterizado por a referida série de recursos partilhados compreender:
    um sistema de sincronização próprio para armazenar informação de sincronização e para responder a pedidos para a referida informação de sincronização e para gerar sinais de interrupção quando a referida informação de sincronização tiver diminuído até atingir um predeterminado valor.
  7. 7a. - Aparelho de gestão de sistemas de acordo com a reivindicação 6, caracterizado por a referida série de recursos partilhados compreender também:
    um meio de controlo da temperatura e de energia que responde a uma série de sinais da energia e a um sinal de temperatura e que é própria para gerar um sinal de falha de energia se a referida serie de sinais de energia indicar uma condição de falha de energia, gerando um sinal de alerta de energia se a referida série de sinais de energia indicar uma condição de alerta de energia e geran do um sinal de alerta de temperatura se o referido sinal de temperatura indicar uma condição de alerta de temperatura.
  8. 8a. - Aparelho de gestão de sistemas, de acordo com a reivindicação 7, caracterizado por os referidos recursos partilhados compreenderem também:
    um meio de teste de lógica de comando de auto-alimentaçao e de lógica de qualidade que é o próprio para efectuar a inicializaçao do referido sistema, realizando cada um dos referidos subsistemas um teste de lógica de qualidade (OLT), recebendo o referido aparelho de gestão de sistemas um sinal de enlace comum que indica um QLT realizado com êxito, encontrando-se a referida unidade τ * de gestão de sistemas equipada com um meio próprio para combinar o referido sinal de enlace comum indicador de um QLT realizado gestão de sistemas
    QLT do aparelho de para gerar um sinal sistema de energia, com êxito com um sinal de QLT do equipamento de gestão de sistemas (SMF) indicador de um realizado com êxito e
    QLT próprio para ser transferido para um indo o referido sistema de energia fornecer uma indicaçao sistema realizado se o referido sinal
    QLT indicar um QLT do sem êxito.
  9. 9a. - Aparelho de gestão de sistemas de acordo com as reivindicações 5 e 8, caracterizado por o referido meio de processamento compreender:
    um enlace comum local;
    um meio microprocessador que se acha ligado ao referido meio de sincronização por intermédio do referido enlace comum local;
    indo o referido meio microprocessador responder ao referido sinal de interrupção através do envio de sinais de comando para o referido meio de interface do enlace comum próprio para transferir para o referido subsistema que iniciou a armazenagem da referida informação de sincronização, incluindo os referidos sinais de comando um código de função que identifica a fonte dos referidos sinais de interrupção e um número de canal que identifica o referido subsistema, o referido primeiro sinal e o referido segundo sinal.
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