JP2000305758A - ファームウェア・バージョン管理によるｃｐｕ間通信整合性チェック方法 - Google Patents
ファームウェア・バージョン管理によるｃｐｕ間通信整合性チェック方法Info
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- JP2000305758A JP2000305758A JP11111751A JP11175199A JP2000305758A JP 2000305758 A JP2000305758 A JP 2000305758A JP 11111751 A JP11111751 A JP 11111751A JP 11175199 A JP11175199 A JP 11175199A JP 2000305758 A JP2000305758 A JP 2000305758A
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Abstract
(57)【要約】
【課題】 ＣＰＵ間通信でインタフェース変更時に誤動
作を回避できるファームウェアバージョン管理によるＣ
ＰＵ間通信整合性チェック方法を提供すること。 【解決手段】 装置一斉立上げ時、装置機能中枢用ＣＰ
ＵＡは下位シェルフ機能中枢用ＣＰＵＴから取得したフ
ァームウェア・バージョンと、装置機能中枢用ＣＰＵＡ
が管理するファームウェア・バージョン管理情報との一
致の時、下位シェルフ内ＣＰＵＴ−１〜Ｔ−５のファー
ムウェア・バージョン管理情報とファームウェア・バー
ジョンと比較する。装置機能中枢用ＣＰＵＡと下位シェ
ルフ機能中枢用ＣＰＵＴにおいて、それぞれ上位シェル
フ内ＣＰＵＡ−１〜Ａ−８，下位シェルフ内ＣＰＵＴ−
１〜Ｔ−５のファームウェア・バージョンとファームウ
ェア・バージョン管理情報とが、一致したＣＰＵに対し
て制御データを送信して動作を開始させる。
作を回避できるファームウェアバージョン管理によるＣ
ＰＵ間通信整合性チェック方法を提供すること。 【解決手段】 装置一斉立上げ時、装置機能中枢用ＣＰ
ＵＡは下位シェルフ機能中枢用ＣＰＵＴから取得したフ
ァームウェア・バージョンと、装置機能中枢用ＣＰＵＡ
が管理するファームウェア・バージョン管理情報との一
致の時、下位シェルフ内ＣＰＵＴ−１〜Ｔ−５のファー
ムウェア・バージョン管理情報とファームウェア・バー
ジョンと比較する。装置機能中枢用ＣＰＵＡと下位シェ
ルフ機能中枢用ＣＰＵＴにおいて、それぞれ上位シェル
フ内ＣＰＵＡ−１〜Ａ−８，下位シェルフ内ＣＰＵＴ−
１〜Ｔ−５のファームウェア・バージョンとファームウ
ェア・バージョン管理情報とが、一致したＣＰＵに対し
て制御データを送信して動作を開始させる。
Description
【０００１】
【発明の属する技術分野】この発明は、複数の異なるＣ
ＰＵで構成される伝送装置において、ＣＰＵ間インタフ
ェース変更を伴う機能追加などによりファームウェア
（以降Ｆ／Ｗという）バージョン・アップを行う際、各
ＣＰＵに実装されているＦ／Ｗバージョンをチェックす
ることにより、ＣＰＵ間通信の整合性異常を検出するこ
とができるようにしたファームウェア・バージョン管理
によるＣＰＵ間通信整合性チェック方法に関する。
ＰＵで構成される伝送装置において、ＣＰＵ間インタフ
ェース変更を伴う機能追加などによりファームウェア
（以降Ｆ／Ｗという）バージョン・アップを行う際、各
ＣＰＵに実装されているＦ／Ｗバージョンをチェックす
ることにより、ＣＰＵ間通信の整合性異常を検出するこ
とができるようにしたファームウェア・バージョン管理
によるＣＰＵ間通信整合性チェック方法に関する。
【０００２】
【従来の技術】従来、複数の共通監視用ＣＰＵユニット
と複数の回線制御などを行う個別制御用ＣＰＵユニット
とにより構成される伝送装置などのマルチＣＰＵ構成の
システムに関しては、たとえば、特開平０９−７３４３
７号公報に開示されており、また、実公昭６０−７１９
５６号公報には、バスラインを介して複数のサブＣＰＵ
を互いに接続し、このバスラインを通して伝送されたサ
ブＣＰＵごとのＦ／Ｗのソフトウェア・バージョン・ナ
ンバを保持するメモリを有するメインＣＰＵをサブＣＰ
Ｕと直結し、必要に応じてソフトウェア・バージョン・
ナンバを表示装置に表示することが開示されている。こ
のように、従来から複数のＣＰＵを使用する装置が種々
開発されており、複数の異なるＣＰＵで構成される伝送
装置において、ＣＰＵ間インタフェース変更を伴う機能
追加などによりＦ／Ｗバージョン・アップも行われてい
る。
と複数の回線制御などを行う個別制御用ＣＰＵユニット
とにより構成される伝送装置などのマルチＣＰＵ構成の
システムに関しては、たとえば、特開平０９−７３４３
７号公報に開示されており、また、実公昭６０−７１９
５６号公報には、バスラインを介して複数のサブＣＰＵ
を互いに接続し、このバスラインを通して伝送されたサ
ブＣＰＵごとのＦ／Ｗのソフトウェア・バージョン・ナ
ンバを保持するメモリを有するメインＣＰＵをサブＣＰ
Ｕと直結し、必要に応じてソフトウェア・バージョン・
ナンバを表示装置に表示することが開示されている。こ
のように、従来から複数のＣＰＵを使用する装置が種々
開発されており、複数の異なるＣＰＵで構成される伝送
装置において、ＣＰＵ間インタフェース変更を伴う機能
追加などによりＦ／Ｗバージョン・アップも行われてい
る。
【０００３】
【発明が解決しようとする課題】しかし、ＣＰＵが複数
存在する装置において、機能追加などによるバージョン
・アップを行う場合、以下に列挙するような課題があ
る。第１の課題は、バージョン・アップすべきＦ／Ｗが
複数存在し、そのＣＰＵ間通信でインタフェースが変更
になった場合、バージョン・アップ時に誤動作を起こす
可能性がある。第２の課題は、ＣＰＵ間通信での誤動作
を回避するために、Ｆ／Ｗのバージョン・アップ順序を
考慮してバージョン・アップを行う必要があり、管理上
混乱を招くおそれがある。第３の課題は、Ｆ／Ｗ交換を
する際、同種ＣＰＵをすべて最新のＦ／Ｗバージョンに
載せかえることを要求されており、ＣＰＵが複数存在す
るとバージョン管理が複雑になる。
存在する装置において、機能追加などによるバージョン
・アップを行う場合、以下に列挙するような課題があ
る。第１の課題は、バージョン・アップすべきＦ／Ｗが
複数存在し、そのＣＰＵ間通信でインタフェースが変更
になった場合、バージョン・アップ時に誤動作を起こす
可能性がある。第２の課題は、ＣＰＵ間通信での誤動作
を回避するために、Ｆ／Ｗのバージョン・アップ順序を
考慮してバージョン・アップを行う必要があり、管理上
混乱を招くおそれがある。第３の課題は、Ｆ／Ｗ交換を
する際、同種ＣＰＵをすべて最新のＦ／Ｗバージョンに
載せかえることを要求されており、ＣＰＵが複数存在す
るとバージョン管理が複雑になる。
【０００４】この発明は、上記従来の課題を解決するた
めになされたもので、バージョン・アップ時にＣＰＵ間
通信でインタフェースが変更になった場合に、ＣＰＵ間
通信での不整合を検出して誤動作を回避でき、かつバー
ジョン・アップすべきＦ／Ｗが複数存在し、ＣＰＵ間イ
ンタフェースが変更になった場合、ＣＰＵ間通信での誤
動作を回避するためにＦ／Ｗのバージョン・アップ順序
を意識する必要がなくなるとともに、Ｆ／Ｗを交換する
際に、同種ＣＰＵをすべて最新のＦ／Ｗバージョンに載
せ代える必要時にどのＦ／Ｗが古いバージョンが動作し
ているかが、すぐに判別でき、Ｆ／Ｗバージョンの管理
がし易くなるファームウェア・バージョン管理によるＣ
ＰＵ間通信整合性チェック方法を提供することを目的と
する。
めになされたもので、バージョン・アップ時にＣＰＵ間
通信でインタフェースが変更になった場合に、ＣＰＵ間
通信での不整合を検出して誤動作を回避でき、かつバー
ジョン・アップすべきＦ／Ｗが複数存在し、ＣＰＵ間イ
ンタフェースが変更になった場合、ＣＰＵ間通信での誤
動作を回避するためにＦ／Ｗのバージョン・アップ順序
を意識する必要がなくなるとともに、Ｆ／Ｗを交換する
際に、同種ＣＰＵをすべて最新のＦ／Ｗバージョンに載
せ代える必要時にどのＦ／Ｗが古いバージョンが動作し
ているかが、すぐに判別でき、Ｆ／Ｗバージョンの管理
がし易くなるファームウェア・バージョン管理によるＣ
ＰＵ間通信整合性チェック方法を提供することを目的と
する。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、この発明のファームウェア・バージョン管理による
ＣＰＵ間通信整合性チェック方法は、下位シェルフ内Ｃ
ＰＵおよび下位シェルフの機能中枢に位置し、かつこの
下位シェルフ内ＣＰＵを管理する下位シェルフ機能中枢
用ＣＰＵを下位シェルフに実装し、上位シェルフ内ＣＰ
Ｕおよび装置の機能中枢に位置し、この上位シェルフ内
ＣＰＵおよび上記下位シェルフ機能中枢用ＣＰＵを管理
する装置機能用ＣＰＵを上位シェルフに実装した複数の
ＣＰＵで構成される伝送装置において、電源投入により
装置一斉立上げ時および各ＣＰＵユニットの挿抜時に上
記装置機能中枢用ＣＰＵにより上記上位シェルフ内ＣＰ
Ｕと上記下位シェルフ機能中枢用ＣＰＵからファームウ
ェア・バージョンを取得して上記装置機能中枢用ＣＰＵ
が管理するファームウェア・バージョン管理情報と比較
する第１ステップと、上記比較の結果、上記下位シェル
フ機能中枢用ＣＰＵに対するファームウェア・バージョ
ンと上記装置機能中枢用ＣＰＵが管理するファームウェ
ア・バージョン管理情報と一致したときに上記下位シェ
ルフ内ＣＰＵのファームウェア・バージョン管理情報を
上記装置機能中枢用ＣＰＵから上記下位シェルフ機能中
枢用ＣＰＵへ送信する第２ステップと、この下位シェル
フ内ＣＰＵのファームウェア・バージョン管理情報と上
記下位シェルフ機能中枢用ＣＰＵが上記下位シェルフ内
ＣＰＵから取得したファームウェア・バージョンと比較
する第３ステップと、上記装置機能中枢用ＣＰＵにより
上記上位シェルフ内ＣＰＵのファームウェア・バージョ
ンと上記装置機能中枢用ＣＰＵのファームウェア・バー
ジョン管理情報との比較の結果バージョンが一致した上
記上位シェルフ内ＣＰＵに対して制御データを送信して
動作を開始させ、かつバージョンの不一致の上記上位シ
ェルフ内ＣＰＵに対して制御データの送信を中止する第
４ステップと、上記下位シェルフ機能中枢用ＣＰＵのフ
ァームウェア・バージョン管理情報と上記下位シェル内
ＣＰＵのファームウェア・バージョンとの比較の結果、
バージョンが一致した上記下位シェルフ内ＣＰＵに対し
て制御データを送信して駆動を開始させ、かつバージョ
ンの不一致の上記下位シェルフ内ＣＰＵに対して制御デ
ータの送信を中止する第５ステップとを含むことを特徴
とする。そのため、電源投入により装置一斉立上げ時お
よび各ＣＰＵユニットの挿抜時に上記機能中枢用ＣＰＵ
により上位シェルフ内ＣＰＵと下位シェルフ機能中枢用
ＣＰＵからファームウェア・バージョンを取得して装置
機能中枢用ＣＰＵが管理するファームウェア・バージョ
ン管理情報と比較し、この比較の結果下位シェルフ機能
中枢用ＣＰＵに対するファームウェア・バージョンと装
置機能中枢用ＣＰＵが管理するファームウェア・バージ
ョン管理情報と一致すると、下位シェルフ内ＣＰＵのフ
ァームウェア・バージョン管理情報を装置機能中枢用Ｃ
ＰＵから下位シェルフ機能中枢用ＣＰＵへ送信する。こ
の下位シェルフ内ＣＰＵのファームウェア・バージョン
管理情報と下位シェルフ機能中枢用ＣＰＵが下位シェル
フ内ＣＰＵから取得したファームウェア・バージョンと
比較して、その比較の結果バージョンが一致すると、装
置機能中枢用ＣＰＵによりバージョンが一致した上位シ
ェルフ内ＣＰＵに対して制御データを送信して動作を開
始させ、かつバージョンの不一致の上記上位シェルフ内
ＣＰＵに対して制御データの送信を中止する。また、下
位シェルフ機能中枢用ＣＰＵのファームウェア・バージ
ョン管理情報と下位シェル内ＣＰＵのファームウェア・
バージョンとの比較の結果、バージョンが一致すると、
下位シェルフ機能中枢用ＣＰＵによりその一致した下位
シェルフ内ＣＰＵに対して制御データを送信して駆動を
開始させ、かつバージョンの不一致の場合に下位シェル
フ内ＣＰＵに対して制御データの送信を中止するように
したので、バージョン・アップ時にＣＰＵ間通信でイン
タフェースが変更になった場合に、ＣＰＵ間通信の誤動
作を回避でき、かつバージョン・アップすべきファーム
ウェアが複数存在し、ＣＰＵ間インタフェースが変更に
なた場合、ＣＰＵ間通信での誤動作を回避するためにフ
ァームウェアのバージョン・アップ順序を意識する必要
がなくなるとともに、ファームウェアを交換する際に、
同種ＣＰＵをすべて最新のファームウェア・バージョン
に載せ代える必要時にどのＦ／Ｗが古いバージョンが動
作しているかが、すぐに判別でき、ファームウェア・バ
ージョンの管理がし易くなる。
に、この発明のファームウェア・バージョン管理による
ＣＰＵ間通信整合性チェック方法は、下位シェルフ内Ｃ
ＰＵおよび下位シェルフの機能中枢に位置し、かつこの
下位シェルフ内ＣＰＵを管理する下位シェルフ機能中枢
用ＣＰＵを下位シェルフに実装し、上位シェルフ内ＣＰ
Ｕおよび装置の機能中枢に位置し、この上位シェルフ内
ＣＰＵおよび上記下位シェルフ機能中枢用ＣＰＵを管理
する装置機能用ＣＰＵを上位シェルフに実装した複数の
ＣＰＵで構成される伝送装置において、電源投入により
装置一斉立上げ時および各ＣＰＵユニットの挿抜時に上
記装置機能中枢用ＣＰＵにより上記上位シェルフ内ＣＰ
Ｕと上記下位シェルフ機能中枢用ＣＰＵからファームウ
ェア・バージョンを取得して上記装置機能中枢用ＣＰＵ
が管理するファームウェア・バージョン管理情報と比較
する第１ステップと、上記比較の結果、上記下位シェル
フ機能中枢用ＣＰＵに対するファームウェア・バージョ
ンと上記装置機能中枢用ＣＰＵが管理するファームウェ
ア・バージョン管理情報と一致したときに上記下位シェ
ルフ内ＣＰＵのファームウェア・バージョン管理情報を
上記装置機能中枢用ＣＰＵから上記下位シェルフ機能中
枢用ＣＰＵへ送信する第２ステップと、この下位シェル
フ内ＣＰＵのファームウェア・バージョン管理情報と上
記下位シェルフ機能中枢用ＣＰＵが上記下位シェルフ内
ＣＰＵから取得したファームウェア・バージョンと比較
する第３ステップと、上記装置機能中枢用ＣＰＵにより
上記上位シェルフ内ＣＰＵのファームウェア・バージョ
ンと上記装置機能中枢用ＣＰＵのファームウェア・バー
ジョン管理情報との比較の結果バージョンが一致した上
記上位シェルフ内ＣＰＵに対して制御データを送信して
動作を開始させ、かつバージョンの不一致の上記上位シ
ェルフ内ＣＰＵに対して制御データの送信を中止する第
４ステップと、上記下位シェルフ機能中枢用ＣＰＵのフ
ァームウェア・バージョン管理情報と上記下位シェル内
ＣＰＵのファームウェア・バージョンとの比較の結果、
バージョンが一致した上記下位シェルフ内ＣＰＵに対し
て制御データを送信して駆動を開始させ、かつバージョ
ンの不一致の上記下位シェルフ内ＣＰＵに対して制御デ
ータの送信を中止する第５ステップとを含むことを特徴
とする。そのため、電源投入により装置一斉立上げ時お
よび各ＣＰＵユニットの挿抜時に上記機能中枢用ＣＰＵ
により上位シェルフ内ＣＰＵと下位シェルフ機能中枢用
ＣＰＵからファームウェア・バージョンを取得して装置
機能中枢用ＣＰＵが管理するファームウェア・バージョ
ン管理情報と比較し、この比較の結果下位シェルフ機能
中枢用ＣＰＵに対するファームウェア・バージョンと装
置機能中枢用ＣＰＵが管理するファームウェア・バージ
ョン管理情報と一致すると、下位シェルフ内ＣＰＵのフ
ァームウェア・バージョン管理情報を装置機能中枢用Ｃ
ＰＵから下位シェルフ機能中枢用ＣＰＵへ送信する。こ
の下位シェルフ内ＣＰＵのファームウェア・バージョン
管理情報と下位シェルフ機能中枢用ＣＰＵが下位シェル
フ内ＣＰＵから取得したファームウェア・バージョンと
比較して、その比較の結果バージョンが一致すると、装
置機能中枢用ＣＰＵによりバージョンが一致した上位シ
ェルフ内ＣＰＵに対して制御データを送信して動作を開
始させ、かつバージョンの不一致の上記上位シェルフ内
ＣＰＵに対して制御データの送信を中止する。また、下
位シェルフ機能中枢用ＣＰＵのファームウェア・バージ
ョン管理情報と下位シェル内ＣＰＵのファームウェア・
バージョンとの比較の結果、バージョンが一致すると、
下位シェルフ機能中枢用ＣＰＵによりその一致した下位
シェルフ内ＣＰＵに対して制御データを送信して駆動を
開始させ、かつバージョンの不一致の場合に下位シェル
フ内ＣＰＵに対して制御データの送信を中止するように
したので、バージョン・アップ時にＣＰＵ間通信でイン
タフェースが変更になった場合に、ＣＰＵ間通信の誤動
作を回避でき、かつバージョン・アップすべきファーム
ウェアが複数存在し、ＣＰＵ間インタフェースが変更に
なた場合、ＣＰＵ間通信での誤動作を回避するためにフ
ァームウェアのバージョン・アップ順序を意識する必要
がなくなるとともに、ファームウェアを交換する際に、
同種ＣＰＵをすべて最新のファームウェア・バージョン
に載せ代える必要時にどのＦ／Ｗが古いバージョンが動
作しているかが、すぐに判別でき、ファームウェア・バ
ージョンの管理がし易くなる。
【０００６】
【発明の実施の形態】以下、この発明のファームウェア
・バージョン管理によるＣＰＵ間通信整合性チェック方
法の実施の形態について図面を参照して説明する。図１
は、この発明の第１実施の形態を適用する複数の異なる
ＣＰＵで構成される伝送装置の概略階層構造を示す説明
図であリ、図２はその概略構成を示す説明図である。ま
ず、図２から述べることにする。この図２において、伝
送装置は上位シェルフ１とその下位の階層となる複数の
下位シェルフ２〜Ｎで構成されている。
・バージョン管理によるＣＰＵ間通信整合性チェック方
法の実施の形態について図面を参照して説明する。図１
は、この発明の第１実施の形態を適用する複数の異なる
ＣＰＵで構成される伝送装置の概略階層構造を示す説明
図であリ、図２はその概略構成を示す説明図である。ま
ず、図２から述べることにする。この図２において、伝
送装置は上位シェルフ１とその下位の階層となる複数の
下位シェルフ２〜Ｎで構成されている。
【０００７】上位シェルフ１には、装置の機能中枢に位
置する装置機能中枢用ＣＰＵＡと、この装置機能中枢用
ＣＰＵＡの階層下にある上位シェルフ内ＣＰＵＡ−１−
１、上位シェルフ内Ａ−１−２、上位シェルフ内Ａ−２
〜Ａ−ｎが実装されており、上位シェルフ内ＣＰＵＡ−
１−１と上位シェルフ内Ａ−１−２は、同種のＣＰＵＡ
−１である。これらの上位シェルフ内ＣＰＵＡ−１−１
〜上位シェルフ内Ａ−ｎは装置機能中枢用ＣＰＵＡによ
り管理されるようになっている。
置する装置機能中枢用ＣＰＵＡと、この装置機能中枢用
ＣＰＵＡの階層下にある上位シェルフ内ＣＰＵＡ−１−
１、上位シェルフ内Ａ−１−２、上位シェルフ内Ａ−２
〜Ａ−ｎが実装されており、上位シェルフ内ＣＰＵＡ−
１−１と上位シェルフ内Ａ−１−２は、同種のＣＰＵＡ
−１である。これらの上位シェルフ内ＣＰＵＡ−１−１
〜上位シェルフ内Ａ−ｎは装置機能中枢用ＣＰＵＡによ
り管理されるようになっている。
【０００８】同様にして、下位シェルフ２〜Ｎも同様に
構成されており、このうち下位シェルフ２には、下位シ
ェルフ２の機能中枢に位置する下位シェルフ機能中枢用
ＣＰＵＢが実装されているとともに、この下位シェルフ
機能中枢用ＣＰＵＢの管理下にある下位シェルフ内ＣＰ
ＵＢ−１−１，下位シェルフ内ＣＰＵＢ−１−２，下位
シェルフ内ＣＰＵＢ−１−３，下位シェルフ内ＣＰＵＢ
−２−１，下位シェルフ内ＣＰＵＢ−２−２，下位シェ
ルフ内ＣＰＵＢ−２−３，下位シェルフ内ＣＰＵＢ−ｎ
が実装されている。これらの下位シェルフ内ＣＰＵＢ−
１−１，下位シェルフ内ＣＰＵＢ−１−２，下位シェル
フ内ＣＰＵＢ−１−３同士も同種のＣＰＣであり、下位
シェルフ内ＣＰＵＢ−２−１，下位シェルフ内ＣＰＵＢ
−２−２，下位シェルフ内ＣＰＵＢ−２−３同士も同種
ＣＰＵＢ−１，ＣＰＵＢ−２である。
構成されており、このうち下位シェルフ２には、下位シ
ェルフ２の機能中枢に位置する下位シェルフ機能中枢用
ＣＰＵＢが実装されているとともに、この下位シェルフ
機能中枢用ＣＰＵＢの管理下にある下位シェルフ内ＣＰ
ＵＢ−１−１，下位シェルフ内ＣＰＵＢ−１−２，下位
シェルフ内ＣＰＵＢ−１−３，下位シェルフ内ＣＰＵＢ
−２−１，下位シェルフ内ＣＰＵＢ−２−２，下位シェ
ルフ内ＣＰＵＢ−２−３，下位シェルフ内ＣＰＵＢ−ｎ
が実装されている。これらの下位シェルフ内ＣＰＵＢ−
１−１，下位シェルフ内ＣＰＵＢ−１−２，下位シェル
フ内ＣＰＵＢ−１−３同士も同種のＣＰＣであり、下位
シェルフ内ＣＰＵＢ−２−１，下位シェルフ内ＣＰＵＢ
−２−２，下位シェルフ内ＣＰＵＢ−２−３同士も同種
ＣＰＵＢ−１，ＣＰＵＢ−２である。
【０００９】さらに、同様にして、下位シェルフＮに
は、下位シェルフＮの機能中枢に位置する下位シェルフ
機能中枢用ＣＰＵＣが実装されているとともに、この下
位シェルフ機能中枢用ＣＰＵＣの管理下にある下位シェ
ルフ内ＣＰＵＣ−１−１，下位シェルフ内ＣＰＵＣ−１
−２，下位シェルフ内ＣＰＵＣ−１−３，下位シェルフ
内ＣＰＵＣ−２−１，下位シェルフ内ＣＰＵＣ−２−
２，下位シェルフ内ＣＰＵＣ−２−３，下位シェルフ内
ＣＰＵＣ−ｎが実装されている。これらの下位シェルフ
内ＣＰＵＣ−１−１，下位シェルフ内ＣＰＵＣ−１−
２，下位シェルフ内ＣＰＵＣ−１−３同士も同種のＣＰ
ＵＣ−１であり、下位シェルフ内ＣＰＵＣ−２−１，下
位シェルフ内ＣＰＵＣ−２−２，下位シェルフ内ＣＰＵ
Ｃ−２−３同士も同種のＣＰＵＣ−２である。
は、下位シェルフＮの機能中枢に位置する下位シェルフ
機能中枢用ＣＰＵＣが実装されているとともに、この下
位シェルフ機能中枢用ＣＰＵＣの管理下にある下位シェ
ルフ内ＣＰＵＣ−１−１，下位シェルフ内ＣＰＵＣ−１
−２，下位シェルフ内ＣＰＵＣ−１−３，下位シェルフ
内ＣＰＵＣ−２−１，下位シェルフ内ＣＰＵＣ−２−
２，下位シェルフ内ＣＰＵＣ−２−３，下位シェルフ内
ＣＰＵＣ−ｎが実装されている。これらの下位シェルフ
内ＣＰＵＣ−１−１，下位シェルフ内ＣＰＵＣ−１−
２，下位シェルフ内ＣＰＵＣ−１−３同士も同種のＣＰ
ＵＣ−１であり、下位シェルフ内ＣＰＵＣ−２−１，下
位シェルフ内ＣＰＵＣ−２−２，下位シェルフ内ＣＰＵ
Ｃ−２−３同士も同種のＣＰＵＣ−２である。
【００１０】上記装置機能中枢用ＣＰＵＡは、上記のよ
うに上位シェルフ内ＣＰＵＡ−１−１，上位シェルフ内
ＣＰＵＡ−１−１〜上位シェルフ内Ａ−ｎの管理を行う
とともに、次階層の下位シェルフ機能中枢用ＣＰＵＢ、
下位シェルフ機能中枢用ＣＰＵＣの管理も行うようにな
っている。下位シェルフ機能中枢用ＣＰＵＢは、それ自
身が実装されている下位シェルフ２の下位シェルフ内Ｃ
ＰＵＢ−１−１〜下位シェルフ内ＣＰＵＢ−ｎの管理も
行うようになっている。同様にして、下位シェルフ機能
中枢用ＣＰＵＣもそれ自身が実装されている下位シェル
フ３の下位シェルフ内ＣＰＵＣ−１−１〜下位シェルフ
内ＣＰＵＣ−ｎの管理も行うようになっている。
うに上位シェルフ内ＣＰＵＡ−１−１，上位シェルフ内
ＣＰＵＡ−１−１〜上位シェルフ内Ａ−ｎの管理を行う
とともに、次階層の下位シェルフ機能中枢用ＣＰＵＢ、
下位シェルフ機能中枢用ＣＰＵＣの管理も行うようにな
っている。下位シェルフ機能中枢用ＣＰＵＢは、それ自
身が実装されている下位シェルフ２の下位シェルフ内Ｃ
ＰＵＢ−１−１〜下位シェルフ内ＣＰＵＢ−ｎの管理も
行うようになっている。同様にして、下位シェルフ機能
中枢用ＣＰＵＣもそれ自身が実装されている下位シェル
フ３の下位シェルフ内ＣＰＵＣ−１−１〜下位シェルフ
内ＣＰＵＣ−ｎの管理も行うようになっている。
【００１１】装置機能中枢用ＣＰＵＡは、電源投入によ
る起動時、その階層下にある上位シェルフ内ＣＰＵＡ−
１−１〜上位シェルフ内ＣＰＵＡ−ｎおよび下位シェル
フ機能中枢用ＣＰＵＢ、下位シェルフ機能中枢用ＣＰＵ
ＣのＦ／Ｗバージョンを取得する。装置機能中枢用ＣＰ
ＵＡでは、その取得したＦ／Ｗバージョンと装置機能中
枢用ＣＰＵＡが管理している各ＣＰＵのバージョンとが
不一致の場合、ＣＰＵ間通信を中止し、ＣＰＵ間インタ
フェース不整合による誤動作を回避するようになってい
る。
る起動時、その階層下にある上位シェルフ内ＣＰＵＡ−
１−１〜上位シェルフ内ＣＰＵＡ−ｎおよび下位シェル
フ機能中枢用ＣＰＵＢ、下位シェルフ機能中枢用ＣＰＵ
ＣのＦ／Ｗバージョンを取得する。装置機能中枢用ＣＰ
ＵＡでは、その取得したＦ／Ｗバージョンと装置機能中
枢用ＣＰＵＡが管理している各ＣＰＵのバージョンとが
不一致の場合、ＣＰＵ間通信を中止し、ＣＰＵ間インタ
フェース不整合による誤動作を回避するようになってい
る。
【００１２】次に、図１の詳細図について説明する。図
１は、図２と同じく、この発明の第１実施の形態を適用
する複数の異なるＣＰＵで構成される伝送装置の詳細な
階層構造を示す説明図であるが、図２の構成における下
位シェルフ２と下位シェルフＮとの間に下位シェルフＮ
−１、下位シェルフＮ−２が挿入されている状態を示し
ている。すなわち、１つの上位シェルフ１と４つの下位
シェルフ２、下位シェルフＮ−１、下位シェルフＮ−
２、下位シェルフＮから構成されている状態を示してい
る。
１は、図２と同じく、この発明の第１実施の形態を適用
する複数の異なるＣＰＵで構成される伝送装置の詳細な
階層構造を示す説明図であるが、図２の構成における下
位シェルフ２と下位シェルフＮとの間に下位シェルフＮ
−１、下位シェルフＮ−２が挿入されている状態を示し
ている。すなわち、１つの上位シェルフ１と４つの下位
シェルフ２、下位シェルフＮ−１、下位シェルフＮ−
２、下位シェルフＮから構成されている状態を示してい
る。
【００１３】この図１では、図２と同一部分には、同一
符号が付されているが、上位シェルフ１に実装されてい
る上位シェルフ内ＣＰＵは、上位シェルフ内ＣＰＵＡ−
１−１〜上位シェルフ内ＣＰＵＡ−８の符号が付されて
おり、下位シェルフ２〜Ｎにそれぞれ実装される下位シ
ェルフ機能中枢用ＣＰＵはすべて「Ｔ」の符号が付され
ている。すなわち、下位シェルフ２〜Ｎにそれぞれ実装
される下位シェルフ機能中枢用ＣＰＵＴとして示されて
いる。
符号が付されているが、上位シェルフ１に実装されてい
る上位シェルフ内ＣＰＵは、上位シェルフ内ＣＰＵＡ−
１−１〜上位シェルフ内ＣＰＵＡ−８の符号が付されて
おり、下位シェルフ２〜Ｎにそれぞれ実装される下位シ
ェルフ機能中枢用ＣＰＵはすべて「Ｔ」の符号が付され
ている。すなわち、下位シェルフ２〜Ｎにそれぞれ実装
される下位シェルフ機能中枢用ＣＰＵＴとして示されて
いる。
【００１４】また、下位シェルフ２、下位シェルフＮ−
１，下位シェルフＮ−２、下位シェルフＮにそれぞれ実
装されている下位シェルフ内ＣＰＵは、それぞれ下位シ
ェルフ内ＣＰＵＴ−１−１、下位シェルフ内ＣＰＵＴ−
１−２、下位シェルフ内ＣＰＵＴ−１−３、下位シェル
フ内ＣＰＵＴ−２−１、下位シェルフ内ＣＰＵＴ−２−
２、下位シェルフ内ＣＰＵＴ−２−３、下位シェルフ内
ＣＰＵＴ―５として示されている。下位シェルフ２、下
位シェルフＮ−１，下位シェルフＮ−２、下位シェルフ
Ｎにそれぞれ実装されている下位シェルフ内ＣＰＵＴ−
１−１、下位シェルフ内ＣＰＵＴ−１−２、下位シェル
フ内ＣＰＵＴ−１−３同士は同種類の下位シェルフ内Ｃ
ＰＵＴ−１であり、下位シェルフ内ＣＰＵＴ−２−１、
下位シェルフ内ＣＰＵＴ−２−２、下位シェルフ内ＣＰ
ＵＴ−２−３同士も同種の下位シェルフ内ＣＰＵＴ−２
である。
１，下位シェルフＮ−２、下位シェルフＮにそれぞれ実
装されている下位シェルフ内ＣＰＵは、それぞれ下位シ
ェルフ内ＣＰＵＴ−１−１、下位シェルフ内ＣＰＵＴ−
１−２、下位シェルフ内ＣＰＵＴ−１−３、下位シェル
フ内ＣＰＵＴ−２−１、下位シェルフ内ＣＰＵＴ−２−
２、下位シェルフ内ＣＰＵＴ−２−３、下位シェルフ内
ＣＰＵＴ―５として示されている。下位シェルフ２、下
位シェルフＮ−１，下位シェルフＮ−２、下位シェルフ
Ｎにそれぞれ実装されている下位シェルフ内ＣＰＵＴ−
１−１、下位シェルフ内ＣＰＵＴ−１−２、下位シェル
フ内ＣＰＵＴ−１−３同士は同種類の下位シェルフ内Ｃ
ＰＵＴ−１であり、下位シェルフ内ＣＰＵＴ−２−１、
下位シェルフ内ＣＰＵＴ−２−２、下位シェルフ内ＣＰ
ＵＴ−２−３同士も同種の下位シェルフ内ＣＰＵＴ−２
である。
【００１５】装置機能中枢用ＣＰＵＡは、上記下位シェ
ルフ内ＣＰＵＡ−１−１〜Ａ−８の制御に加えてこれら
の下位シェルフ２、下位シェルフＮ−１，下位シェルフ
Ｎ−２、下位シェルフＮにそれぞれ実装されている下位
シェルフ機能中枢用ＣＰＵＴを制御するようになってい
る。これにより、装置機能中枢用ＣＰＵＡは、システム
全体の管理を行うようになっている。また、各下位シェ
ルフ２〜Ｎに実装されている下位シェルフ機能中枢用Ｃ
ＰＵＴは、それぞれが属する各下位シェルフ２〜Ｎに実
装されている下位シェルフ内ＣＰＵＴ−１−１〜Ｔ−５
の管理を行うようになっている。
ルフ内ＣＰＵＡ−１−１〜Ａ−８の制御に加えてこれら
の下位シェルフ２、下位シェルフＮ−１，下位シェルフ
Ｎ−２、下位シェルフＮにそれぞれ実装されている下位
シェルフ機能中枢用ＣＰＵＴを制御するようになってい
る。これにより、装置機能中枢用ＣＰＵＡは、システム
全体の管理を行うようになっている。また、各下位シェ
ルフ２〜Ｎに実装されている下位シェルフ機能中枢用Ｃ
ＰＵＴは、それぞれが属する各下位シェルフ２〜Ｎに実
装されている下位シェルフ内ＣＰＵＴ−１−１〜Ｔ−５
の管理を行うようになっている。
【００１６】さらに、装置機能中枢用ＣＰＵＡおよび下
位シェルフ２、下位シェルフＮ−１，下位シェルフＮ−
２、下位シェルフＮにそれぞれ実装されている下位シェ
ルフ機能中枢用ＣＰＵＴは、それぞれ管理している各Ｃ
ＰＵに対する制御データを持ち、装置の立ち上げ時や各
ＣＰＵユニットの挿抜時、制御データを各ＣＰＵへ送信
する。この制御データを受信した各ＣＰＵは、この制御
データをトリガ信号として動作を開始するようになって
いる。
位シェルフ２、下位シェルフＮ−１，下位シェルフＮ−
２、下位シェルフＮにそれぞれ実装されている下位シェ
ルフ機能中枢用ＣＰＵＴは、それぞれ管理している各Ｃ
ＰＵに対する制御データを持ち、装置の立ち上げ時や各
ＣＰＵユニットの挿抜時、制御データを各ＣＰＵへ送信
する。この制御データを受信した各ＣＰＵは、この制御
データをトリガ信号として動作を開始するようになって
いる。
【００１７】次に、この第１実施の形態の動作について
図１を参照して説明する。図１において、各ＣＰＵのＦ
／Ｗバージョンがどのバージョンで運用されるべきかと
いう情報（Ｆ／Ｗバージョン管理情報）は、装置機能中
枢用ＣＰＵＡが管理する。この装置機能中枢用ＣＰＵＡ
を除く上位シェルフ内ＣＰＵＡ−１−１〜ＣＰＵＡ−８
および下位シェルフ機能中枢用ＣＰＵＴのＦ／Ｗバージ
ョンチェックは装置機能中枢用ＣＰＵＡが行う。また、
下位シェルフ機能中枢用ＣＰＵＴを除く下位シェルフ内
ＣＰＵＴ−１−１〜Ｔ−５のＦ／Ｗバージョンチェック
は、下位シェルフ機能中枢用ＣＰＵＴが行う。
図１を参照して説明する。図１において、各ＣＰＵのＦ
／Ｗバージョンがどのバージョンで運用されるべきかと
いう情報（Ｆ／Ｗバージョン管理情報）は、装置機能中
枢用ＣＰＵＡが管理する。この装置機能中枢用ＣＰＵＡ
を除く上位シェルフ内ＣＰＵＡ−１−１〜ＣＰＵＡ−８
および下位シェルフ機能中枢用ＣＰＵＴのＦ／Ｗバージ
ョンチェックは装置機能中枢用ＣＰＵＡが行う。また、
下位シェルフ機能中枢用ＣＰＵＴを除く下位シェルフ内
ＣＰＵＴ−１−１〜Ｔ−５のＦ／Ｗバージョンチェック
は、下位シェルフ機能中枢用ＣＰＵＴが行う。
【００１８】装置電源の投入による装置一斉立ち上げ時
および各ＣＰＵユニットの挿抜時、装置機能中枢用ＣＰ
ＵＡは上位シェルフ内ＣＰＵＡ−１−１〜Ａ−８、およ
び下位シェルフ機能中枢用ＣＰＵＴからＦ／Ｗバージョ
ンを取得して、装置機能中枢用ＣＰＵＡが管理するＦ／
Ｗバージョン管理情報と比較を行う。この比較の結果、
装置機能中枢用ＣＰＵＡが管理するＦ／Ｗバージョン管
理情報と下位シェルフ機能中枢用ＣＰＵＴから取得した
Ｆ／Ｗバージョンとが一致すると、装置機能中枢用ＣＰ
ＵＡは下位シェルフ内ＣＰＵＴ−１−１〜Ｔ−５のＦ／
Ｗバージョン管理情報を下位シェルフ機能中枢用ＣＰＵ
Ｔへ送信する。
および各ＣＰＵユニットの挿抜時、装置機能中枢用ＣＰ
ＵＡは上位シェルフ内ＣＰＵＡ−１−１〜Ａ−８、およ
び下位シェルフ機能中枢用ＣＰＵＴからＦ／Ｗバージョ
ンを取得して、装置機能中枢用ＣＰＵＡが管理するＦ／
Ｗバージョン管理情報と比較を行う。この比較の結果、
装置機能中枢用ＣＰＵＡが管理するＦ／Ｗバージョン管
理情報と下位シェルフ機能中枢用ＣＰＵＴから取得した
Ｆ／Ｗバージョンとが一致すると、装置機能中枢用ＣＰ
ＵＡは下位シェルフ内ＣＰＵＴ−１−１〜Ｔ−５のＦ／
Ｗバージョン管理情報を下位シェルフ機能中枢用ＣＰＵ
Ｔへ送信する。
【００１９】次に、下位シェルフ機能中枢用ＣＰＵＴは
この下位シェルフ内ＣＰＵＴ−１−１〜Ｔ−５のＦ／Ｗ
バージョン管理情報と下位シェルフ内ＣＰＵＴ−１−１
〜Ｔ−５から取得したＦ／Ｗバージョンとを比較する。
装置機能中枢用ＣＰＵＡは上位シェルフ内ＣＰＵＡ−１
−１〜Ａ−５のＦ／ＷバージョンとＦ／Ｗバージョン管
理情報とを比較する。この比較の結果、一致すれば、装
置機能中枢用ＣＰＵＡは一致した上位シェルフ内ＣＰＵ
Ａ−１−１〜Ａ−５のいずれかに対して制御データを送
信することにより、この制御データを受信した上位シェ
ルフ内ＣＰＵＡ−１−１〜Ａ−５のいずれかが動作を開
始する。
この下位シェルフ内ＣＰＵＴ−１−１〜Ｔ−５のＦ／Ｗ
バージョン管理情報と下位シェルフ内ＣＰＵＴ−１−１
〜Ｔ−５から取得したＦ／Ｗバージョンとを比較する。
装置機能中枢用ＣＰＵＡは上位シェルフ内ＣＰＵＡ−１
−１〜Ａ−５のＦ／ＷバージョンとＦ／Ｗバージョン管
理情報とを比較する。この比較の結果、一致すれば、装
置機能中枢用ＣＰＵＡは一致した上位シェルフ内ＣＰＵ
Ａ−１−１〜Ａ−５のいずれかに対して制御データを送
信することにより、この制御データを受信した上位シェ
ルフ内ＣＰＵＡ−１−１〜Ａ−５のいずれかが動作を開
始する。
【００２０】同様にして、下位シェルフ機能中枢用ＣＰ
ＵＴは下位シェルフ内ＣＰＵＴ−１−１〜Ｔ−５のＦ／
ＷバージョンとＦ／Ｗバージョン管理情報との比較を行
う。この比較の結果、一致すれば、下位シェルフ機能中
枢用ＣＰＵＴは一致した下位シェルフ内ＣＰＵＴ−１−
１〜Ｔ−５のいずれかに対して制御データを送信するこ
とにより、この制御データを受信した下位シェルフ内Ｃ
ＰＵＴ−１−１〜Ｔ−５のいずれかが動作を開始する。
ＵＴは下位シェルフ内ＣＰＵＴ−１−１〜Ｔ−５のＦ／
ＷバージョンとＦ／Ｗバージョン管理情報との比較を行
う。この比較の結果、一致すれば、下位シェルフ機能中
枢用ＣＰＵＴは一致した下位シェルフ内ＣＰＵＴ−１−
１〜Ｔ−５のいずれかに対して制御データを送信するこ
とにより、この制御データを受信した下位シェルフ内Ｃ
ＰＵＴ−１−１〜Ｔ−５のいずれかが動作を開始する。
【００２１】また、上記比較の結果、不一致の場合に
は、装置機能中枢用ＣＰＵＡは上位シェルフ内ＣＰＵＡ
−１−１〜Ａ−５のいずれに対しても、制御データの送
信を中止し、その上位シェルフ内ＣＰＵＡ−１−１〜Ａ
−５がバージョン不一致であるアラームを発生して、保
守者に対してＦ／Ｗの交換を促す。同様にして、下位シ
ェルフ機能中枢用ＣＰＵＴは、上記比較の結果が不一致
の場合には、下位シェルフ内ＣＰＵＴ−１−１〜Ｔ−５
のいずれに対しても、制御データの送信を中止し、その
下位シェルフ内ＣＰＵＴ−１−１〜Ｔ−５がバージョン
不一致であるアラームを発生して、保守者に対してＦ／
Ｗの交換を促す。このようにして、Ｆ／Ｗバージョンチ
ェックを行うことにより、ＣＰＵ間通信の整合性異常に
よる誤動作を回避することができる。
は、装置機能中枢用ＣＰＵＡは上位シェルフ内ＣＰＵＡ
−１−１〜Ａ−５のいずれに対しても、制御データの送
信を中止し、その上位シェルフ内ＣＰＵＡ−１−１〜Ａ
−５がバージョン不一致であるアラームを発生して、保
守者に対してＦ／Ｗの交換を促す。同様にして、下位シ
ェルフ機能中枢用ＣＰＵＴは、上記比較の結果が不一致
の場合には、下位シェルフ内ＣＰＵＴ−１−１〜Ｔ−５
のいずれに対しても、制御データの送信を中止し、その
下位シェルフ内ＣＰＵＴ−１−１〜Ｔ−５がバージョン
不一致であるアラームを発生して、保守者に対してＦ／
Ｗの交換を促す。このようにして、Ｆ／Ｗバージョンチ
ェックを行うことにより、ＣＰＵ間通信の整合性異常に
よる誤動作を回避することができる。
【００２２】次に、この発明の他の実施の形態について
説明する。図１において、装置機能中枢用ＣＰＵＡが上
位シェルフ内ＣＰＵＡ−１−１〜Ａ−５および下位シェ
ルフ機能中枢用ＣＰＵＴのＦ／Ｗバージョン情報を管理
して、ＣＰＵ間通信の整合性チェックを行っている。ま
た、Ｆ／Ｗバージョンは通常、「Ver:xx.yy」のように
バージョン部｛Version部（xx部）｝とリバージョン部
｛Revision部（yy部）｝で定義されている。
説明する。図１において、装置機能中枢用ＣＰＵＡが上
位シェルフ内ＣＰＵＡ−１−１〜Ａ−５および下位シェ
ルフ機能中枢用ＣＰＵＴのＦ／Ｗバージョン情報を管理
して、ＣＰＵ間通信の整合性チェックを行っている。ま
た、Ｆ／Ｗバージョンは通常、「Ver:xx.yy」のように
バージョン部｛Version部（xx部）｝とリバージョン部
｛Revision部（yy部）｝で定義されている。
【００２３】そこで、Ｆ／Ｗバージョン比較をバージョ
ン部、リバージョン部ともに行うとすると、装置機能中
枢用ＣＰＵＡ以外のＣＰＵで、ＣＰＵ間通信を伴わない
バージョン・アップがあった場合、リバージョン部のみ
を変更するが、装置機能中枢用ＣＰＵＡで持つそのＣＰ
Ｕの管理情報を書き換える必要があるため、１つのＦ／
Ｗをバージョン・アップすればよいところを、装置機能
中枢用ＣＰＵＡまでバージョン・アップすることにな
り、管理上混乱を招くおそれがある。したがって、バー
ジョン部のみを比較対象として、ＣＰＵ間インタフェー
スの変更がないバージョン・アップについては、リバー
ジョン部のみの変更を行うようにする。
ン部、リバージョン部ともに行うとすると、装置機能中
枢用ＣＰＵＡ以外のＣＰＵで、ＣＰＵ間通信を伴わない
バージョン・アップがあった場合、リバージョン部のみ
を変更するが、装置機能中枢用ＣＰＵＡで持つそのＣＰ
Ｕの管理情報を書き換える必要があるため、１つのＦ／
Ｗをバージョン・アップすればよいところを、装置機能
中枢用ＣＰＵＡまでバージョン・アップすることにな
り、管理上混乱を招くおそれがある。したがって、バー
ジョン部のみを比較対象として、ＣＰＵ間インタフェー
スの変更がないバージョン・アップについては、リバー
ジョン部のみの変更を行うようにする。
【００２４】たとえば、上位シェルフ内ＣＰＵＡ−１
（上位シェルフ内ＣＰＵＡ−１−１とＡ−１−２からな
る）が「Ver01.00」のＦ／Ｗバージョンであったとし
て、装置機能中枢用ＣＰＵＡの持つ上位シェルフ内ＣＰ
Ｕａ−１のバージョン管理情報が「Ver01.00」であった
とする。この場合、機能追加などにより上位シェルフ内
ＣＰＵＡ−１がバージョン・アップする際、装置機能中
枢用ＣＰＵＡと上位シェルフ内ＣＰＵＡ−１のＣＰＵ間
インタフェースが変更されなければ、上位シェルフ内Ｃ
ＰＵＡ−１はリバージョンのみ変更して、バージョンは
変更しない。したがって、この例の場合、上位シェルフ
内ＣＰＵＡ−１のバージョン・アップのみを行うことに
より、機能追加などが可能となる。
（上位シェルフ内ＣＰＵＡ−１−１とＡ−１−２からな
る）が「Ver01.00」のＦ／Ｗバージョンであったとし
て、装置機能中枢用ＣＰＵＡの持つ上位シェルフ内ＣＰ
Ｕａ−１のバージョン管理情報が「Ver01.00」であった
とする。この場合、機能追加などにより上位シェルフ内
ＣＰＵＡ−１がバージョン・アップする際、装置機能中
枢用ＣＰＵＡと上位シェルフ内ＣＰＵＡ−１のＣＰＵ間
インタフェースが変更されなければ、上位シェルフ内Ｃ
ＰＵＡ−１はリバージョンのみ変更して、バージョンは
変更しない。したがって、この例の場合、上位シェルフ
内ＣＰＵＡ−１のバージョン・アップのみを行うことに
より、機能追加などが可能となる。
【００２５】
【発明の効果】以上のように、この発明によれば、バー
ジョン・アップ時にＣＰＵ間通信でインタフェースが変
更になった場合、ＣＰＵ間通信での不整合を検出するこ
とにより、誤動作を回避できる。また、バージョン・ア
ップすべきＦ／Ｗが複数存在し、ＣＰＵ間インタフェー
スが変更になった場合、ＣＰＵ間通信での誤動作を回避
するために、Ｆ／Ｗのバージョン・アップ順序を意識す
る必要がなくなる。さらに、Ｆ／Ｗ交換をする際、同種
ＣＰＵをずべて最新のＦ／Ｗバージョンに載せ代える必
要があるが、どのＦ／Ｗが古いバージョンで動作してい
るかがすぐに分かるため、Ｆ／Ｗバージョンの管理がし
易くなる。
ジョン・アップ時にＣＰＵ間通信でインタフェースが変
更になった場合、ＣＰＵ間通信での不整合を検出するこ
とにより、誤動作を回避できる。また、バージョン・ア
ップすべきＦ／Ｗが複数存在し、ＣＰＵ間インタフェー
スが変更になった場合、ＣＰＵ間通信での誤動作を回避
するために、Ｆ／Ｗのバージョン・アップ順序を意識す
る必要がなくなる。さらに、Ｆ／Ｗ交換をする際、同種
ＣＰＵをずべて最新のＦ／Ｗバージョンに載せ代える必
要があるが、どのＦ／Ｗが古いバージョンで動作してい
るかがすぐに分かるため、Ｆ／Ｗバージョンの管理がし
易くなる。
【図１】この発明によるファームウェア・バージョン管
理によるＣＰＵ間通信整合性チェック方法の第１実施の
形態に適用される複数の異なるＣＰＵで構成される伝送
装置の詳細な階層構造を示す説明図である。
理によるＣＰＵ間通信整合性チェック方法の第１実施の
形態に適用される複数の異なるＣＰＵで構成される伝送
装置の詳細な階層構造を示す説明図である。
【図２】この発明によるファームウェア・バージョン管
理によるＣＰＵ間通信整合性チェック方法の第１実施の
形態に適用される複数の異なるＣＰＵで構成される伝送
装置の概略階層構造を示す説明図である。
理によるＣＰＵ間通信整合性チェック方法の第１実施の
形態に適用される複数の異なるＣＰＵで構成される伝送
装置の概略階層構造を示す説明図である。
１……上位シェルフ、２〜Ｎ……下位シェルフ、Ａ……
装置機能中枢用ＣＰＵ、Ｂ，Ｃ，Ｔ……下位シェルフ機
能中枢用ＣＰＵ、Ａ−１〜Ａ−８，Ａ−１−１，Ａ−１
−１，Ａ−１−２、Ｔ−１〜Ｔ−５，Ｔ−１−１〜Ｔ−
１−３、Ｔ−２−１〜Ｔ−２−３……下位シェルフ内Ｃ
ＰＵ。
装置機能中枢用ＣＰＵ、Ｂ，Ｃ，Ｔ……下位シェルフ機
能中枢用ＣＰＵ、Ａ−１〜Ａ−８，Ａ−１−１，Ａ−１
−１，Ａ−１−２、Ｔ−１〜Ｔ−５，Ｔ−１−１〜Ｔ−
１−３、Ｔ−２−１〜Ｔ−２−３……下位シェルフ内Ｃ
ＰＵ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宿南 秀行 神奈川県川崎市中原区小杉町一丁目403番 地 日本電気テレコムシステム株式会社内 Ｆターム(参考） 5B076 AC07
Claims (6)
- 【請求項１】 下位シェルフ内ＣＰＵおよび下位シェル
フの機能中枢に位置し、かつこの下位シェルフ内ＣＰＵ
を管理する下位シェルフ機能中枢用ＣＰＵを下位シェル
フに実装し、上位シェルフ内ＣＰＵおよび装置の機能中
枢に位置し、この上位シェルフ内ＣＰＵおよび上記下位
シェルフ機能中枢用ＣＰＵを管理する装置機能用ＣＰＵ
を上位シェルフに実装した複数のＣＰＵで構成される伝
送装置において、 電源投入により装置一斉立上げ時および各ＣＰＵユニッ
トの挿抜時に上記装置機能中枢用ＣＰＵにより上記上位
シェルフ内ＣＰＵと上記下位シェルフ機能中枢用ＣＰＵ
からファームウェア・バージョンを取得して上記装置機
能中枢用ＣＰＵが管理するファームウェア・バージョン
管理情報と比較する第１ステップと、 上記比較の結果、上記下位シェルフ機能中枢用ＣＰＵに
対するファームウェア・バージョンと上記装置機能中枢
用ＣＰＵが管理するファームウェア・バージョン管理情
報と一致したときに上記下位シェルフ内ＣＰＵのファー
ムウェア・バージョン管理情報を上記装置機能中枢用Ｃ
ＰＵから上記下位シェルフ機能中枢用ＣＰＵへ送信する
第２ステップと、 この下位シェルフ内ＣＰＵのファームウェア・バージョ
ン管理情報と上記下位シェルフ機能中枢用ＣＰＵが上記
下位シェルフ内ＣＰＵから取得したファームウェア・バ
ージョンと比較する第３ステップと、 上記装置機能中枢用ＣＰＵにより上記上位シェルフ内Ｃ
ＰＵのファームウェア・バージョンと上記装置機能中枢
用ＣＰＵのファームウェア・バージョン管理情報との比
較の結果バージョンが一致した上記上位シェルフ内ＣＰ
Ｕに対して制御データを送信して動作を開始させ、かつ
バージョンの不一致の上記上位シェルフ内ＣＰＵに対し
て制御データの送信を中止する第４ステップと、 上記下位シェルフ機能中枢用ＣＰＵのファームウェア・
バージョン管理情報と上記下位シェル内ＣＰＵのファー
ムウェア・バージョンとの比較の結果、バージョンが一
致した上記下位シェルフ内ＣＰＵに対して制御データを
送信して駆動を開始させ、かつバージョンの不一致の上
記下位シェルフ内ＣＰＵに対して制御データの送信を中
止する第５ステップと、 を含むことを特徴とするファームウェア・バージョン管
理によるＣＰＵ間通信整合性チェック方法。 - 【請求項２】 上記装置機能中枢用ＣＰＵは、上記上位
シェルフ内ＣＰＵのファームウェア・バージョンと上記
装置機能中枢用ＣＰＵのファームウェア・バージョン管
理情報との比較の結果、バージョンが不一致の場合に
は、不一致の上記上位シェルフ内ＣＰＵに対してバージ
ョン不一致のアラームを発生して保守者にファームウェ
アの交換を促すことを特徴とする請求項１記載のファー
ムウェア・バージョン管理によるＣＰＵ間通信整合性チ
ェック方法。 - 【請求項３】 上記下位シェルフ機能中枢用ＣＰＵは、
上記下位シェルフ機能中枢用ＣＰＵのファームウェア・
バージョン管理情報と上記下位シェル内ＣＰＵのファー
ムウェア・バージョンとの比較の結果、バージョンの不
一致の場合には、不一致の上記下位シェルフ内ＣＰＵに
対して制御データバージョン不一致のアラームを発生し
て保守者にファームウェアの交換を促すことを特徴とす
る請求項１記載のファームウェア・バージョン管理によ
るＣＰＵ間通信整合性チェック方法。 - 【請求項４】 上記装置機能中枢用ＣＰＵは、上記上位
シェルフ内ＣＰＵまたは上記下位シェルフ機能中枢用Ｃ
ＰＵのずれかから取得したファームウェア・バージョン
情報と上記装置機能中枢用ＣＰＵが管理している各ＣＰ
Ｕのファームウェア・バージョン管理情報との比較時に
バージョン部分のみを比較対象とすることを特徴とする
請求項１記載のファームウェア・バージョン管理による
ＣＰＵ間通信整合性チェック方法。 - 【請求項５】 上記装置機能中枢用ＣＰＵは、上記上位
シェルフ内ＣＰＵまたは上記下位シェルフ機能中枢用Ｃ
ＰＵのいずれかから取得したファームウェア・バージョ
ン情報と上記装置機能中枢用ＣＰＵが管理している各Ｃ
ＰＵのファームウェア・バージョン管理情報との比較時
にバージョン部分のみを比較対象とする場合に、上記上
位シェルフ内ＣＰＵまたは上記下位シェルフ機能中枢用
ＣＰＵのいずれかのバージョンアップを行うときに、上
記装置機能中枢用ＣＰＵと上記上位シェルフ内ＣＰＵま
たは上記下位シェルフ機能中枢用ＣＰＵのいずれかのＣ
ＰＵ間インタフェースが変更されなければ、上記上位シ
ェルフ内ＣＰＵまたは上記下位シェルフ機能中枢用ＣＰ
Ｕのいずれかのリバージョンのみを変更してバージョン
の変更を行わないことを特徴とする請求項４記載のファ
ームウェア・バージョン管理によるＣＰＵ間通信整合性
チェック方法。 - 【請求項６】 上記下位シェルフは、複数の階層からな
ることを特徴とする請求項１乃至５に何れか１項に記載
のファームウェア・バージョン管理によるＣＰＵ間通信
整合性チェック方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11111751A JP2000305758A (ja) | 1999-04-20 | 1999-04-20 | ファームウェア・バージョン管理によるｃｐｕ間通信整合性チェック方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11111751A JP2000305758A (ja) | 1999-04-20 | 1999-04-20 | ファームウェア・バージョン管理によるｃｐｕ間通信整合性チェック方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000305758A true JP2000305758A (ja) | 2000-11-02 |
Family
ID=14569274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11111751A Pending JP2000305758A (ja) | 1999-04-20 | 1999-04-20 | ファームウェア・バージョン管理によるｃｐｕ間通信整合性チェック方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000305758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1519252A1 (en) * | 2003-09-26 | 2005-03-30 | Omron Corporation | Programmable controller, programmable controller system, CPU unit and method of starting duplexed operation |
-
1999
- 1999-04-20 JP JP11111751A patent/JP2000305758A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1519252A1 (en) * | 2003-09-26 | 2005-03-30 | Omron Corporation | Programmable controller, programmable controller system, CPU unit and method of starting duplexed operation |
| CN100346290C (zh) * | 2003-09-26 | 2007-10-31 | 欧姆龙株式会社 | 可编程控制器及系统、中央处理器和双重化运转开始方法 |
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