JPS6273356A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6273356A JPS6273356A JP21230285A JP21230285A JPS6273356A JP S6273356 A JPS6273356 A JP S6273356A JP 21230285 A JP21230285 A JP 21230285A JP 21230285 A JP21230285 A JP 21230285A JP S6273356 A JPS6273356 A JP S6273356A
- Authority
- JP
- Japan
- Prior art keywords
- error
- iop1
- activation
- iop0
- signal lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、命令処理装置と複数台の入出力制御装置から
構成されるデータ処理装置に関し、特に入出力制御装置
の起動に関する３、〔発明の背景〕 最近の高性能データ処理装置では、動的バス選択機能が
設けられている。これは、入出力値（ｉｌ（以下工０と
称す）を複数のチャネルを介して接続し、メモリに対し
て複数のパスをもつようＫし、これらのパスのあるもの
が使用中であっても、未使用のパスがあれば、ＩＯを起
動できるようにする機能である。前述の動的パス選択機
能をサポートしており、しかも、１台または複数台の命
令処理装置（以下ＩＰと称す９と複数台の入出力制御装
置（以下１０Ｐと称す）を含んで構成されるシステムで
あって、ＩＯのパスが複数のＩＯＰに分かれて存在する
場合、ＩＰは起動処理を行っとき、ＩＰに接続されてい
るＩＯＰを起動しなげればならないつ ４ｉ数のＩＰとＩＯＰを宮んで構成される大規模システ
ムでは、工０のパスを、複数のｌ０ＰＫ役ける等、構成
制御上の制約をあまり受けずにシステムを構成したいと
いう強い要望がある。
構成されるデータ処理装置に関し、特に入出力制御装置
の起動に関する３、〔発明の背景〕 最近の高性能データ処理装置では、動的バス選択機能が
設けられている。これは、入出力値（ｉｌ（以下工０と
称す）を複数のチャネルを介して接続し、メモリに対し
て複数のパスをもつようＫし、これらのパスのあるもの
が使用中であっても、未使用のパスがあれば、ＩＯを起
動できるようにする機能である。前述の動的パス選択機
能をサポートしており、しかも、１台または複数台の命
令処理装置（以下ＩＰと称す９と複数台の入出力制御装
置（以下１０Ｐと称す）を含んで構成されるシステムで
あって、ＩＯのパスが複数のＩＯＰに分かれて存在する
場合、ＩＰは起動処理を行っとき、ＩＰに接続されてい
るＩＯＰを起動しなげればならないつ ４ｉ数のＩＰとＩＯＰを宮んで構成される大規模システ
ムでは、工０のパスを、複数のｌ０ＰＫ役ける等、構成
制御上の制約をあまり受けずにシステムを構成したいと
いう強い要望がある。
このような要望を満たすために、１台のＩＰから複数の
ＩＯＰを効率よ（起動する方式が必要となる。
ＩＯＰを効率よ（起動する方式が必要となる。
従来、動的パス選択機能をサポートしており、しかも、
１台または複数台のＩＰと複数台のＩＯＰを含んで構成
され、ＩＯのパスが複数のＩＯＰに分かれて存在し、且
つＩＰは起動信号と同時に、命令コード等、ＩＯＰ起動
情報を転送し、ＩＯＰ側でこのデータに誤りを検出した
場合、１０ＰはＩＰにこれを知らせ、ＩＰは再起動を行
うようなシステムでは、１台のＩＯＰごとに、誤りなく
起動情報が転送されたことを確認するため、１台ずつ順
に起動しなければならなかった。このため、起動命令の
処理時間は、ＩＯＰ起動前の処理時間は一定であるが、
起動するＩＯＰの台数が増すごとに、起動処理時間が伸
びるという問題がある。
１台または複数台のＩＰと複数台のＩＯＰを含んで構成
され、ＩＯのパスが複数のＩＯＰに分かれて存在し、且
つＩＰは起動信号と同時に、命令コード等、ＩＯＰ起動
情報を転送し、ＩＯＰ側でこのデータに誤りを検出した
場合、１０ＰはＩＰにこれを知らせ、ＩＰは再起動を行
うようなシステムでは、１台のＩＯＰごとに、誤りなく
起動情報が転送されたことを確認するため、１台ずつ順
に起動しなければならなかった。このため、起動命令の
処理時間は、ＩＯＰ起動前の処理時間は一定であるが、
起動するＩＯＰの台数が増すごとに、起動処理時間が伸
びるという問題がある。
本発明の目的は、１台または複数台のＩＰと、複数台の
ＩＯＰを含んで構成されるシステムにおいて、ＩＰが同
時に複数台のＩＯＰを起動するデータ処理装置を提供す
ることにある。
ＩＯＰを含んで構成されるシステムにおいて、ＩＰが同
時に複数台のＩＯＰを起動するデータ処理装置を提供す
ることにある。
第１図は本発明の一実施例のブロック図である。本シス
テムは、ＩＰ１と制御値を纜（以下ＣＵと称す）２とｌ
０Ｐｏ−ｓ、ｌ０Ｐ１−４から構成される、 第２図は第１図の実施例を説明するフローチャートであ
る。第２囚の７０−チャートに従って、第１図で示され
るＩ）’、（？Ｕｉｌｌｌの起動処理を説明する。
テムは、ＩＰ１と制御値を纜（以下ＣＵと称す）２とｌ
０Ｐｏ−ｓ、ｌ０Ｐ１−４から構成される、 第２図は第１図の実施例を説明するフローチャートであ
る。第２囚の７０−チャートに従って、第１図で示され
るＩ）’、（？Ｕｉｌｌｌの起動処理を説明する。
起動命令の処理は、最初に前処理１を行う。
これは、ＩＯＰの起動の障害となる例外的な条件がない
かどうかのチェックである。マイクロ７０グラム？ｆｆ
１Ｊ（ｉｌｌによって、エネーブルラッテ１ｏ１１１の
トリガ信号を’１ ’ Ｋする− トリガ信号はＩＰｌ
からのマイクロプログラムのデコーダ１２の第２出力で
ある。１３はＩＰｌからデコーダ１２へのマイクロプロ
グラムフィールド信号線であり、１４は同じくエネーブ
ル信号線である。ラッチ１０はＩＰ１からのｌｏＰｏ選
択信号線１５、ｌ０ＰＯからのｌ０Ｐｏ起動可能信号緘
１６がともに１１１でトリガ信号が発行されるとアンド
ゲート１ｏ。
かどうかのチェックである。マイクロ７０グラム？ｆｆ
１Ｊ（ｉｌｌによって、エネーブルラッテ１ｏ１１１の
トリガ信号を’１ ’ Ｋする− トリガ信号はＩＰｌ
からのマイクロプログラムのデコーダ１２の第２出力で
ある。１３はＩＰｌからデコーダ１２へのマイクロプロ
グラムフィールド信号線であり、１４は同じくエネーブ
ル信号線である。ラッチ１０はＩＰ１からのｌｏＰｏ選
択信号線１５、ｌ０ＰＯからのｌ０Ｐｏ起動可能信号緘
１６がともに１１１でトリガ信号が発行されるとアンド
ゲート１ｏ。
を介して＋１１がセットされる。ラッチ１１はＩＯＰ１
側のものでラッチ１ｏと同様な動作で、ＩＰＩからのｌ
ｏＰｌ選択信号線１７、ＩＯＰ１からのｌ０Ｐ１起動可
能信号線１６がともに１１のとき、アンドゲート１０１
を介してセットされる。
側のものでラッチ１ｏと同様な動作で、ＩＰＩからのｌ
ｏＰｌ選択信号線１７、ＩＯＰ１からのｌ０Ｐ１起動可
能信号線１６がともに１１のとき、アンドゲート１０１
を介してセットされる。
次にＩＰからのマイクロプログラム制御によってデコー
ダ１２の第０出力でＡ側選択ラッチ１９１１１をセット
する。このラッチ１９が１１１であると、選択回路２０
．２１のＡ入力が選択される。
ダ１２の第０出力でＡ側選択ラッチ１９１１１をセット
する。このラッチ１９が１１１であると、選択回路２０
．２１のＡ入力が選択される。
以後、選択回路２０．２１出力がともに１１１として説
明を続ける。
明を続ける。
次にテスト０（図の’ｌ：ｓＴＯ＞を行う。これはｌ０
ＰＯおよび１が起動可能かどうかのテストであり、アン
ドゲート１０８．１０９、オアゲート１１２を介して出
力ＩＰに与える。＋１１のとき起動可能であるが、ＩＯ
＋のときは起動不能である。０のときは、コンディジ目
ンコード（以下ＣＣと称す）３をセットして、終了する
。
ＰＯおよび１が起動可能かどうかのテストであり、アン
ドゲート１０８．１０９、オアゲート１１２を介して出
力ＩＰに与える。＋１１のとき起動可能であるが、ＩＯ
＋のときは起動不能である。０のときは、コンディジ目
ンコード（以下ＣＣと称す）３をセットして、終了する
。
テスト０が１１１の場合、前処理２を実施する。
前処理２はメモリ上にＩＯ単位に存在するエントリーか
らデータ（ユニット制御語ＵＣＷと称す）をフェンし、
ＵＣＷ内の工０が起動可能かどうかを表示する状態表示
ビットをみて１０が起動可能状態にあるかどうかを調べ
る。ＩＯが起動可能状態にない場合、状態に応じてＣＣ
２または６をセットして終了する。ＩＯが起動可能状態
にあれば命令コード等起動情報をレジスタ２４．２５に
セットして、ＩＯＰ起動信号デコーダ１２からの第６出
力の制御で発行する。デコーダ１２の第６出力によりて
ラッチ２２．２３はリセットされる。起動信号はアンド
ゲート１０２．１０３を介してＩ（ＪＰＯ起動信号線２
６、■ＯＰ１起動ｆゴ号？ｆｓ２７に与えられる。
らデータ（ユニット制御語ＵＣＷと称す）をフェンし、
ＵＣＷ内の工０が起動可能かどうかを表示する状態表示
ビットをみて１０が起動可能状態にあるかどうかを調べ
る。ＩＯが起動可能状態にない場合、状態に応じてＣＣ
２または６をセットして終了する。ＩＯが起動可能状態
にあれば命令コード等起動情報をレジスタ２４．２５に
セットして、ＩＯＰ起動信号デコーダ１２からの第６出
力の制御で発行する。デコーダ１２の第６出力によりて
ラッチ２２．２３はリセットされる。起動信号はアンド
ゲート１０２．１０３を介してＩ（ＪＰＯ起動信号線２
６、■ＯＰ１起動ｆゴ号？ｆｓ２７に与えられる。
ｌ０Ｐｏ、１起動後、ｌ０ＰＯ１１からの応答信号を待
つ。２８はｌ０Ｐｏ応答信号線、２９はｌ０Ｐ１応答信
号線である。３０はｌ０ＰＯ工ラー信号線、３１はｌ０
Ｐ１工ラー信号線である、ＩＯＰ側で、受取った起動情
報にエラーを検出した場合、応答信号を１１１、エラー
信号＋１１として応答する。
つ。２８はｌ０Ｐｏ応答信号線、２９はｌ０Ｐ１応答信
号線である。３０はｌ０ＰＯ工ラー信号線、３１はｌ０
Ｐ１工ラー信号線である、ＩＯＰ側で、受取った起動情
報にエラーを検出した場合、応答信号を１１１、エラー
信号＋１１として応答する。
ｌ０ＰＯ１１からの応答信号はラッチ２２．２３にセッ
トされる。ｌ０Ｐｏ、１からのエラー信号はラッチ６２
．５５にセットされるーテスト１で（図のＴＥＳＴｌ）
ＩＯＰからの応答があったかどうかをアンドゲート１０
６．１０７．１１０を介する出力でテストする。ｌｏＰ
Ｏｌｌ両１０Ｐの応答があった場合、テスト１が１１１
となる。テスト１の成立条件はアンドゲート１１０によ
るアンドであるので、両ＩＯＰから応答がないと成立し
ない。次にテスト２（図のＴＥＳＴ２）で、ＩＯＰから
エラー信号が送られたかどうかをアンドゲート１０４．
１０５、オアゲート１１１を介する出力でテストする。
トされる。ｌ０Ｐｏ、１からのエラー信号はラッチ６２
．５５にセットされるーテスト１で（図のＴＥＳＴｌ）
ＩＯＰからの応答があったかどうかをアンドゲート１０
６．１０７．１１０を介する出力でテストする。ｌｏＰ
Ｏｌｌ両１０Ｐの応答があった場合、テスト１が１１１
となる。テスト１の成立条件はアンドゲート１１０によ
るアンドであるので、両ＩＯＰから応答がないと成立し
ない。次にテスト２（図のＴＥＳＴ２）で、ＩＯＰから
エラー信号が送られたかどうかをアンドゲート１０４．
１０５、オアゲート１１１を介する出力でテストする。
どちらか一方のＩＯＰからエラー１号が送られるとテス
ト２が１１１となる。テスト２がｌ□＋の場合、ＣＣ１
０をセットして終了する〜テスト２が１１１の場合、再
起動処理を行う。
ト２が１１１となる。テスト２がｌ□＋の場合、ＣＣ１
０をセットして終了する〜テスト２が１１１の場合、再
起動処理を行う。
再起動処理は次の手順で行う。まず、エラー信号をセッ
トするラッチ３２．３６の出力を別のラッチ３４．５５
にセットするためトリガ信号を発行する（デコーダ１２
の第４出力）。次にデコーダ１２の第１出力でＡ側選択
ラッチ１９のリセットを行う。選択回路２０およびもし
くは２１０Ｂ入力が選択される。すなわち、エラー信号
を送付したＴＯＰのみ選ばれる８次ＫＩＯＰ起動イぎ号
を発行する、前回エラー信号を送付したＩＯＰだげに相
動信号が発行さｒしる、以後、前回同僚テスト０．１を
実行する。所定回数、再起動を行っても、テスト２が１
０１とならないｆｄＡ 仕、エラー処理を実施して終了
する。所定回数内で、テスト２が１０１となった場合、
正常終了する、ＩＰによって起動されたＩＯＰは、ＩＯ
Ｐ同志競合して、メモリから該当工０のＵＣＷをフェッ
チして該肖する状態表示ビットによってＩＯの状態を調
べる。選択可能なパスが自ＩＯＰ内に存在し、またその
ＩＯが起動されていない場合命令コードに応じた起動を
行い、その旨ＵＣＷに表示して再びメモリにストアする
。自ＩＯＰ内に起動可能なバスがない場合、または既に
起動中の場合、ＩＯＰ側は何もしない。
トするラッチ３２．３６の出力を別のラッチ３４．５５
にセットするためトリガ信号を発行する（デコーダ１２
の第４出力）。次にデコーダ１２の第１出力でＡ側選択
ラッチ１９のリセットを行う。選択回路２０およびもし
くは２１０Ｂ入力が選択される。すなわち、エラー信号
を送付したＴＯＰのみ選ばれる８次ＫＩＯＰ起動イぎ号
を発行する、前回エラー信号を送付したＩＯＰだげに相
動信号が発行さｒしる、以後、前回同僚テスト０．１を
実行する。所定回数、再起動を行っても、テスト２が１
０１とならないｆｄＡ 仕、エラー処理を実施して終了
する。所定回数内で、テスト２が１０１となった場合、
正常終了する、ＩＰによって起動されたＩＯＰは、ＩＯ
Ｐ同志競合して、メモリから該当工０のＵＣＷをフェッ
チして該肖する状態表示ビットによってＩＯの状態を調
べる。選択可能なパスが自ＩＯＰ内に存在し、またその
ＩＯが起動されていない場合命令コードに応じた起動を
行い、その旨ＵＣＷに表示して再びメモリにストアする
。自ＩＯＰ内に起動可能なバスがない場合、または既に
起動中の場合、ＩＯＰ側は何もしない。
本発明によれば、１台または複数台のＩＰと複数台のＩ
ＯＰを含んで構成されるシステムにおいてＩＰは、全Ｉ
ＯＰに同時に起動信号と起動情報を転送し、ＩＯＰから
の応答信号によって転送データの誤りの有無を確認し、
誤りがない場合そのままＩＰ側の起動処理を終了し、誤
りがある場合、誤りを検出したＩＯＰのみ選択して再起
動することにより、ＩＰの起動命令性能を向上させろこ
とが可能となる。
ＯＰを含んで構成されるシステムにおいてＩＰは、全Ｉ
ＯＰに同時に起動信号と起動情報を転送し、ＩＯＰから
の応答信号によって転送データの誤りの有無を確認し、
誤りがない場合そのままＩＰ側の起動処理を終了し、誤
りがある場合、誤りを検出したＩＯＰのみ選択して再起
動することにより、ＩＰの起動命令性能を向上させろこ
とが可能となる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図を説明するフローチャートである。 １ ・・・命令処理装置ＩＰ、２・・・・制御装置ＣＵ
、６．４・・・・・・入出力制御装置ＩＯＰ、１２・・
・・・デコーダ、１６・・・・・・マイクロプログラム
フィールド信号線、１５・・・・・ｌｏＰｏ選択信号線
、 １６・・・ｌ０Ｐａ起動可能信号線、 １７−・・・・・ｌｏＰｌ選択信号線、１８・・・・・
工ＯＰ１起動可能信号線、２０．２１・・・・・・選択
回路、２２．２３・・・・・ラッチ、２４．２５・・・
・・・レジスタ、２６・・・・・ｆＯＰｏ起動信号線、
２７・・・・・・ｌ０Ｐ１起動信号線、２８−・・・・
・ｒｏｐｏ応答信号線、２９・・・・ｌ０Ｐ１応答信号
線、
第１図を説明するフローチャートである。 １ ・・・命令処理装置ＩＰ、２・・・・制御装置ＣＵ
、６．４・・・・・・入出力制御装置ＩＯＰ、１２・・
・・・デコーダ、１６・・・・・・マイクロプログラム
フィールド信号線、１５・・・・・ｌｏＰｏ選択信号線
、 １６・・・ｌ０Ｐａ起動可能信号線、 １７−・・・・・ｌｏＰｌ選択信号線、１８・・・・・
工ＯＰ１起動可能信号線、２０．２１・・・・・・選択
回路、２２．２３・・・・・ラッチ、２４．２５・・・
・・・レジスタ、２６・・・・・ｆＯＰｏ起動信号線、
２７・・・・・・ｌ０Ｐ１起動信号線、２８−・・・・
・ｒｏｐｏ応答信号線、２９・・・・ｌ０Ｐ１応答信号
線、
Claims (1)
- １台または複数台の、命令処理装置と、複数台の入出力
制御装置とを有し、入出力制御装置起動時、必要なすべ
ての入出力制御装置に同時に起動信号と起動情報を発行
し、発行後、すべての入出力制御装置からの応答信号と
誤り検出信号をラッチし、その出力をまとめてテストし
、再起動が必要か否かを判定し、誤りを検出した入出力
制御装置にのみ再起動を行うことを特徴とするデータ処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21230285A JPS6273356A (ja) | 1985-09-27 | 1985-09-27 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21230285A JPS6273356A (ja) | 1985-09-27 | 1985-09-27 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273356A true JPS6273356A (ja) | 1987-04-04 |
Family
ID=16620322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21230285A Pending JPS6273356A (ja) | 1985-09-27 | 1985-09-27 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273356A (ja) |
-
1985
- 1985-09-27 JP JP21230285A patent/JPS6273356A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4747041A (en) | Automatic power control system which automatically activates and deactivates power to selected peripheral devices based upon system requirement | |
| US6336185B1 (en) | Use of other processors during BIOS boot sequence to minimize boot time | |
| US5768585A (en) | System and method for synchronizing multiple processors during power-on self testing | |
| EP0461792B1 (en) | Master/slave checking system | |
| JPH0651802A (ja) | バックアップ機能を有するプログラマブル・コントローラ | |
| US5488728A (en) | Microprocessor having a run/stop pin for accessing an idle mode | |
| US5678003A (en) | Method and system for providing a restartable stop in a multiprocessor system | |
| US3916178A (en) | Apparatus and method for two controller diagnostic and verification procedures in a data processing unit | |
| GB1581597A (en) | Computer system | |
| US5758059A (en) | In-circuit emulator in which abrupt and deferred arming and disarming of several events on a microprocessor chip are controlled using a single-input pin | |
| JPH02220164A (ja) | 入出力制御処理延期装置 | |
| JPH0552981B2 (ja) | ||
| JPH0693229B2 (ja) | デ−タ処理装置 | |
| JPS6273356A (ja) | デ−タ処理装置 | |
| JPH08171504A (ja) | エミュレ−ション装置 | |
| JPS6363935B2 (ja) | ||
| JP2002229811A (ja) | 論理分割システムの制御方法 | |
| JPH05224999A (ja) | 暴走処理装置 | |
| JPH10247185A (ja) | プロセッサの故障診断方式 | |
| JPS6146535A (ja) | 擬似エラ−設定制御方式 | |
| JPS6256544B2 (ja) | ||
| JPS6242254A (ja) | チヤネルイニシヤライズ方式 | |
| JPS6223894B2 (ja) | ||
| JP2007157060A (ja) | マルチプロセッサシステムと初期立ち上げ方法およびプログラム | |
| JPS6362060A (ja) | 初期プログラム・ロ−デイング方式 |