JP2007157060A - マルチプロセッサシステムと初期立ち上げ方法およびプログラム - Google Patents
マルチプロセッサシステムと初期立ち上げ方法およびプログラム Download PDFInfo
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Abstract
【解決手段】システム立ち上げ時に前記複数のプロセッサのそれぞれが行った初期診断試験の結果を保持する構成レジスタを具備し、前記複数のプロセッサは、前記構成レジスタに保持されている初期診断試験の結果が正常であるプロセッサの中で、物理プロセッサ番号が最若番のプロセッサをブートストラッププロセッサとし、前記ブートストラッププロセッサは、エミュレーションで実現されるシステムの構成を定義する論理プロセッサ情報表にて、入出力制御用として定義されるプロセッサの中で物理プロセッサ番号が最若番のプロセッサに、自身の物理プロセッサ番号を割り当て、自身については無効とする。
【選択図】図3
Description
システム立ち上げ時に前記複数のプロセッサのそれぞれが行った初期診断試験の結果を保持する構成レジスタを具備し、
前記複数のプロセッサは、前記構成レジスタに保持されている初期診断試験の結果が正常であるプロセッサの中で、物理プロセッサ番号が最若番のプロセッサをブートストラッププロセッサとし、
前記ブートストラッププロセッサは、エミュレーションで実現されるシステムの構成を定義する論理プロセッサ情報表にて、入出力制御用として定義されるプロセッサの中で物理プロセッサ番号が最若番のプロセッサに、自身の物理プロセッサ番号を割り当て、自身については無効とすることを特徴とする。
システム立ち上げ時に前記複数のプロセッサが、それぞれ初期診断試験を行うステップと、
前記初期診断試験の結果が正常であるプロセッサの中で、物理プロセッサ番号が最若番のプロセッサをブートストラッププロセッサとするステップと、
前記ブートストラッププロセッサが、エミュレーションで実現されるシステムの構成を定義する論理プロセッサ情報表にて、入出力制御用として定義されるプロセッサの中で物理プロセッサ番号が最若番のプロセッサに、自身の物理プロセッサ番号を割り当て、自身については無効とするステップと、を有することを特徴とするマルチプロセッサシステムの初期立ち上げ方法。
物理プロセッサ番号(0〜m):図1に示されるハードウェアを構成する物理的なプロセッサの識別番号
識別番号9:物理プロセッサ番号を切り分ける為の信号で、物理プロセッサ番号と同じと考えてよいもの
物理ID:実際にコード化された物理プロセッサ番号を示すもので、内容は物理プロセッサ番号と同じ
以上、実施例の構成を述べたが、CPU1〜4自体やチップセットの詳細は当業者にとってよく知られており、また、本発明とは直接関係しないので、その詳細な構成は省略する。
5 チップセット
6 メモリ
7 IOバス
8 CPUバス
9 プロセッサ個別専用線
51 構成レジスタ
S31〜S37 処理ステップ
Claims (3)
- 複数のプロセッサを具備し、エミュレーションにより、各プロセッサが機能が異なるアーキテクチャのシステムを実現するマルチプロセッサシステムであって、
システム立ち上げ時に前記複数のプロセッサのそれぞれが行った初期診断試験の結果を保持する構成レジスタを具備し、
前記複数のプロセッサは、前記構成レジスタに保持されている初期診断試験の結果が正常であるプロセッサの中で、物理プロセッサ番号が最若番のプロセッサをブートストラッププロセッサとし、
前記ブートストラッププロセッサは、エミュレーションで実現されるシステムの構成を定義する論理プロセッサ情報表にて、入出力制御用として定義されるプロセッサの中で物理プロセッサ番号が最若番のプロセッサに、自身の物理プロセッサ番号を割り当て、自身については無効とすることを特徴とするマルチプロセッサシステム。 - 複数のプロセッサを具備し、エミュレーションにより、各プロセッサが機能が異なるアーキテクチャのシステムを実現するマルチプロセッサシステムで行われる初期立ち上げ方法であって、
システム立ち上げ時に前記複数のプロセッサが、それぞれ初期診断試験を行うステップと、
前記初期診断試験の結果が正常であるプロセッサの中で、物理プロセッサ番号が最若番のプロセッサをブートストラッププロセッサとするステップと、
前記ブートストラッププロセッサが、エミュレーションで実現されるシステムの構成を定義する論理プロセッサ情報表にて、入出力制御用として定義されるプロセッサの中で物理プロセッサ番号が最若番のプロセッサに、自身の物理プロセッサ番号を割り当て、自身については無効とするステップと、を有することを特徴とするマルチプロセッサシステムの初期立ち上げ方法。 - 請求項2記載の方法をコンピュータシステムに実行させるプログラム。
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Cited By (1)
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---|---|---|---|---|
JP2011134314A (ja) * | 2009-12-22 | 2011-07-07 | Intel Corp | マルチプロセッサコンピュータシステムでのdmi冗長 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6383856A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | マルチプロセッサシステムおよび同システムの初期化方法 |
JPH02130666A (ja) * | 1988-11-11 | 1990-05-18 | Pfu Ltd | マルチプロセッサシステムのシステム再構成方式 |
JPH02236656A (ja) * | 1989-03-10 | 1990-09-19 | Mitsubishi Electric Corp | マルチプロセッサシステム |
JPH06230992A (ja) * | 1993-02-06 | 1994-08-19 | Hitachi Ltd | 計算機システムおよび計算機システムの障害回復方法 |
JPH09218862A (ja) * | 1996-02-14 | 1997-08-19 | Nec Corp | マルチプロセッサシステム |
JP2001022720A (ja) * | 1999-07-08 | 2001-01-26 | Nippon Avionics Co Ltd | マルチプロセッサシステム |
JP2002259156A (ja) * | 2001-03-02 | 2002-09-13 | Hitachi Ltd | 中央処理装置の初期化時の障害対応方式 |
JP2003029998A (ja) * | 2001-07-19 | 2003-01-31 | Hitachi Ltd | 冗長あるいは二重化された論理部の動作状態を表示するコンソールを備えた情報処理装置 |
JP2005250840A (ja) * | 2004-03-04 | 2005-09-15 | Nomura Research Institute Ltd | 耐障害システムのための情報処理装置 |
JP2005326935A (ja) * | 2004-05-12 | 2005-11-24 | Hitachi Ltd | 仮想化ストレージを備える計算機システムの管理サーバおよび障害回避復旧方法 |
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Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6383856A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | マルチプロセッサシステムおよび同システムの初期化方法 |
JPH02130666A (ja) * | 1988-11-11 | 1990-05-18 | Pfu Ltd | マルチプロセッサシステムのシステム再構成方式 |
JPH02236656A (ja) * | 1989-03-10 | 1990-09-19 | Mitsubishi Electric Corp | マルチプロセッサシステム |
JPH06230992A (ja) * | 1993-02-06 | 1994-08-19 | Hitachi Ltd | 計算機システムおよび計算機システムの障害回復方法 |
JPH09218862A (ja) * | 1996-02-14 | 1997-08-19 | Nec Corp | マルチプロセッサシステム |
JP2001022720A (ja) * | 1999-07-08 | 2001-01-26 | Nippon Avionics Co Ltd | マルチプロセッサシステム |
JP2002259156A (ja) * | 2001-03-02 | 2002-09-13 | Hitachi Ltd | 中央処理装置の初期化時の障害対応方式 |
JP2003029998A (ja) * | 2001-07-19 | 2003-01-31 | Hitachi Ltd | 冗長あるいは二重化された論理部の動作状態を表示するコンソールを備えた情報処理装置 |
JP2005250840A (ja) * | 2004-03-04 | 2005-09-15 | Nomura Research Institute Ltd | 耐障害システムのための情報処理装置 |
JP2005326935A (ja) * | 2004-05-12 | 2005-11-24 | Hitachi Ltd | 仮想化ストレージを備える計算機システムの管理サーバおよび障害回避復旧方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011134314A (ja) * | 2009-12-22 | 2011-07-07 | Intel Corp | マルチプロセッサコンピュータシステムでのdmi冗長 |
US8527808B2 (en) | 2009-12-22 | 2013-09-03 | Intel Corporation | DMI redundancy in multiple processor computer systems |
US8943360B2 (en) | 2009-12-22 | 2015-01-27 | Intel Corporation | DMI redundancy in multiple processor computer systems |
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