JPH02240754A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH02240754A JPH02240754A JP1063285A JP6328589A JPH02240754A JP H02240754 A JPH02240754 A JP H02240754A JP 1063285 A JP1063285 A JP 1063285A JP 6328589 A JP6328589 A JP 6328589A JP H02240754 A JPH02240754 A JP H02240754A
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Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 23
- 230000005856 abnormality Effects 0.000 claims abstract description 13
- 230000010365 information processing Effects 0.000 claims description 11
- 230000002159 abnormal effect Effects 0.000 abstract description 3
- 238000012545 processing Methods 0.000 description 15
- 238000012423 maintenance Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は情報処理装置に関し、特にバスを介してCPU
に接続されている周辺装置の入出力装置の障害原因追跡
方式に関する。 〔従来の技術] 従来、この種の障害原因追跡方式は、CPUに対する不
正割込みの発生や転送データの不正変化(謂ゆるデータ
化け)が検出されると、モニタプログラムまたは試験プ
ログラムが入出力動作の異常を検出した旨のメツセージ
を保守者用表示装置に出力するので、障害原因を追跡す
る保守者が前記メツセージを参考にCPUと周辺装置の
インタフェース信号をトレースするためにロジックアナ
ライザ等の外部追跡装置を接続し、さらにモニタプログ
ラムまたは試験プログラムに対して外部追跡装置の信号
蓄積動作を停止させるトリガ信号を発するように改造を
加え、障害現象を再現させることにより、障害原因を追
跡するというものであった。 〔発明が解決しようとする課題] 上述した従来の情報処理装置の入出力障害追跡方式は、
外部追跡装置をCPUと周辺装置のインタフェース信号
をトレース可能なように接続する必要があり、さらにモ
ニタプログラムまたは試験プログラムに対して部分改造
のパッチを挿入しなければならないので、保守者はハー
ドウェアの動作、およびモニタまたは試験プログラムの
詳細な知識を必要とし、また、パッチミス等の誤りも混
入し易いという欠点がある。 本発明の目的は、周辺装置の異常発生時、モニタプログ
ラムまたは試験プログラムの変更や障害探索用の外部追
跡装置の接続なしに、容易に障害原因を追跡できる情報
処理装置を提供することである。 〔課題を解決するための手段J 本発明の情報処理装置は、 FIFOメモリと。 周辺装置とCPU間で送受されるコマンドを逐次前記F
IFOメモリに格納し、停止信号により格納を停止する
手段と、 周辺装置からの入出力データに異常を検出すると前記停
止信号を出力する手段と、 前記FIFOメモリに格納されているコマンドの内容を
表示装置へ出力させる手段を有している。 [作用] 周辺装置と中央処理装置間で送受されるコマンドをFI
FOメモリに格納し、周辺装置からの入出力データに異
常を検出するとFIFOメモリに対する格納を停止し、
FIFOメモリに格納されているコマンドの内容を表示
装置に出力させて障害原因を追跡することにより、モニ
タまたは試験プログラムの修正や外部追跡装置の接続等
の作業を行なうことなく直接障害原因の追跡が可能にな
る。
に接続されている周辺装置の入出力装置の障害原因追跡
方式に関する。 〔従来の技術] 従来、この種の障害原因追跡方式は、CPUに対する不
正割込みの発生や転送データの不正変化(謂ゆるデータ
化け)が検出されると、モニタプログラムまたは試験プ
ログラムが入出力動作の異常を検出した旨のメツセージ
を保守者用表示装置に出力するので、障害原因を追跡す
る保守者が前記メツセージを参考にCPUと周辺装置の
インタフェース信号をトレースするためにロジックアナ
ライザ等の外部追跡装置を接続し、さらにモニタプログ
ラムまたは試験プログラムに対して外部追跡装置の信号
蓄積動作を停止させるトリガ信号を発するように改造を
加え、障害現象を再現させることにより、障害原因を追
跡するというものであった。 〔発明が解決しようとする課題] 上述した従来の情報処理装置の入出力障害追跡方式は、
外部追跡装置をCPUと周辺装置のインタフェース信号
をトレース可能なように接続する必要があり、さらにモ
ニタプログラムまたは試験プログラムに対して部分改造
のパッチを挿入しなければならないので、保守者はハー
ドウェアの動作、およびモニタまたは試験プログラムの
詳細な知識を必要とし、また、パッチミス等の誤りも混
入し易いという欠点がある。 本発明の目的は、周辺装置の異常発生時、モニタプログ
ラムまたは試験プログラムの変更や障害探索用の外部追
跡装置の接続なしに、容易に障害原因を追跡できる情報
処理装置を提供することである。 〔課題を解決するための手段J 本発明の情報処理装置は、 FIFOメモリと。 周辺装置とCPU間で送受されるコマンドを逐次前記F
IFOメモリに格納し、停止信号により格納を停止する
手段と、 周辺装置からの入出力データに異常を検出すると前記停
止信号を出力する手段と、 前記FIFOメモリに格納されているコマンドの内容を
表示装置へ出力させる手段を有している。 [作用] 周辺装置と中央処理装置間で送受されるコマンドをFI
FOメモリに格納し、周辺装置からの入出力データに異
常を検出するとFIFOメモリに対する格納を停止し、
FIFOメモリに格納されているコマンドの内容を表示
装置に出力させて障害原因を追跡することにより、モニ
タまたは試験プログラムの修正や外部追跡装置の接続等
の作業を行なうことなく直接障害原因の追跡が可能にな
る。
次に1本発明の実施例について図面を参照して説明する
。 第1図は本発明の情報処理装置の一実施例の要部のブロ
ック図、第2図は第1図中の入出力動作正常/異常判定
処理ルーチン6、による処理のフローチャートである。 この情報処理装置は、CPU3と5主記憶装置Sと、ゲ
ート2と、周辺装置5..5.と、これらの装置が接続
されているバス4と、表示装置7と、FIFOメモリ1
を有している。FIFOメモリ1には逐次バス4を介し
て入出力されたコマンドがソースとデスティネーション
のアドレスを含んでゲート2を経て格納され、最新の格
納のコマンドからさかのぼって一定量のコマンドが常に
格納されている。主記憶装置6には、特に入出力動作正
常/異常判定処理ルーチン61とFIFOメモリ1に格
納されているコマンドの内容を表示装置7に表示させる
表示処理ルーチン62が含まれている。CPU3は本情
報処理装置の処理を制御し、入出力袋w15.,52か
らの不正割込みや転送データの不正変化を検出すると第
2図に示す入出力動作正常/異常判定処理ルーチン6、
により、ゲート2を閉じ、表示処理ルーチン62の起動
によりFIFOメモリ1の記憶内容を表示装置7に表示
させる。 次に、本実施例の入出力動作正常/異常判定処理ルーチ
ン6、による処理について説明する。 ルーチン61はCPU3から周辺装置5.。 52へのコマンド発行および周辺装置5..52からC
PU3への割込み発生時に起動され、周辺装置5..5
2とCPU3間でバス4を介して入出力されたコマンド
の実行後のステータスおよび割込みステータスが正常か
どうか判定しくステップ+1) 、正常であれば通常処
理、即ちコマンド発行または割込みの後処理(実行すべ
きタスクへの戻り処理)を行なう(ステップ12)。C
PU3が、人力されたコマンドに不正な割込みや不正に
変形されたデータ等の異常を検知すると、停止信号を信
号線31に出力し、ゲート2を閉じてFIFOメモリ1
へのコマンドの入力を停止しくステップI3)、表示処
理ルーチン6□を起動してFIFOメモリ1に格納され
ている記憶内容を表示装置7上に表示する(ステップ1
4)。保守者は表示装置7上のコマンドを読み、各入出
力コマンドの実行シーケンスをトレースすることにより
、どの時点でどの周辺装置によって異常入出力動作が行
なわれたかを知ることができる。 〔発明の効果〕 以上説明したように本発明は、入出力障害発生時にFI
FOメモリに格納されていたコマンドを表示装置にシー
ケンシャルに表示することにより、保守者はCPUと周
辺装置間のコマンドの授受状況を読んで異常入出力動作
が行なわれた時点と周辺装置とを知ることができ、外部
追跡装置の接続やモニタプログラムまたは試験プログラ
ムの変更が不要になり、それに伴なう操作ミスやバッチ
ミスの混入をなくし、保守者に高度の熟練度の必要性を
要しなくする効果がある。
。 第1図は本発明の情報処理装置の一実施例の要部のブロ
ック図、第2図は第1図中の入出力動作正常/異常判定
処理ルーチン6、による処理のフローチャートである。 この情報処理装置は、CPU3と5主記憶装置Sと、ゲ
ート2と、周辺装置5..5.と、これらの装置が接続
されているバス4と、表示装置7と、FIFOメモリ1
を有している。FIFOメモリ1には逐次バス4を介し
て入出力されたコマンドがソースとデスティネーション
のアドレスを含んでゲート2を経て格納され、最新の格
納のコマンドからさかのぼって一定量のコマンドが常に
格納されている。主記憶装置6には、特に入出力動作正
常/異常判定処理ルーチン61とFIFOメモリ1に格
納されているコマンドの内容を表示装置7に表示させる
表示処理ルーチン62が含まれている。CPU3は本情
報処理装置の処理を制御し、入出力袋w15.,52か
らの不正割込みや転送データの不正変化を検出すると第
2図に示す入出力動作正常/異常判定処理ルーチン6、
により、ゲート2を閉じ、表示処理ルーチン62の起動
によりFIFOメモリ1の記憶内容を表示装置7に表示
させる。 次に、本実施例の入出力動作正常/異常判定処理ルーチ
ン6、による処理について説明する。 ルーチン61はCPU3から周辺装置5.。 52へのコマンド発行および周辺装置5..52からC
PU3への割込み発生時に起動され、周辺装置5..5
2とCPU3間でバス4を介して入出力されたコマンド
の実行後のステータスおよび割込みステータスが正常か
どうか判定しくステップ+1) 、正常であれば通常処
理、即ちコマンド発行または割込みの後処理(実行すべ
きタスクへの戻り処理)を行なう(ステップ12)。C
PU3が、人力されたコマンドに不正な割込みや不正に
変形されたデータ等の異常を検知すると、停止信号を信
号線31に出力し、ゲート2を閉じてFIFOメモリ1
へのコマンドの入力を停止しくステップI3)、表示処
理ルーチン6□を起動してFIFOメモリ1に格納され
ている記憶内容を表示装置7上に表示する(ステップ1
4)。保守者は表示装置7上のコマンドを読み、各入出
力コマンドの実行シーケンスをトレースすることにより
、どの時点でどの周辺装置によって異常入出力動作が行
なわれたかを知ることができる。 〔発明の効果〕 以上説明したように本発明は、入出力障害発生時にFI
FOメモリに格納されていたコマンドを表示装置にシー
ケンシャルに表示することにより、保守者はCPUと周
辺装置間のコマンドの授受状況を読んで異常入出力動作
が行なわれた時点と周辺装置とを知ることができ、外部
追跡装置の接続やモニタプログラムまたは試験プログラ
ムの変更が不要になり、それに伴なう操作ミスやバッチ
ミスの混入をなくし、保守者に高度の熟練度の必要性を
要しなくする効果がある。
第1図は本発明の情報処理装置の一実施例の要部のブロ
ック図、第2図は第1図中の入出力動作正常/異常判定
処理ルーチン61による処理のフローチャートである。 1−FIFOメモリ、 2・−ゲート、 3−CPU。 4・・・バス、 5、、52−・周辺装置、 6・・・主記憶装置、 6、・・・入出力動作正常/異常判定処理ルーチン、6
2−・・表示処理ルーチン。
ック図、第2図は第1図中の入出力動作正常/異常判定
処理ルーチン61による処理のフローチャートである。 1−FIFOメモリ、 2・−ゲート、 3−CPU。 4・・・バス、 5、、52−・周辺装置、 6・・・主記憶装置、 6、・・・入出力動作正常/異常判定処理ルーチン、6
2−・・表示処理ルーチン。
Claims (1)
- 【特許請求の範囲】 1、周辺装置がバスでCPUに接続されている情報処理
装置において、 FIFOメモリと、 周辺装置とCPU間で送受されるコマンドを逐次前記F
IFOメモリに格納し、停止信号により格納を停止する
手段と、 周辺装置からの入出力データに異常を検出すると前記停
止信号を出力する手段と、 前記FIFOメモリに格納されているコマンドの内容を
表示装置へ出力させる手段を有することを特徴とする情
報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1063285A JPH02240754A (ja) | 1989-03-14 | 1989-03-14 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1063285A JPH02240754A (ja) | 1989-03-14 | 1989-03-14 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02240754A true JPH02240754A (ja) | 1990-09-25 |
Family
ID=13224903
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1063285A Pending JPH02240754A (ja) | 1989-03-14 | 1989-03-14 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02240754A (ja) |
-
1989
- 1989-03-14 JP JP1063285A patent/JPH02240754A/ja active Pending
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