JP2000295316A - 汎用インタフェース制御装置及び汎用インタフェース制御方法 - Google Patents
汎用インタフェース制御装置及び汎用インタフェース制御方法Info
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- JP2000295316A JP2000295316A JP11098902A JP9890299A JP2000295316A JP 2000295316 A JP2000295316 A JP 2000295316A JP 11098902 A JP11098902 A JP 11098902A JP 9890299 A JP9890299 A JP 9890299A JP 2000295316 A JP2000295316 A JP 2000295316A
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Abstract
(57)【要約】
【課題】 汎用インタフェース制御装置自体の異常発生
に起因する汎用インタフェースのＲＴ信号（受信データ
用クロック信号）の異常発生を直ちに検出する。 【解決手段】 通信制御部１４内部の通信制御回路から
出力される第２のＲＴ信号は、ＲＯＭ１２が格納するフ
ァームウエアにより制御され、正規のタイミングにおい
ては、内部折り返しのデータ転送時にのみ生成される信
号であり、それ以外では生起しない。このことに着目
し、ＲＴ信号の異常検出回路１６は、上記第２のＲＴ信
号の内部折り返しのデータ転送時以外のタイミングで発
生する異常な生起を検出する。上記通信制御回路は、自
己が生成する上記第２のＲＴ信号と、汎用インタフェー
スから伝達される第１のＲＴ信号の論理和出力をデータ
受信用ＲＴ信号として入力することにより、異常発生を
フィードバック入力する。
に起因する汎用インタフェースのＲＴ信号（受信データ
用クロック信号）の異常発生を直ちに検出する。 【解決手段】 通信制御部１４内部の通信制御回路から
出力される第２のＲＴ信号は、ＲＯＭ１２が格納するフ
ァームウエアにより制御され、正規のタイミングにおい
ては、内部折り返しのデータ転送時にのみ生成される信
号であり、それ以外では生起しない。このことに着目
し、ＲＴ信号の異常検出回路１６は、上記第２のＲＴ信
号の内部折り返しのデータ転送時以外のタイミングで発
生する異常な生起を検出する。上記通信制御回路は、自
己が生成する上記第２のＲＴ信号と、汎用インタフェー
スから伝達される第１のＲＴ信号の論理和出力をデータ
受信用ＲＴ信号として入力することにより、異常発生を
フィードバック入力する。
Description
【０００１】
【発明の属する技術分野】本発明は、汎用インタフェー
ス制御装置及び汎用インタフェース制御方法に関し、特
に、その信頼性並びに保守性を向上させるように構成し
た汎用インタフェース制御装置及び汎用インタフェース
制御方法に関する。
ス制御装置及び汎用インタフェース制御方法に関し、特
に、その信頼性並びに保守性を向上させるように構成し
た汎用インタフェース制御装置及び汎用インタフェース
制御方法に関する。
【０００２】
【従来の技術】従来、汎用インタフェース制御装置は、
一般的には、汎用インタフェース制御装置自体が発する
信号を含む各信号の異常を検出する手段を有してはいな
いが、近年になって、汎用インタフェースの使用頻度の
高まりや、取り扱うデータの重要性の向上、並びに、高
速なデータ転送のニーズ等に応えるため、汎用インタフ
ェース制御装置自体にも高信頼性並びに高保守性を具備
したシステムが要求されるようになって来ている。
一般的には、汎用インタフェース制御装置自体が発する
信号を含む各信号の異常を検出する手段を有してはいな
いが、近年になって、汎用インタフェースの使用頻度の
高まりや、取り扱うデータの重要性の向上、並びに、高
速なデータ転送のニーズ等に応えるため、汎用インタフ
ェース制御装置自体にも高信頼性並びに高保守性を具備
したシステムが要求されるようになって来ている。
【０００３】図５は、従来の汎用インタフェース制御装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【０００４】後述する本発明の実施の形態に係る汎用イ
ンタフェース制御装置の構成を示した図１との比較から
も明らかなように、図５に示す従来の汎用インタフェー
ス制御装置の構成は、上位装置に接続された制御部５１
と、制御部５１からアクセス可能なＲＯＭ５２，ＲＡＭ
５３と、制御部５１からの指令により汎用インタフェー
スとのデータ通信（送受信動作）を実施する通信制御部
５４を有するのみであり、後述の図１に示す緊急割り込
み制御部１５、ＲＴ信号（受信データ用クロック信号）
の異常検出回路１６、ＲＴ信号異常表示部１７、並び
に、２種類のＲＴ信号状態表示端子９０，９１といった
（本発明の実施の形態に係る汎用インタフェース制御装
置に含まれる）構成要素は有していない。
ンタフェース制御装置の構成を示した図１との比較から
も明らかなように、図５に示す従来の汎用インタフェー
ス制御装置の構成は、上位装置に接続された制御部５１
と、制御部５１からアクセス可能なＲＯＭ５２，ＲＡＭ
５３と、制御部５１からの指令により汎用インタフェー
スとのデータ通信（送受信動作）を実施する通信制御部
５４を有するのみであり、後述の図１に示す緊急割り込
み制御部１５、ＲＴ信号（受信データ用クロック信号）
の異常検出回路１６、ＲＴ信号異常表示部１７、並び
に、２種類のＲＴ信号状態表示端子９０，９１といった
（本発明の実施の形態に係る汎用インタフェース制御装
置に含まれる）構成要素は有していない。
【０００５】なお、本発明と同じ発明者による関連技術
は、特開平１０−２１０１１０号公報に開示されてい
る。上記公報では、本発明に係る汎用インタフェース制
御装置の第１のＲＴ信号すなわちＲＴ信号（インタフェ
ース）に相当する信号が、モデムからのデータセットレ
ディ（ＤＲ）信号となっており、又、第２のＲＴ信号す
なわちＲＴ信号（内部）に相当する信号が、自アダプタ
のデータ端末レディ（ＥＲ）信号となっている。従っ
て、本発明と構成は類似しているが、異常発生の検出に
使用する信号の系統が全く異なるので、内容的には全く
異なる技術である。
は、特開平１０−２１０１１０号公報に開示されてい
る。上記公報では、本発明に係る汎用インタフェース制
御装置の第１のＲＴ信号すなわちＲＴ信号（インタフェ
ース）に相当する信号が、モデムからのデータセットレ
ディ（ＤＲ）信号となっており、又、第２のＲＴ信号す
なわちＲＴ信号（内部）に相当する信号が、自アダプタ
のデータ端末レディ（ＥＲ）信号となっている。従っ
て、本発明と構成は類似しているが、異常発生の検出に
使用する信号の系統が全く異なるので、内容的には全く
異なる技術である。
【０００６】
【発明が解決しようとする課題】しかし、従来の技術で
は、例えば、通信制御部５４の内部的な異常発生に起因
して汎用インタフェースのＲＴ信号（受信データ用クロ
ック信号）に異常が発生したような場合にも、上記の通
信制御部５４の内部的な異常は検出されず、そのため、
汎用インタフェースは、ただ単に、データ転送を継続す
るだけといった動作を取る結果となる。
は、例えば、通信制御部５４の内部的な異常発生に起因
して汎用インタフェースのＲＴ信号（受信データ用クロ
ック信号）に異常が発生したような場合にも、上記の通
信制御部５４の内部的な異常は検出されず、そのため、
汎用インタフェースは、ただ単に、データ転送を継続す
るだけといった動作を取る結果となる。
【０００７】具体的には、汎用インタフェースの主要入
力信号であるＲＴ信号が上記の原因で異常発生した後
も、汎用インタフェースはデータ転送を続けるので、こ
のような状態下でのデータ転送が引き起こすデータ化け
やデータ化けが引き金となってシステムの不定期な停止
等の重大な事態を招くといった問題点があった。
力信号であるＲＴ信号が上記の原因で異常発生した後
も、汎用インタフェースはデータ転送を続けるので、こ
のような状態下でのデータ転送が引き起こすデータ化け
やデータ化けが引き金となってシステムの不定期な停止
等の重大な事態を招くといった問題点があった。
【０００８】さらには、汎用インタフェース制御装置の
運用中に、上記の原因で発生する異常発生に加えて、汎
用インタフェースから入力される各信号（汎用インタフ
ェースから通信制御部５４に返して来るインタフェース
用のＲＴ信号を含む）に何らかの要因で異常が発生した
場合、通信が中断されるが、これら異常の原因究明に多
大な工数と多くの機器を要し、その結果、システムの効
率的な運用が出来ないといった問題点や、重大な機会損
失が発生するといった問題点もあった。
運用中に、上記の原因で発生する異常発生に加えて、汎
用インタフェースから入力される各信号（汎用インタフ
ェースから通信制御部５４に返して来るインタフェース
用のＲＴ信号を含む）に何らかの要因で異常が発生した
場合、通信が中断されるが、これら異常の原因究明に多
大な工数と多くの機器を要し、その結果、システムの効
率的な運用が出来ないといった問題点や、重大な機会損
失が発生するといった問題点もあった。
【０００９】すなわち、図３に示す回路において、正常
状態では、ＲＴ信号（インタフェース）２１はデータ送
信元より供給され、データ受信時にデータ送信元と同期
を取ってデータ受信するために使用される信号である。
状態では、ＲＴ信号（インタフェース）２１はデータ送
信元より供給され、データ受信時にデータ送信元と同期
を取ってデータ受信するために使用される信号である。
【００１０】また、正常状態では、ＲＴ信号（内部）２
２は、例えば、通信制御回路３５が自己診断のために、
自らが送信したデータを受信するためのものであり、い
わゆる内部折り返しのモードで動作する場合に用いられ
る。
２は、例えば、通信制御回路３５が自己診断のために、
自らが送信したデータを受信するためのものであり、い
わゆる内部折り返しのモードで動作する場合に用いられ
る。
【００１１】しかしながら、通信制御回路３５の動作異
常により、ＲＴ信号（内部）２２が、外部からのデータ
を受信する時にも、ＲＴ信号（内部）２２が発生してし
まうことがある。一方で、通信制御回路３５がデータ受
信のために用いるデータ受信用ＲＴ信号３３は、ＲＴ信
号（インタフェース）２１とＲＴ信号（内部）２２との
論理和を論理和回路３４により取ることにより生成して
いる。論理和回路３４としては、例えば、ワイヤードＯ
Ｒ回路が用いられる。
常により、ＲＴ信号（内部）２２が、外部からのデータ
を受信する時にも、ＲＴ信号（内部）２２が発生してし
まうことがある。一方で、通信制御回路３５がデータ受
信のために用いるデータ受信用ＲＴ信号３３は、ＲＴ信
号（インタフェース）２１とＲＴ信号（内部）２２との
論理和を論理和回路３４により取ることにより生成して
いる。論理和回路３４としては、例えば、ワイヤードＯ
Ｒ回路が用いられる。
【００１２】従って、通信制御回路３５の動作異常によ
り、外部からのデータを受信する時にも、ＲＴ信号（内
部）２２が発生してしまうと、データ受信用ＲＴ信号３
３は、異常なものとなってしまい、正常なデータ受信を
行うことができない。
り、外部からのデータを受信する時にも、ＲＴ信号（内
部）２２が発生してしまうと、データ受信用ＲＴ信号３
３は、異常なものとなってしまい、正常なデータ受信を
行うことができない。
【００１３】本発明は、以上のような従来の汎用インタ
フェース制御装置及び汎用インタフェース制御方法にお
ける問題点に鑑みてなされたものであり、その第１の目
的は、汎用インタフェース制御装置自体の異常発生に起
因する汎用インタフェースのＲＴ信号（受信データ用ク
ロック信号）の異常発生を直ちに検出することにより信
頼性の高いシステム汎用インタフェース制御装置及び汎
用インタフェース制御方法を提供することにある。
フェース制御装置及び汎用インタフェース制御方法にお
ける問題点に鑑みてなされたものであり、その第１の目
的は、汎用インタフェース制御装置自体の異常発生に起
因する汎用インタフェースのＲＴ信号（受信データ用ク
ロック信号）の異常発生を直ちに検出することにより信
頼性の高いシステム汎用インタフェース制御装置及び汎
用インタフェース制御方法を提供することにある。
【００１４】また、本発明の第２の目的は、汎用インタ
フェース制御装置を含むシステムに異常が発生した場合
に、その要因調査の実施を容易にする観測手段を汎用イ
ンタフェース制御装置に設置することにより、システム
の保守性を向上することができる汎用インタフェース制
御装置及び汎用インタフェース制御方法を提供すること
にある。
フェース制御装置を含むシステムに異常が発生した場合
に、その要因調査の実施を容易にする観測手段を汎用イ
ンタフェース制御装置に設置することにより、システム
の保守性を向上することができる汎用インタフェース制
御装置及び汎用インタフェース制御方法を提供すること
にある。
【００１５】
【課題を解決するための手段】上記の課題を解決するた
めの本発明は、上位装置との論理的接続を有し、かつシ
ステム全体を制御する制御部と、上記制御のためのファ
ームウエアを格納した第１の記憶手段と、汎用インタフ
ェースで使用される各種データを格納した第２の記憶手
段と、汎用インタフェースを制御する通信制御部と、前
記通信制御部にＲＴ信号（受信データ用クロック信号）
の異常発生に関連する異常が発生した際に前記制御部に
対して緊急割り込みを発生する緊急割り込み制御部と、
前記異常内容を表示するＲＴ信号異常表示部と、前記異
常発生を検出して前記緊急割り込み制御部及び前記ＲＴ
信号異常表示部に前記異常発生の通知を伝達するＲＴ信
号の異常検出回路を備えたことを要旨としている。
めの本発明は、上位装置との論理的接続を有し、かつシ
ステム全体を制御する制御部と、上記制御のためのファ
ームウエアを格納した第１の記憶手段と、汎用インタフ
ェースで使用される各種データを格納した第２の記憶手
段と、汎用インタフェースを制御する通信制御部と、前
記通信制御部にＲＴ信号（受信データ用クロック信号）
の異常発生に関連する異常が発生した際に前記制御部に
対して緊急割り込みを発生する緊急割り込み制御部と、
前記異常内容を表示するＲＴ信号異常表示部と、前記異
常発生を検出して前記緊急割り込み制御部及び前記ＲＴ
信号異常表示部に前記異常発生の通知を伝達するＲＴ信
号の異常検出回路を備えたことを要旨としている。
【００１６】また、上記の課題を解決するための本発明
は、上位装置との論理的関係を有し、かつシステム全体
を制御する制御ステップと、上記制御のためのファーム
ウエアを格納した第１の記憶手段を制御するステップ
と、汎用インタフェースで使用される各種データを格納
した第２の記憶手段を制御するステップと、汎用インタ
フェースを制御する通信制御ステップと、前記通信制御
部にＲＴ信号（受信データ用クロック信号）の異常発生
に関連する異常が発生した際に前記制御部に対して緊急
割り込みを発生する緊急割り込み制御ステップと、前記
異常内容を表示するＲＴ信号異常表示ステップと、前記
異常発生を検出して前記緊急割り込み制御ステップ及び
前記ＲＴ信号異常表示ステップに前記異常発生の通知を
伝達するＲＴ信号の異常検出ステップを備えたことを特
徴としている。
は、上位装置との論理的関係を有し、かつシステム全体
を制御する制御ステップと、上記制御のためのファーム
ウエアを格納した第１の記憶手段を制御するステップ
と、汎用インタフェースで使用される各種データを格納
した第２の記憶手段を制御するステップと、汎用インタ
フェースを制御する通信制御ステップと、前記通信制御
部にＲＴ信号（受信データ用クロック信号）の異常発生
に関連する異常が発生した際に前記制御部に対して緊急
割り込みを発生する緊急割り込み制御ステップと、前記
異常内容を表示するＲＴ信号異常表示ステップと、前記
異常発生を検出して前記緊急割り込み制御ステップ及び
前記ＲＴ信号異常表示ステップに前記異常発生の通知を
伝達するＲＴ信号の異常検出ステップを備えたことを特
徴としている。
【００１７】すなわち、本発明においては、ファームウ
エアにより制御され、通信制御回路から出力される第２
のＲＴ信号が、正規のタイミングにおいては、内部折り
返しのデータ転送時にのみ生成される信号であり、それ
以外では生起されない信号であることに着目し、上記第
２のＲＴ信号が、上記した内部折り返しのデータ転送時
以外のタイミングで異常に生成される状態を検出するこ
とにより、ＲＴ信号の異常発生に関連する通信制御回路
の異常発生を検出している。
エアにより制御され、通信制御回路から出力される第２
のＲＴ信号が、正規のタイミングにおいては、内部折り
返しのデータ転送時にのみ生成される信号であり、それ
以外では生起されない信号であることに着目し、上記第
２のＲＴ信号が、上記した内部折り返しのデータ転送時
以外のタイミングで異常に生成される状態を検出するこ
とにより、ＲＴ信号の異常発生に関連する通信制御回路
の異常発生を検出している。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００１９】図１は、本発明の実施の形態に係る汎用イ
ンタフェース制御装置の全体構成を示すブロック図であ
る。
ンタフェース制御装置の全体構成を示すブロック図であ
る。
【００２０】本実施の形態に係る汎用インタフェース制
御装置は、上位装置（具体的な図示は省略）から論理的
に接続され、かつ汎用インタフェース制御装置全体を制
御する制御部１１と、汎用インタフェース制御装置制御
用ファームウエアを格納したＲＯＭ１２と、汎用インタ
フェースで使用される各種データを格納したＲＡＭ１３
と、汎用インタフェースを制御する通信制御部１４と、
緊急割り込み制御部１５と、ＲＴ信号の異常検出回路１
６と、ＲＴ信号異常表示部１７と、第１のＲＴ信号の状
態表示用端子であるＲＴ信号（インタフェース）状態表
示端子９０と、第２のＲＴ信号の状態表示用端子である
ＲＴ信号（内部）状態表示端子９１を有している。
御装置は、上位装置（具体的な図示は省略）から論理的
に接続され、かつ汎用インタフェース制御装置全体を制
御する制御部１１と、汎用インタフェース制御装置制御
用ファームウエアを格納したＲＯＭ１２と、汎用インタ
フェースで使用される各種データを格納したＲＡＭ１３
と、汎用インタフェースを制御する通信制御部１４と、
緊急割り込み制御部１５と、ＲＴ信号の異常検出回路１
６と、ＲＴ信号異常表示部１７と、第１のＲＴ信号の状
態表示用端子であるＲＴ信号（インタフェース）状態表
示端子９０と、第２のＲＴ信号の状態表示用端子である
ＲＴ信号（内部）状態表示端子９１を有している。
【００２１】制御部１１は、ＲＯＭ１２に格納されたフ
ァームウエアにより上位装置との通信データの送受と制
御情報の送受を所定の処理手続きに基づき処理する。
ァームウエアにより上位装置との通信データの送受と制
御情報の送受を所定の処理手続きに基づき処理する。
【００２２】さらに、制御部１１は、上記の上位装置か
ら送られた制御情報により通信制御部１４を制御し、こ
れにより汎用インタフェースとの通信を実施する。ま
た、緊急割り込み制御部１５からＲＴ信号の異常検出通
知を受け、直ちに上位装置に報告する。
ら送られた制御情報により通信制御部１４を制御し、こ
れにより汎用インタフェースとの通信を実施する。ま
た、緊急割り込み制御部１５からＲＴ信号の異常検出通
知を受け、直ちに上位装置に報告する。
【００２３】通信制御部１４は、制御部１１と汎用イン
タフェースとの間に位置し、制御部１１の指示に基づき
汎用インタフェースとのデータ通信（送受信動作）を実
施する。
タフェースとの間に位置し、制御部１１の指示に基づき
汎用インタフェースとのデータ通信（送受信動作）を実
施する。
【００２４】ＲＴ信号の異常検出回路１６は、通信制御
部１４内部の回路要素（後述する通信制御回路３５）の
異常に起因するＲＴ信号の異常を検出するように構成さ
れており、上記ＲＴ信号の異常を検出した場合には、そ
の事実を直ちに緊急割り込み制御部１５及びＲＴ信号異
常表示部１７に対して通知する。
部１４内部の回路要素（後述する通信制御回路３５）の
異常に起因するＲＴ信号の異常を検出するように構成さ
れており、上記ＲＴ信号の異常を検出した場合には、そ
の事実を直ちに緊急割り込み制御部１５及びＲＴ信号異
常表示部１７に対して通知する。
【００２５】上記通知を受けた緊急割り込み制御部１５
は、制御部１１に対して緊急割り込み信号を送出する。
は、制御部１１に対して緊急割り込み信号を送出する。
【００２６】また、ＲＴ信号異常表示部１７は、ＲＴ信
号の異常検出回路１６からのＲＴ信号の異常通知を受
け、所定の表示部に該異常通知及び／又はその詳細な意
味内容を表示する。
号の異常検出回路１６からのＲＴ信号の異常通知を受
け、所定の表示部に該異常通知及び／又はその詳細な意
味内容を表示する。
【００２７】図２は、本発明の実施の形態に係る汎用イ
ンタフェース制御装置のＲＴ信号の異常検出回路１６の
構成を示す回路図である。
ンタフェース制御装置のＲＴ信号の異常検出回路１６の
構成を示す回路図である。
【００２８】汎用インタフェースからの第１のＲＴ信号
すなわちＲＴ信号（インタフェース）２１と、第２のＲ
Ｔ信号すなわちＲＴ信号（内部）２２とは、論理積回路
２４で両者の論理積が取られ、その結果が真となったと
きに、フリップフロップ２５がセットされ、フリップフ
ロップ２５がＲＴ信号異常検出信号２３を出力するよう
に構成されている。
すなわちＲＴ信号（インタフェース）２１と、第２のＲ
Ｔ信号すなわちＲＴ信号（内部）２２とは、論理積回路
２４で両者の論理積が取られ、その結果が真となったと
きに、フリップフロップ２５がセットされ、フリップフ
ロップ２５がＲＴ信号異常検出信号２３を出力するよう
に構成されている。
【００２９】なお、データ異常状態から復旧した時に、
通信制御部１４からの指示などにより、フリップフロッ
プ２５はリセットされる。
通信制御部１４からの指示などにより、フリップフロッ
プ２５はリセットされる。
【００３０】図３は、本発明の実施の形態に係る汎用イ
ンタフェース制御装置の通信制御部１４の構成を示す回
路図である。
ンタフェース制御装置の通信制御部１４の構成を示す回
路図である。
【００３１】但し、図３に示す回路は、従来の汎用イン
タフェース制御装置の通信制御部５４が使用している回
路と同じである。
タフェース制御装置の通信制御部５４が使用している回
路と同じである。
【００３２】通信制御回路３５からＲＴ信号（内部）２
２が、上記ファームウエアの制御により出力される。ま
た、上記の汎用インタフェース内ＲＴ信号は、ＲＴ信号
入力端子３１を介してレシーバ３２で受信され、ＲＴ信
号（インタフェース）２１として出力される。
２が、上記ファームウエアの制御により出力される。ま
た、上記の汎用インタフェース内ＲＴ信号は、ＲＴ信号
入力端子３１を介してレシーバ３２で受信され、ＲＴ信
号（インタフェース）２１として出力される。
【００３３】レシーバ３２で受信されたＲＴ信号（イン
タフェース）２１は、続く論理和回路３４で上記のＲＴ
信号（内部）２２と論理和が取られ、その結果が通信制
御回路３５に、データ受信用ＲＴ信号３３として供給さ
れる。
タフェース）２１は、続く論理和回路３４で上記のＲＴ
信号（内部）２２と論理和が取られ、その結果が通信制
御回路３５に、データ受信用ＲＴ信号３３として供給さ
れる。
【００３４】また、ＲＴ信号（インタフェース）２１及
びＲＴ信号（内部）２２は、それぞれ図１に示すＲＴ信
号（インタフェース）状態表示端子９０とＲＴ信号（内
部）状態表示端子９１に接続され、該端子９０，９１か
ら、随時、上記のＲＴ信号（インタフェース）２１とＲ
Ｔ信号（内部）２２との状態を、それぞれ監視すること
が可能な構成となっている。
びＲＴ信号（内部）２２は、それぞれ図１に示すＲＴ信
号（インタフェース）状態表示端子９０とＲＴ信号（内
部）状態表示端子９１に接続され、該端子９０，９１か
ら、随時、上記のＲＴ信号（インタフェース）２１とＲ
Ｔ信号（内部）２２との状態を、それぞれ監視すること
が可能な構成となっている。
【００３５】（なお、図１のＲＴ信号異常表示部１７
は、当業者にとっては良く知られた構成要素であるの
で、その詳細な構成の図示は省略する。）
は、当業者にとっては良く知られた構成要素であるの
で、その詳細な構成の図示は省略する。）
【００３６】図４は、本発明の実施の形態に係る汎用イ
ンタフェース制御装置のＲＴ信号の異常検出回路１６と
通信制御部１４に関係する各信号のタイミングを示すタ
イミングチャートである。
ンタフェース制御装置のＲＴ信号の異常検出回路１６と
通信制御部１４に関係する各信号のタイミングを示すタ
イミングチャートである。
【００３７】図４（ａ）は、正常時のタイミングチャー
トを示し、図４（ｂ）は、異常時のタイミングチャート
を示す。
トを示し、図４（ｂ）は、異常時のタイミングチャート
を示す。
【００３８】以下、まず、図１乃至３を参照しつつ、本
発明の実施の形態に係る汎用インタフェース制御装置の
ＲＴ信号の異常検出回路１６の動作について図４のタイ
ミングチャートを用いて説明する。
発明の実施の形態に係る汎用インタフェース制御装置の
ＲＴ信号の異常検出回路１６の動作について図４のタイ
ミングチャートを用いて説明する。
【００３９】ＲＴ信号に関する回路は、図３の通信制御
部１４の回路図に示すように、ＲＴ信号（インタフェー
ス）２１とＲＴ信号（内部）２２が論理和回路３４で論
理和が取られ、その結果がデータ受信用ＲＴ信号３３と
して通信制御回路３５に供給される。
部１４の回路図に示すように、ＲＴ信号（インタフェー
ス）２１とＲＴ信号（内部）２２が論理和回路３４で論
理和が取られ、その結果がデータ受信用ＲＴ信号３３と
して通信制御回路３５に供給される。
【００４０】ＲＴ信号（内部）２２は、通常ＲＯＭ１２
に格納されたファームウエアにより制御され、内部折り
返しのデータ転送時に使用（生成）される信号である。
に格納されたファームウエアにより制御され、内部折り
返しのデータ転送時に使用（生成）される信号である。
【００４１】従って、ＲＴ信号（内部）２２は、通常
は、図４（ａ）に示すように論理値”０”を取るが、通
信制御回路３５がＲＴ信号（インタフェース）２１の異
常を含む何らかの要因により、ＲＴ信号（内部）２２
を、図４（ｂ）に示すように出力した場合、図４（ｂ）
に示す波形のデータ受信用ＲＴ信号３３が通信制御回路
３５に供給される。ところが、図４（ｂ）に示すような
波形のデータ受信用ＲＴ信号３３が通信制御回路３５に
供給されると、通信制御回路３５内部でのデータ受信タ
イミングに誤動作が生じ、正しくデータの受信処理が出
来なくなり、受信データのデータ化けを引き起こす。
は、図４（ａ）に示すように論理値”０”を取るが、通
信制御回路３５がＲＴ信号（インタフェース）２１の異
常を含む何らかの要因により、ＲＴ信号（内部）２２
を、図４（ｂ）に示すように出力した場合、図４（ｂ）
に示す波形のデータ受信用ＲＴ信号３３が通信制御回路
３５に供給される。ところが、図４（ｂ）に示すような
波形のデータ受信用ＲＴ信号３３が通信制御回路３５に
供給されると、通信制御回路３５内部でのデータ受信タ
イミングに誤動作が生じ、正しくデータの受信処理が出
来なくなり、受信データのデータ化けを引き起こす。
【００４２】本実施の形態に係る汎用インタフェース制
御装置では、上記の状態を、図２に示す論理積回路２４
によって論理積の２入力が共にＨＩＧＨとなった時に、
フリップフロップ２５がセットされ、これをＲＴ信号異
常検出信号２３として出力することにより、緊急割り込
み制御部１５及びＲＴ信号異常表示部１７に通知する。
御装置では、上記の状態を、図２に示す論理積回路２４
によって論理積の２入力が共にＨＩＧＨとなった時に、
フリップフロップ２５がセットされ、これをＲＴ信号異
常検出信号２３として出力することにより、緊急割り込
み制御部１５及びＲＴ信号異常表示部１７に通知する。
【００４３】この通知を受けた緊急割り込み制御回路１
５は、緊急割り込み信号を生成し、該緊急割り込み信号
を制御部１１に対して通知する。
５は、緊急割り込み信号を生成し、該緊急割り込み信号
を制御部１１に対して通知する。
【００４４】上記の緊急割り込み信号を受けた制御部１
１は、実行中のデータ受信動作を中断し、上記の上位装
置に上記の異常通知を報告する。
１は、実行中のデータ受信動作を中断し、上記の上位装
置に上記の異常通知を報告する。
【００４５】上記の異常通知を受けることにより、上記
の上位装置は、受信データの破棄とデータ転送の再試行
とをタイミング良く実施するので、システムの継続運用
が可能と成る。
の上位装置は、受信データの破棄とデータ転送の再試行
とをタイミング良く実施するので、システムの継続運用
が可能と成る。
【００４６】また、ＲＴ信号（インタフェース）２１及
びＲＴ信号（内部）２２の状態は、図１に示すＲＴ信号
（インタフェース）状態表示端子９０と、ＲＴ信号（内
部）状態表示端子９１によって随時観測出来るので、上
記の異常発生の場合を含むシステム全体の異常発生に対
する障害要因の探究が容易となる。
びＲＴ信号（内部）２２の状態は、図１に示すＲＴ信号
（インタフェース）状態表示端子９０と、ＲＴ信号（内
部）状態表示端子９１によって随時観測出来るので、上
記の異常発生の場合を含むシステム全体の異常発生に対
する障害要因の探究が容易となる。
【００４７】
【発明の効果】以上に説明したとおり、本発明に係る汎
用インタフェース制御装置装置に依れば、通信制御部内
の通信制御回路に何らかの異常が発生した場合、この異
常を直ちにＲＴ信号の異常検出回路にて検出し、緊急割
り込み制御部を通して制御部に緊急割り込みを行うこと
により、信頼性の高いシステムを提供することが出来
る。
用インタフェース制御装置装置に依れば、通信制御部内
の通信制御回路に何らかの異常が発生した場合、この異
常を直ちにＲＴ信号の異常検出回路にて検出し、緊急割
り込み制御部を通して制御部に緊急割り込みを行うこと
により、信頼性の高いシステムを提供することが出来
る。
【００４８】また、ＲＴ信号の異常を検出し、その異常
状態を通知する信号を保持し、この異常状態でのＲＴ信
号を確認するための信号端子を設けたことにより、保守
性の高いシステムを提供することが出来る。
状態を通知する信号を保持し、この異常状態でのＲＴ信
号を確認するための信号端子を設けたことにより、保守
性の高いシステムを提供することが出来る。
【図１】本発明の実施の形態に係る汎用インタフェース
制御装置の全体構成を示すブロック図である。
制御装置の全体構成を示すブロック図である。
【図２】本発明の実施の形態に係る汎用インタフェース
制御装置のＲＴ信号の異常検出回路１６の構成を示す回
路図である。
制御装置のＲＴ信号の異常検出回路１６の構成を示す回
路図である。
【図３】本発明の実施の形態に係る汎用インタフェース
制御装置の通信制御部１４の構成を示す回路図である。
制御装置の通信制御部１４の構成を示す回路図である。
【図４】本発明の実施の形態に係る汎用インタフェース
制御装置のＲＴ信号の異常検出回路１６と通信制御部１
４に関係する各信号のタイミングを示すタイミングチャ
ートである。（ａ）は、正常時のタイミングチャートを
示し、（ｂ）は、異常時のタイミングチャートを示す。
制御装置のＲＴ信号の異常検出回路１６と通信制御部１
４に関係する各信号のタイミングを示すタイミングチャ
ートである。（ａ）は、正常時のタイミングチャートを
示し、（ｂ）は、異常時のタイミングチャートを示す。
【図５】従来の汎用インタフェース制御装置の構成を示
すブロック図である。
すブロック図である。
１１ 制御部 １２ ＲＯＭ １３ ＲＡＭ １４ 通信制御部 １５ 緊急割り込み制御部 １６ ＲＴ信号の異常検出回路 １７ ＲＴ信号異常表示部 ２１ ＲＴ信号（インタフェース） ２２ ＲＴ信号（内部） ２３ ＲＴ信号異常検出信号 ２４ 論理積回路 ２５ Ｆ／Ｆ（フリップフロップ） ３１ ＲＴ信号入力端子 ３２ レシーバ ３３ データ受信用ＲＴ信号 ３４ 論理和回路 ３５ 通信制御回路 ９０ ＲＴ信号（インタフェース）状態表示端子 ９１ ＲＴ信号（内部）状態表示端子
Claims (6)
- 【請求項１】 上位装置との論理的接続を有し、かつシ
ステム全体を制御する制御部と、上記制御のためのファ
ームウエアを格納した第１の記憶手段と、汎用インタフ
ェースで使用される各種データを格納した第２の記憶手
段と、汎用インタフェースを制御する通信制御部と、前
記通信制御部にＲＴ信号（受信データ用クロック信号）
の異常発生に関連する異常が発生した際に前記制御部に
対して緊急割り込みを発生する緊急割り込み制御部と、
前記異常内容を表示するＲＴ信号異常表示部と、前記異
常発生を検出して前記緊急割り込み制御部及び前記ＲＴ
信号異常表示部に前記異常発生の通知を伝達するＲＴ信
号の異常検出回路を備えたことを特徴とする汎用インタ
フェース制御装置。 - 【請求項２】 請求項１記載の汎用インタフェース制御
装置において、前記汎用インタフェースから送出される
第１のＲＴ信号を導く第１のＲＴ信号状態表示端子と、
前記汎用インタフェースへ内部折り返しのデータを転送
する際に使用する第２のＲＴ信号を導く第２のＲＴ信号
状態表示端子を備えたことを特徴とする汎用インタフェ
ース制御装置。 - 【請求項３】 前記ＲＴ信号の異常検出回路は、前記第
１のＲＴ信号と前記第２のＲＴ信号との論理積を演算す
る論理積回路と、該論理積回路の演算結果が真となった
時にセットされるフリップフロップを備えることを特徴
とする請求項１又は請求項２記載の汎用インタフェース
制御装置。 - 【請求項４】 前記通信制御部は、通信制御回路に加え
て、該通信制御回路から出力される前記第２のＲＴ信号
と前記第１のＲＴ信号との論理和を演算する論理和回路
を備え、該論理和回路の演算結果をデータ受信用ＲＴ信
号として前記通信制御回路に入力することを特徴とする
請求項１乃至３のいずれか１項に記載の汎用インタフェ
ース制御装置。 - 【請求項５】 前記第１の記憶手段としてＲＯＭ（リー
ドオンリーメモリ）を使用し、前記第２の記憶手段とし
てＲＡＭ（ランダムアクセスメモリ）を使用したことを
特徴とする請求項１乃至４のいずれか１項に記載の汎用
インタフェース制御装置。 - 【請求項６】 上位装置との論理的関係を有し、かつシ
ステム全体を制御する制御ステップと、上記制御のため
のファームウエアを格納した第１の記憶手段を制御する
ステップと、汎用インタフェースで使用される各種デー
タを格納した第２の記憶手段を制御するステップと、汎
用インタフェースを制御する通信制御ステップと、前記
通信制御部にＲＴ信号（受信データ用クロック信号）の
異常発生に関連する異常が発生した際に前記制御部に対
して緊急割り込みを発生する緊急割り込み制御ステップ
と、前記異常内容を表示するＲＴ信号異常表示ステップ
と、前記異常発生を検出して前記緊急割り込み制御ステ
ップ及び前記ＲＴ信号異常表示ステップに前記異常発生
の通知を伝達するＲＴ信号の異常検出ステップを備えた
ことを特徴とする汎用インタフェース制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09890299A JP3424916B2 (ja) | 1999-04-06 | 1999-04-06 | 汎用インタフェース制御装置及び汎用インタフェース制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09890299A JP3424916B2 (ja) | 1999-04-06 | 1999-04-06 | 汎用インタフェース制御装置及び汎用インタフェース制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000295316A true JP2000295316A (ja) | 2000-10-20 |
| JP3424916B2 JP3424916B2 (ja) | 2003-07-07 |
Family
ID=14232071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09890299A Expired - Fee Related JP3424916B2 (ja) | 1999-04-06 | 1999-04-06 | 汎用インタフェース制御装置及び汎用インタフェース制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3424916B2 (ja) |
-
1999
- 1999-04-06 JP JP09890299A patent/JP3424916B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3424916B2 (ja) | 2003-07-07 |
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