JPH08171519A - Ｃｐｕ装置 - Google Patents
Ｃｐｕ装置Info
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- JPH08171519A JPH08171519A JP6315117A JP31511794A JPH08171519A JP H08171519 A JPH08171519 A JP H08171519A JP 6315117 A JP6315117 A JP 6315117A JP 31511794 A JP31511794 A JP 31511794A JP H08171519 A JPH08171519 A JP H08171519A
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Abstract
(57)【要約】
【目的】 バスエラー検出時に外部機器へのアクセス処
理を中断してバスエラー割込処理が発生するＣＰＵを含
む装置において、バスエラーの発生原因となった外部機
器を直ちに特定し得る構成のＣＰＵ装置を提供する。 【構成】 外部機器２ａ〜２ｎに対するアクセス処理開
始後所定時間経過後してもＤＴＡＣＫ信号（アクセス完
了信号）Ｓ４が出力されないときにＢＥＲＲ信号（バス
エラー信号）Ｓ５を出力するウオッチドッグタイマ１３
と、ＢＥＲＲ信号Ｓ５の入力を契機にＣＰＵが出力中の
アドレス信号をラッチするアドレスラッチ器１４と、こ
のラッチアドレス信号Ｓ６がどの外部機器に割り当てら
れたアドレス信号かを識別するアドレス比較器１５とを
有し、特定された外部機器をバスエラー表示器１６に表
示する。
理を中断してバスエラー割込処理が発生するＣＰＵを含
む装置において、バスエラーの発生原因となった外部機
器を直ちに特定し得る構成のＣＰＵ装置を提供する。 【構成】 外部機器２ａ〜２ｎに対するアクセス処理開
始後所定時間経過後してもＤＴＡＣＫ信号（アクセス完
了信号）Ｓ４が出力されないときにＢＥＲＲ信号（バス
エラー信号）Ｓ５を出力するウオッチドッグタイマ１３
と、ＢＥＲＲ信号Ｓ５の入力を契機にＣＰＵが出力中の
アドレス信号をラッチするアドレスラッチ器１４と、こ
のラッチアドレス信号Ｓ６がどの外部機器に割り当てら
れたアドレス信号かを識別するアドレス比較器１５とを
有し、特定された外部機器をバスエラー表示器１６に表
示する。
Description
【０００１】
【産業上の利用分野】本発明は割込機能を有するＣＰＵ
を含んで成る装置に関し、特にＣＰＵに付属する情報処
理機器の故障解析の改善技術に関する。
を含んで成る装置に関し、特にＣＰＵに付属する情報処
理機器の故障解析の改善技術に関する。
【０００２】
【従来の技術】割込機能を有するＣＰＵから外部情報処
理機器（以下、単に外部機器と称する）へのデータや各
種制御信号の授受処理（アクセス処理、以下同じ）を行
う装置において、ＣＰＵは、各外部機器からのアクセス
完了信号（以下、ＤＴＡＣＫ信号と称する）の入力によ
りそのアクセス処理を完了するが、ＤＴＡＣＫ信号の入
力待ちの状態でバスエラー信号（以下、ＢＥＲＲ信号と
称する）が入力された場合には、実行中のアクセス処理
を中断させてバスエラー処理が強制的に割り込むように
構成されているのが一般的である。
理機器（以下、単に外部機器と称する）へのデータや各
種制御信号の授受処理（アクセス処理、以下同じ）を行
う装置において、ＣＰＵは、各外部機器からのアクセス
完了信号（以下、ＤＴＡＣＫ信号と称する）の入力によ
りそのアクセス処理を完了するが、ＤＴＡＣＫ信号の入
力待ちの状態でバスエラー信号（以下、ＢＥＲＲ信号と
称する）が入力された場合には、実行中のアクセス処理
を中断させてバスエラー処理が強制的に割り込むように
構成されているのが一般的である。
【０００３】このようなＣＰＵ装置では、ＢＥＲＲ信号
によってバスエラー処理の強制割込が発生するので、Ｃ
ＰＵは、バスエラーが発生した時点でアクセスしていた
アドレス信号を認識することが出来ない。そこで従来
は、バスエラーが発生した場合、どの外部機器が故障し
たかの解析するために、故障解析専用プログラムを起動
して個々の外部機器にアクセスし、そのときバスエラー
が発生するかどうかを確認することにより、バスエラー
を発生させた外部機器を特定していた。
によってバスエラー処理の強制割込が発生するので、Ｃ
ＰＵは、バスエラーが発生した時点でアクセスしていた
アドレス信号を認識することが出来ない。そこで従来
は、バスエラーが発生した場合、どの外部機器が故障し
たかの解析するために、故障解析専用プログラムを起動
して個々の外部機器にアクセスし、そのときバスエラー
が発生するかどうかを確認することにより、バスエラー
を発生させた外部機器を特定していた。
【０００４】
【発明が解決しようとする課題】しかし、上述のように
故障解析専用プログラムを起動実行し、バスエラーを発
生させた外部機器がどれであったかを特定するために
は、それを操作するためのオペレータを必要とし、しか
も故障解析にかなりの時間を要するため、迅速な障害復
旧が出来ないという問題点があった。本発明の課題は、
上記問題点を解消し、故障解析専用プログラムやそれを
操作するオペレータを必要とせずに、瞬時にバスエラー
を発生させた外部機器を特定し、迅速な障害復旧が出来
るＣＰＵ装置を提供することにある。
故障解析専用プログラムを起動実行し、バスエラーを発
生させた外部機器がどれであったかを特定するために
は、それを操作するためのオペレータを必要とし、しか
も故障解析にかなりの時間を要するため、迅速な障害復
旧が出来ないという問題点があった。本発明の課題は、
上記問題点を解消し、故障解析専用プログラムやそれを
操作するオペレータを必要とせずに、瞬時にバスエラー
を発生させた外部機器を特定し、迅速な障害復旧が出来
るＣＰＵ装置を提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決する本発
明のＣＰＵ装置は、各々固有のアドレス信号が割り当て
られた複数の情報処理機器にバスを介して接続されたＣ
ＰＵを含み、該ＣＰＵは、各情報処理機器に対するアク
セス処理開始後、当該情報処理機器からのＤＴＡＣＫ信
号の入力待ちの状態でＢＥＲＲ信号が入力された場合
に、現在実行中のアクセス処理が中断してバスエラー処
理が強制的に割り込むものにおいて、ＢＥＲＲ信号の発
生を検出するエラー検出手段と、ＢＥＲＲが検出された
ときに前記ＣＰＵが情報処理装置に出力しているアドレ
ス信号をラッチするアドレスラッチ手段と、ラッチされ
たアドレス信号がどの情報処理機器に割り当てられたア
ドレス信号かを識別するアドレス識別手段と、を有する
ことを特徴とする。なお、ＣＰＵのアクセス対象となる
情報処理機器は、従来の外部機器のほか、ＣＰＵの動作
プログラムやデータ類を記憶した内部メモリをも含むも
のである。
明のＣＰＵ装置は、各々固有のアドレス信号が割り当て
られた複数の情報処理機器にバスを介して接続されたＣ
ＰＵを含み、該ＣＰＵは、各情報処理機器に対するアク
セス処理開始後、当該情報処理機器からのＤＴＡＣＫ信
号の入力待ちの状態でＢＥＲＲ信号が入力された場合
に、現在実行中のアクセス処理が中断してバスエラー処
理が強制的に割り込むものにおいて、ＢＥＲＲ信号の発
生を検出するエラー検出手段と、ＢＥＲＲが検出された
ときに前記ＣＰＵが情報処理装置に出力しているアドレ
ス信号をラッチするアドレスラッチ手段と、ラッチされ
たアドレス信号がどの情報処理機器に割り当てられたア
ドレス信号かを識別するアドレス識別手段と、を有する
ことを特徴とする。なお、ＣＰＵのアクセス対象となる
情報処理機器は、従来の外部機器のほか、ＣＰＵの動作
プログラムやデータ類を記憶した内部メモリをも含むも
のである。
【０００６】この構成において、前記エラー検出手段
は、例えば前記ＣＰＵと複数の情報処理機器との間に介
在し、前記ＣＰＵによる個々の情報処理機器に対するア
クセス処理開始後所定時間経過しても当該情報処理機器
からアクセス完了信号を入力しないときにバスエラー信
号を前記ＣＰＵ及びアドレスラッチ手段に導くウオッチ
ドッグタイマを含んで成るものであり、前記アドレス識
別手段は、識別されたアドレス信号に対応する情報処理
機器を特定するための特定信号を生成する構成であるこ
とを特徴とする。
は、例えば前記ＣＰＵと複数の情報処理機器との間に介
在し、前記ＣＰＵによる個々の情報処理機器に対するア
クセス処理開始後所定時間経過しても当該情報処理機器
からアクセス完了信号を入力しないときにバスエラー信
号を前記ＣＰＵ及びアドレスラッチ手段に導くウオッチ
ドッグタイマを含んで成るものであり、前記アドレス識
別手段は、識別されたアドレス信号に対応する情報処理
機器を特定するための特定信号を生成する構成であるこ
とを特徴とする。
【０００７】
【作用】上記構成に係る本発明のＣＰＵ装置において
は、ＣＰＵが情報処理機器にデータアクセスしている場
合において、当該情報処理機器からのＤＴＡＣＫ信号が
ある一定の時間以内に入力されなかったときは、エラー
検出手段を構成するウオッチドッグタイマが直ちにＢＥ
ＲＲ信号を生成し、これをＣＰＵとアドレスラッチ手段
に導く。アドレスラッチ手段は、そのときＣＰＵが出力
しているアドレス信号をラッチしてアドレス識別手段に
導く。アドレス識別手段は、ラッチされたアドレス信号
がどの情報処理機器に割り当てられたアドレスかを識別
する。これによりエラー発生原因となった情報処理機器
のアドレスを直ちに認識することができる。アドレス識
別手段は、また、識別されたアドレス信号に対応する情
報処理機器を特定する特定信号を生成し、これを表示装
置等に出力する。このようにすれば、エラー発生原因と
なった情報処理機器を直ちにオペレータに知らしめるこ
とができる。
は、ＣＰＵが情報処理機器にデータアクセスしている場
合において、当該情報処理機器からのＤＴＡＣＫ信号が
ある一定の時間以内に入力されなかったときは、エラー
検出手段を構成するウオッチドッグタイマが直ちにＢＥ
ＲＲ信号を生成し、これをＣＰＵとアドレスラッチ手段
に導く。アドレスラッチ手段は、そのときＣＰＵが出力
しているアドレス信号をラッチしてアドレス識別手段に
導く。アドレス識別手段は、ラッチされたアドレス信号
がどの情報処理機器に割り当てられたアドレスかを識別
する。これによりエラー発生原因となった情報処理機器
のアドレスを直ちに認識することができる。アドレス識
別手段は、また、識別されたアドレス信号に対応する情
報処理機器を特定する特定信号を生成し、これを表示装
置等に出力する。このようにすれば、エラー発生原因と
なった情報処理機器を直ちにオペレータに知らしめるこ
とができる。
【０００８】
【実施例】次に図面を参照して本発明の実施例を詳細に
説明する。図１は本発明の一実施例のブロック構成図で
あり、符号１はＣＰＵ装置、２ａ〜２ｎは外部機器であ
る。また、１１はＣＰＵ、１２はメモリ、１３はウオッ
チドッグタイマ、１４はアドレスラッチ器、１５はアド
レス比較器、１６はバスエラー表示器である。
説明する。図１は本発明の一実施例のブロック構成図で
あり、符号１はＣＰＵ装置、２ａ〜２ｎは外部機器であ
る。また、１１はＣＰＵ、１２はメモリ、１３はウオッ
チドッグタイマ、１４はアドレスラッチ器、１５はアド
レス比較器、１６はバスエラー表示器である。
【０００９】このＣＰＵ装置１において、ＣＰＵ１１
は、メモリ１２や外部機器２ａ〜２ｎとの間で、アドレ
スバスＳ１、データバスＳ２、及びコントロールバスＳ
３を介してアクセス処理を行うものであり、アクセス対
象機器からＤＴＡＣＫ信号Ｓ４を入力することによりア
クセス処理を完了するが、ＤＴＡＣＫ信号Ｓ４の入力待
ちの状態で外部機器２ａ〜２ｎからＢＥＲＲ信号Ｓ５が
入力された場合は、実行中のアクセス処理を中断してバ
スエラー処理を強制的に割り込ませるものである。
は、メモリ１２や外部機器２ａ〜２ｎとの間で、アドレ
スバスＳ１、データバスＳ２、及びコントロールバスＳ
３を介してアクセス処理を行うものであり、アクセス対
象機器からＤＴＡＣＫ信号Ｓ４を入力することによりア
クセス処理を完了するが、ＤＴＡＣＫ信号Ｓ４の入力待
ちの状態で外部機器２ａ〜２ｎからＢＥＲＲ信号Ｓ５が
入力された場合は、実行中のアクセス処理を中断してバ
スエラー処理を強制的に割り込ませるものである。
【００１０】メモリ１２はＣＰＵ１１を動作させるため
の制御プログラムや必要なデータ類を記憶したものであ
る。外部機器２ａ〜２ｎは、ＣＰＵ１１からの命令に従
ってＣＰＵ１１とは独立に所定機能を実行する装置であ
る。各外部機器２ａ〜２ｎにはそれぞれ固有のアドレス
信号が割り当てられいる。各アドレス信号は、ＣＰＵ１
１がどの外部機器に対してアクセスしたかの識別に用い
られる。ＣＰＵ１１からアクセスされた外部機器２ａ〜
２ｎは、ある一定時間以内にＤＴＡＣＫ信号Ｓ４をＣＰ
Ｕ１１へ出力してアクセス処理完了を通知する。
の制御プログラムや必要なデータ類を記憶したものであ
る。外部機器２ａ〜２ｎは、ＣＰＵ１１からの命令に従
ってＣＰＵ１１とは独立に所定機能を実行する装置であ
る。各外部機器２ａ〜２ｎにはそれぞれ固有のアドレス
信号が割り当てられいる。各アドレス信号は、ＣＰＵ１
１がどの外部機器に対してアクセスしたかの識別に用い
られる。ＣＰＵ１１からアクセスされた外部機器２ａ〜
２ｎは、ある一定時間以内にＤＴＡＣＫ信号Ｓ４をＣＰ
Ｕ１１へ出力してアクセス処理完了を通知する。
【００１１】ウオッチドッグタイマ１３は、ＣＰＵ１１
が各外部機器２ａ〜２ｎへのデータアクセスを行ったと
きに、ある一定時間以内にＤＴＡＣＫ信号Ｓ４が入力さ
れない場合はＢＥＲＲ信号Ｓ５を生成してＣＰＵ１１に
導き、バスエラー割込を発生させる（エラー検出手
段）。このＢＥＲＲ信号Ｓ５は、アドレスラッチ器１４
にも導かれる。
が各外部機器２ａ〜２ｎへのデータアクセスを行ったと
きに、ある一定時間以内にＤＴＡＣＫ信号Ｓ４が入力さ
れない場合はＢＥＲＲ信号Ｓ５を生成してＣＰＵ１１に
導き、バスエラー割込を発生させる（エラー検出手
段）。このＢＥＲＲ信号Ｓ５は、アドレスラッチ器１４
にも導かれる。
【００１２】アドレスラッチ器１４は、ＢＥＲＲ信号Ｓ
５が入力されたときにＣＰＵ１１がアドレスバスＳ１上
に出力しているアドレス信号をラッチし、そのラッチア
ドレス信号Ｓ６をアドレス比較器１５へ出力する（アド
レスラッチ手段）。
５が入力されたときにＣＰＵ１１がアドレスバスＳ１上
に出力しているアドレス信号をラッチし、そのラッチア
ドレス信号Ｓ６をアドレス比較器１５へ出力する（アド
レスラッチ手段）。
【００１３】アドレス比較器１５は、アドレスラッチ器
１４から出力されるラッチアドレス信号Ｓ６がどの外部
機器２ａ〜２ｎに割り当てられたアドレスかを識別し、
バス機器特定信号Ｓ７をバスエラー表示器１６へ出力す
る。このアドレス比較器１５は、アドレス設定スイッチ
とコンパレータのようにハードウエア回路で実現しても
良く、予めアクセス対象機器毎に定めたアドレス群をテ
ーブル等のストレージ手段に記憶しておき、アドレスラ
ッチ器１４にラッチされたラッチアドレス信号Ｓ６を読
み出して上記アドレス群と比較し、その一致性をソフト
ウエアにより実現する構成であっても良い（アドレス識
別手段）。
１４から出力されるラッチアドレス信号Ｓ６がどの外部
機器２ａ〜２ｎに割り当てられたアドレスかを識別し、
バス機器特定信号Ｓ７をバスエラー表示器１６へ出力す
る。このアドレス比較器１５は、アドレス設定スイッチ
とコンパレータのようにハードウエア回路で実現しても
良く、予めアクセス対象機器毎に定めたアドレス群をテ
ーブル等のストレージ手段に記憶しておき、アドレスラ
ッチ器１４にラッチされたラッチアドレス信号Ｓ６を読
み出して上記アドレス群と比較し、その一致性をソフト
ウエアにより実現する構成であっても良い（アドレス識
別手段）。
【００１４】バスエラー表示器１６は、アドレス比較器
１５が出力する機器特定信号Ｓ７によって特定された外
部機器にバスエラーが発生したことを、ブザーや表示等
の手段をもってオペレータに知らせる。
１５が出力する機器特定信号Ｓ７によって特定された外
部機器にバスエラーが発生したことを、ブザーや表示等
の手段をもってオペレータに知らせる。
【００１５】このように、ＣＰＵ１１からアクセスされ
た外部機器２ａ〜２ｎに何らかの障害が発生してＤＴＡ
ＣＫ信号Ｓ４が出力されなかった場合であっても、アド
レスラッチ器１４、アドレス比較器１５、及びバスエラ
ー表示器１６によって瞬時にどの外部機器がエラー発生
原因となったかが判るので、迅速な障害復旧が可能とな
り、従来の問題点を解消することができる。
た外部機器２ａ〜２ｎに何らかの障害が発生してＤＴＡ
ＣＫ信号Ｓ４が出力されなかった場合であっても、アド
レスラッチ器１４、アドレス比較器１５、及びバスエラ
ー表示器１６によって瞬時にどの外部機器がエラー発生
原因となったかが判るので、迅速な障害復旧が可能とな
り、従来の問題点を解消することができる。
【００１６】本実施例は以上のとおりであるが、本発明
は、情報処理機器に対するアクセス処理開始後、当該情
報処理機器からの所定のアクセス完了信号の入力待ちの
状態でバスエラー信号が入力されたときに、現在実行中
のアクセス処理が中断してバスエラー処理が強制的に割
り込むＣＰＵを使用する場合において、ＢＥＲＲ信号の
発生が検出されたときに出力中のアドレス信号をラッチ
し、このラッチされたアドレス信号がどの情報処理機器
に割り当てられたアドレス信号かを識別する点に主眼が
あるので、必ずしも上記実施例の構成に限定されるもの
ではない。
は、情報処理機器に対するアクセス処理開始後、当該情
報処理機器からの所定のアクセス完了信号の入力待ちの
状態でバスエラー信号が入力されたときに、現在実行中
のアクセス処理が中断してバスエラー処理が強制的に割
り込むＣＰＵを使用する場合において、ＢＥＲＲ信号の
発生が検出されたときに出力中のアドレス信号をラッチ
し、このラッチされたアドレス信号がどの情報処理機器
に割り当てられたアドレス信号かを識別する点に主眼が
あるので、必ずしも上記実施例の構成に限定されるもの
ではない。
【００１７】例えばウオッチドッグタイマ１３に代えて
公知のバス監視タイマを用いる構成であっても良く、外
部機器２ａ〜２ｎから送られるＤＴＡＣＫ信号を一定時
間遅延した後にＣＰＵ１１に入力する構成であっても良
い。また、メモリ１２その他ＣＰＵ装置１内に含まれる
機器についてもエラー検出を行う場合は、これらメモリ
１２等に固有のアドレス信号を割り当て、エラー検出時
に上記実施例と同様の手順で機器の特定を行うようにす
れば良い。
公知のバス監視タイマを用いる構成であっても良く、外
部機器２ａ〜２ｎから送られるＤＴＡＣＫ信号を一定時
間遅延した後にＣＰＵ１１に入力する構成であっても良
い。また、メモリ１２その他ＣＰＵ装置１内に含まれる
機器についてもエラー検出を行う場合は、これらメモリ
１２等に固有のアドレス信号を割り当て、エラー検出時
に上記実施例と同様の手順で機器の特定を行うようにす
れば良い。
【００１８】
【発明の効果】以上の説明から明らかなように、本発明
のＣＰＵ装置によれば、ＣＰＵがアクセスしている情報
処理機器からＤＴＡＣＫ信号がある一定の時間以内に入
力されなかったためにＣＰＵにバスエラー割込処理が発
生した場合において、エラー検出手段からのＢＥＲＲ信
号の入力を契機にアドレスラッチ手段がアドレス信号を
ラッチし、アドレス識別手段が上記ラッチされたアドレ
ス信号に基づいて情報処理機器の割当アドレスを識別す
るので、エラー発生原因となった情報処理機器のアドレ
スが直ちに認識可能になる効果がある。アドレス識別手
段が識別されたアドレス信号に対応する情報処理機器を
特定する特定信号を生成する構成では、これを表示装置
に出力することによって当該情報処理機器を直ちにオペ
レータに知らしめることができる効果がある。
のＣＰＵ装置によれば、ＣＰＵがアクセスしている情報
処理機器からＤＴＡＣＫ信号がある一定の時間以内に入
力されなかったためにＣＰＵにバスエラー割込処理が発
生した場合において、エラー検出手段からのＢＥＲＲ信
号の入力を契機にアドレスラッチ手段がアドレス信号を
ラッチし、アドレス識別手段が上記ラッチされたアドレ
ス信号に基づいて情報処理機器の割当アドレスを識別す
るので、エラー発生原因となった情報処理機器のアドレ
スが直ちに認識可能になる効果がある。アドレス識別手
段が識別されたアドレス信号に対応する情報処理機器を
特定する特定信号を生成する構成では、これを表示装置
に出力することによって当該情報処理機器を直ちにオペ
レータに知らしめることができる効果がある。
【００１９】なお、エラー検出手段をウオッチドッグタ
イマを含んで構成することにより、既存のＣＰＵ装置の
大幅な変更を要さずに上記効果が得られるため、コスト
的にも有利となる。
イマを含んで構成することにより、既存のＣＰＵ装置の
大幅な変更を要さずに上記効果が得られるため、コスト
的にも有利となる。
【図１】本発明の一実施例に係るＣＰＵ装置のブロック
構成図である。
構成図である。
１ ＣＰＵ装置 １１ 割込機能を有するＣＰＵ １２ メモリ １３ ウオッチドッグタイマ １４ アドレスラッチ器 １５ アドレス比較器 １６ バスエラー表示器 Ｓ１ アドレスバス Ｓ２ データバス Ｓ３ コントロールバス Ｓ４ ＤＴＡＣＫ信号 Ｓ５ ＢＥＲＲ信号 Ｓ６ ラッチアドレス信号 Ｓ７ 機器特定信号
Claims (3)
- 【請求項１】 各々固有のアドレス信号が割り当てられ
た複数の情報処理機器にバスを介して接続されたＣＰＵ
（マイクロプロセッサ、以下同じ）を含んで成る装置で
あって、前記ＣＰＵは、各情報処理機器に対するアクセ
ス処理開始後、当該情報処理機器からの所定のアクセス
完了信号の入力待ちの状態でバスエラー信号が入力され
た場合に、現在実行中のアクセス処理が中断してバスエ
ラー処理が強制的に割り込むものにおいて、バスエラー
信号の発生を検出するエラー検出手段と、バスエラー信
号が検出されたときに前記ＣＰＵが情報処理装置に出力
しているアドレス信号をラッチするアドレスラッチ手段
と、ラッチされたアドレス信号がどの情報処理機器に割
り当てられたアドレス信号かを識別するアドレス識別手
段と、を有することを特徴とするＣＰＵ装置。 - 【請求項２】 前記エラー検出手段は、前記ＣＰＵと複
数の情報処理機器との間に介在し、前記ＣＰＵによる個
々の情報処理機器に対するアクセス処理開始後所定時間
経過しても当該情報処理機器からアクセス完了信号を入
力しないときにバスエラー信号を前記ＣＰＵ及びアドレ
スラッチ手段に導くウオッチドッグタイマを含んで成る
ことを特徴とする請求項１記載のＣＰＵ装置。 - 【請求項３】 前記アドレス識別手段は、識別されたア
ドレス信号に対応する情報処理機器を特定するための特
定信号を生成する構成であることを特徴とする請求項１
記載のＣＰＵ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6315117A JPH08171519A (ja) | 1994-12-19 | 1994-12-19 | Ｃｐｕ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6315117A JPH08171519A (ja) | 1994-12-19 | 1994-12-19 | Ｃｐｕ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08171519A true JPH08171519A (ja) | 1996-07-02 |
Family
ID=18061620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6315117A Pending JPH08171519A (ja) | 1994-12-19 | 1994-12-19 | Ｃｐｕ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08171519A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130057409A1 (en) * | 2011-09-05 | 2013-03-07 | Fluke Corporation | Watchdog For Voltage Detector Display |
| JP2015176333A (ja) * | 2014-03-14 | 2015-10-05 | Ｎｅｃプラットフォームズ株式会社 | 演算処理装置、制御方法、及び、プログラム |
-
1994
- 1994-12-19 JP JP6315117A patent/JPH08171519A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130057409A1 (en) * | 2011-09-05 | 2013-03-07 | Fluke Corporation | Watchdog For Voltage Detector Display |
| US9128129B2 (en) * | 2011-09-05 | 2015-09-08 | Fluke Corporation | Watchdog for voltage detector display |
| JP2015176333A (ja) * | 2014-03-14 | 2015-10-05 | Ｎｅｃプラットフォームズ株式会社 | 演算処理装置、制御方法、及び、プログラム |
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