JP2000322264A

JP2000322264A - 電子機器

Info

Publication number: JP2000322264A
Application number: JP11131092A
Authority: JP
Inventors: Takanori Matsunaga; 隆徳松永
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-05-12
Filing date: 1999-05-12
Publication date: 2000-11-24
Also published as: US6564177B1

Abstract

(57)【要約】【課題】主記憶装置に、全てのプログラムコードをロ
ードすることなく、即応性が求められるプログラムコー
ドをロードして即実行するすることによりシステムの起
動時間を短縮する。【解決手段】電子機器は、演算処理装置と、主記憶装
置と、複数に分割されたプログラムコードを格納すると
共に、各プログラムコードを主記憶装置にロードするた
めのロード用プログラムコードを格納するプログラム格
納手段と、プログラム格納手段から主記憶装置にロード
されるプログラムコードに関する情報を記述した情報テ
ーブルを格納する情報テーブル格納手段と、プログラム
格納手段に格納されたプログラムコードが主記憶装置の
仮想アドレスのどこにマッピングされるかを記述したマ
ップ管理手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、主記憶装置に記
憶されたプログラムを実行する電子機器に関するもので
ある。

【０００２】

【従来の技術】例えば、起動時にプログラムを読み込ん
で実行する電子機器では、システム起動時に、プログラ
ム格納用のフラッシュＲＯＭ等の二次記憶装置から主記
憶装置にプログラムコードが全てロードされ、その後に
処理が開始される。

【０００３】図１０は、例えば、特開平９−１４６７７
４号公報等に記載されたこのような電子機器の要部の構
成を示す図、図１１はそのセットアップ時の動作を示す
フローチャートである。

【０００４】この従来例は、図１０に示すように、プロ
グラムを読み込んで実行する中央演算処理装置（ＣＰ
Ｕ）１と、起動用のプログラムを記憶するフラッシュメ
モリ等の起動用ＲＯＭ２と、制御用プログラム等のプロ
グラムを格納するプログラム格納用ＲＯＭ３と、ＤＲＡ
Ｍ等の主記憶装置４とを備える。

【０００５】次に、この従来例の動作について、図１１
のフローチャートを参照して説明する。先ず、電源が投
入されると（ステップＳ１）、ＣＰＵ１は起動用ＲＯＭ
２に格納される起動用プログラムを実行（ステップＳ
２）し、ハードウエア（Ｈ／Ｗ）の初期化を実行し（ス
テップＳ３）、プログラム格納用ＲＯＭ３からプログラ
ムコードを主記憶装置４へロードし（ステップＳ４）、
プログラムを実行して（ステップＳ５）、システムが起
動される。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来例では、次のような問題点があった。（１）システム起動時は、全てのプログラムコードを
プログラム格納用ＲＯＭから主記憶装置にロードして実
行するため、システムの起動時間がプログラムサイズと
メモリアクセス時間とにより決められる。（２）システム起動に時間を費やすため、電源をオン
してからすぐに実行を開始しなければならない（即応性
が求められる）処理を行うことができない。（３）一度に全てのプログラムコードを主記憶装置４
にロードするため、主記憶装置４の容量はプログラムコ
ードのサイズに影響される。（４）システムを実装する機種毎にプログラム格納用
ＲＯＭを用意する必要があるため、プログラム格納用Ｒ
ＯＭとして消去・書き換え可能なフラッシュメモリ等を
使用する場合には、プログラムコードが大きいと、フラ
ッシュメモリ等の高価な部品を必要とし、コストが嵩
む。

【０００７】そこで、本発明は上述の従来例の問題点を
解消しようとするものであり、主記憶装置に記憶された
プログラムコードを実行する電子機器において、全ての
プログラムコードを主記憶装置にロードすることなく、
即応性が求められるプログラムコードを主記憶装置へロ
ードして即実行するすることによりシステムの起動時間
を短縮しうる電子機器を提供することを目的とするもの
である。

【０００８】

【課題を解決するための手段】本発明によれば、プログ
ラムを実行する演算処理装置と、仮想アドレスを有する
主記憶装置と、複数に分割されたプログラムコードを格
納すると共に、前記各プログラムコードを前記主記憶装
置にロードするためのロード用プログラムコードを格納
するプログラム格納手段と、前記プログラム格納手段か
ら前記主記憶装置にロードされるプログラムコードに関
する情報を記述した情報テーブルを格納する情報テーブ
ル格納手段と、前記プログラム格納手段に格納された前
記プログラムコードが前記主記憶装置の仮想アドレスの
どこにマッピングされるかを記述したマップ管理手段
と、プログラム実行時に参照する仮想アドレスと実際に
プログラムコードが前記主記憶装置のどこにマッピング
されているかの対応を行う仮想アドレスデコード手段と
を備える電子機器が提供される。本発明の好ましい実施
態様によれば、電子機器は異常発生を検出する異常判定
手段を更に備えると共に、前記プログラム格納手段は異
常処理用プログラムを格納しており、前記演算処理装置
は、前記異常判定手段が異常発生を検出したとき、前記
プログラム格納手段から前記異常処理用プログラムを前
記主記憶装置にロードするものである。本発明の好まし
い実施態様によれば、前記情報テーブルは、前記各プロ
グラムコードを前記主記憶装置にロードする順番を定め
た情報を有するものである。本発明の他の好ましい実施
態様によれば、前記プログラム格納手段に格納されたプ
ログラムコードの内の１つはリアルタイムＯＳであり、
他のプログラムコードは実行するタスク毎に切り分けら
れるものである。本発明の更に他の好ましい実施態様に
よれば、前記情報テーブルは、本電子機器を実装する機
種毎にロードの必要なプログラムコードが記述されてい
るものである。本発明の更に他の好ましい実施態様によ
れば、前記各プログラムコードは、ソースプログラムを
コンパイルして生成されるものであり、機能毎に分割さ
れるものである。本発明更に他の好ましい実施態様によ
れば、前記各プログラムコードは、次のプログラムコー
ドをロードするためのトリガを有するものである。

【０００９】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態について詳細に説明する。尚、以下の説明
において、上述した図１０の従来例と同様の構成部材に
は同様の符号を付した。

【００１０】実施の形態１．図１は本発明の実施の形態
１に係る電子機器の要部の構成を表す概略図である。こ
の図に示すように、図示の電子機器は、上述の従来例と
同様に、演算処理装置としての中央演算処理装置（ＣＰ
Ｕ）１と、起動用ＲＯＭ２と、プログラム格納手段とし
てのプログラム格納用ＲＯＭ３と、主記憶装置４とを備
えており、この外に、情報テーブルを格納する情報テー
ブル格納手段としての情報テーブル格納用ＲＯＭ５と、
プログラム実行時に参照する仮想アドレスと実際にプロ
グラムコードが主記憶のどこにマッピングされているか
の対応を行う仮想アドレスデコード手段６と、プログラ
ムコードが仮想アドレスのどこにマッピングされるかを
記述したマップ管理手段７と、本電子機器が搭載される
システムに異常が発生したことをＣＰＵ１に伝える異常
判定手段８とを備える。

【００１１】図３は、プログラム格納用ＲＯＭ３に格納
されるプログラムを示している。図３に示すように、プ
ログラム格納用ＲＯＭ３には、そこに格納されているプ
ログラム１４乃至１８を主記憶装置４にロードするため
のプログラムコード（１３ａ）からなるプログラム１３
が格納され、このプログラム１３は起動用ＲＯＭ２に格
納されている起動用コードによって、最初に主記憶装置
４にロードされる。プログラム格納用ＲＯＭ３に格納さ
れているプログラム１４〜１８は、各関数毎若しくは各
タスク毎に分割されたプログラムコード（１４ａ）〜
（１８ａ）と、各プログラムコード（１４ａ）〜（１８
ａ）を主記憶装置４にロードするタイミングを規定する
トリガを実現する手段としてのトリガ用コード（１４
ｂ）〜（１８ｂ）とを備えている。

【００１２】また、マップ管理手段７には、プログラム
コード生成時のリンク情報から、ソースプログラムの各
関数のプログラムコードが、主記憶装置４のどのアドレ
スにロード（マッピング）されるかという情報が記述さ
れている。

【００１３】次に、本発明を車両用電子機器に適用した
場合を例に挙げて、プログラム１４〜１８について説明
する。この例では、プログラム１４はエンジン制御を行
うメインループのプログラムコード（１４ａ）であり、
プログラム１５はスイッチ、センサ、アクチュエータな
どの入出力情報の処理を行うプログラムコード（１５
ａ）であり、プログラム１６はエンジン始動時に必要な
最低限の演算処理を行うプログラムコード（１６ａ）で
あり、プログラム１７はエンジンの通常の状態での制御
（演算処理）を行うプログラムコード（１７ａ）であ
り、プログラム１８はフェールセーフ時に起動されるプ
ログラムコード（１８ａ）である。

【００１４】この場合、情報テーブル格納用ＲＯＭ５に
格納される情報テーブルは図２のようになっているもの
とする。すなわち、この情報テーブルには、プログラム
格納用ＲＯＭ３からＣＰＵ１へロードされるプログラム
コード名と、そのロード順序及びロードされるアドレス
が記録されている。

【００１５】図４はこの車両用電子機器の起動時の動作
を表すフローチャートである。

【００１６】さて、この車両用電子機器の起動時の動作
について、図４のフローチャートを参照して説明する。
先ず、ステップＳ１１において電源がオンされると、ス
テップＳ１２で、ＣＰＵ１は起動用ＲＯＭ２から起動用
プログラムコードを読み込んで処理を開始する。次に、
ステップＳ１３で、プログラム格納用ＲＯＭ３から、プ
ログラムコード（１４ａ）〜（１８ａ）のロードを制御
するプログラムコード（１３ａ）がまず主記憶装置４に
ロードされ、処理を開始する。

【００１７】ステップＳ１４において、情報テーブル格
納用ＲＯＭ５に格納されている情報テーブルに記述され
ているコードが全てロードされたか否か判定する。プロ
グラムコード（１３ａ）の読み込み直後には、ステップ
Ｓ１４の判定条件は偽（ＮＯ）となるので、ステップＳ
１５の処理が行われる。ステップＳ１５では、図２の情
報テーブルに記述された順序に従って、プログラムコー
ドがマップ管理手段７に記述された主記憶装置４の所定
のアドレスに順次ロードされる。すなわち、順序１に対
応するプログラムコード（１４ａ）（エンジン制御を行
うメインループのプログラムコード）、プログラムコー
ド（１５ａ）（入出力情報の処理を行うプログラムコー
ド）、プログラムコード（１６ａ）（エンジン始動時に
必要な最低限の演算処理を行うプログラムコード）が主
記憶装置４の仮想のアドレスＡに順次ロードされる。次
いで、ステップＳ１６において、このようにしてロード
されたプログラムコードが実行される。ここで、ＣＰＵ
１は、プログラムカウンタの値を入力として、仮想アド
レスデコード手段６にアクセスし、実際に主記憶装置４
にマッピングされているプログラムコードのアドレスを
参照する。このようにして、主記憶装置４上に記述され
た仮想アドレスにより、ＣＰＵ１はあたかもリンク情報
にあるアドレスにプログラムコードがロードされている
かのように処理することができる。

【００１８】この時点でエンジン制御が行われるため、
電源オンからシステム起動までの処理が迅速に行われる
必要があるエンジン始動時などの場合、他のプログラム
コードのロードにかかる時間を削減できることから、応
答性のよいシステムを構成することができる。

【００１９】次いで、ステップＳ１７で、プログラム１
６のトリガコード（１６ｂ）は、エンジンの始動をきっ
かけとして、ロード用プログラムコード（１３ａ）に対
し、次のロードを起動するトリガを発生し、フローは再
びステップＳ１４に戻る。ステップＳ１４の判定結果は
偽（ＮＯ）となるので、ステップＳ１５で通常時のエン
ジン制御用のプログラムコード（１７ａ）が主記憶装置
４の仮想のアドレスＢにロードされ、ステップＳ１６で
そのプログラムコード（１７ａ）が実行される。

【００２０】ここでは、異常処理用のプログラム１８の
コード（１８ａ）が主記憶装置４にロードされないた
め、その分、主記憶装置１の容量を少なくすることがで
き、コストを削減することが可能である。

【００２１】また、システムに異常が発生した場合に
は、異常判定手段８が異常発生を判定し、ＣＰＵ１は、
図５のフローチャートに示した異常発生時の処理を行
う。すなわち、ステップＳ２１で、異常判定手段８から
の異常判定信号に基づいて、次にロードされる異常処理
用のプログラム（フェールセーフ用プログラム）１８の
コード（１８ａ）が選択され、ステップＳ２２でその選
択されたプログラムコード（１８ａ）が主記憶装置４の
仮想のアドレスＥにロードされ、次いでステップＳ２３
で、フェールセーフ用のプログラムコード（１８ａ）が
実行されて、処理を終了する。

【００２２】実施の形態２．本実施の形態２は、本発明
を車両制御装置に適用した例を示すものである。この実
施の形態２のハードウエア構成は、上記実施の形態１と
ほぼ同様であるが、プログラム格納用ＲＯＭ３ａに格納
されているプログラム、情報テーブル格納用ＲＯＭ５に
格納される情報テーブル及びマップ管理手段７ａの内容
が上記実施の形態１の場合と異なっている。

【００２３】すなわち、この実施の形態２では、図７に
示すように、プログラム格納用ＲＯＭ３ａには、プログ
ラムコード（２４ａ）及びトリガ（２４ｂ）からなるリ
アルタイムＯＳ２４、プログラムコード（２５ａ）及び
トリガ（２５ｂ）からなるエンジン制御用アプリケーシ
ョン２５、プログラムコード（２６ａ）及びトリガ（２
６ｂ）からなる自動変速制御用アプリケーション２６、
プログラムコード（２７ａ）及びトリガ（２７ｂ）から
なるトラクション制御用アプリケーション２７、プログ
ラムコード（２８ａ）及びトリガ（２８ｂ）からなるフ
ェールセーフ時に起動されるフェールセーフ用アプリケ
ーション２８が格納されている。このとき、情報テーブ
ル格納用ＲＯＭ５に格納される情報テーブルは図６のよ
うになっているものとする。すなわち、プログラムのロ
ード順序は、プログラムコード（２４ａ）、（２５
ａ）、（２６ａ）、（２７ａ）の順であり、それらがロ
ードされる主記憶装置４のアドレスは、それぞれ、アド
レスＡ、Ｂ、Ｃ及びＤである。

【００２４】次に、この実施の形態２の動作について図
４のフローチャートにより説明する。ステップＳ１１で
電源をオンにしてからステップＳ１４で情報テーブルに
記述されているコードを全てロードしたか否かを判定す
るまでの処理は、上記実施の形態１の場合と同様であ
る。電源を投入した直後には、ステップ１４の判定処理
は「ＮＯ」となるので、次にステップＳ１５において、
図６の情報テーブルに従ってロード順序１に対応するリ
アルタイムＯＳ２４のプログラムコード（２４ａ）が主
記憶装置４の仮想のアドレスＡにロードされ、ステップ
Ｓ１６でロードされたプログラムコード（２４ａ）が実
行される。

【００２５】次いで、ステップＳ１７において、リアル
タイムＯＳ２４のトリガコード（２４ｂ）は、自身の初
期化をきっかけとしてロード用プログラム（２３ａ）に
対して、次のロードを起動するトリガを発生する。

【００２６】このトリガにより、フローは再びステップ
Ｓ１４に戻ってそこでの処理を行う。ここで、ステップ
Ｓ１４の条件は偽（ＮＯ）となるので、ステップＳ１５
でエンジン制御用アプリケーション２５のプログラムコ
ード（２５ａ）が主記憶装置４の仮想のアドレスＢにロ
ードされ、ステップＳ１６でそのエンジン制御用アプリ
ケーション２５が実行される。

【００２７】この時点でエンジン制御が行われるため、
エンジン始動時など、電源オンからシステム起動までの
処理が迅速に行われる必要がある場合、他のタスクのプ
ログラムコードのロードにかかる時間を削減できるの
で、応答性のよいシステムを構成することができる。

【００２８】また、ステップＳ１７において、エンジン
制御用アプリケーション２５のトリガコード（２５ｂ）
は、エンジン始動をきっかけとしてロード用プログラム
コード（２３ａ）に対し、次のロードを起動するトリガ
を発生する。

【００２９】これにより、フローはステップＳ１４に戻
って再びそこでの処理を実行する。ステップＳ１４の条
件は偽（ＮＯ）となるので、ステップＳ１５で自動変速
制御用アプリケーション２６のプログラムコード（２６
ａ）が主記憶装置４の仮想のアドレスＣにロードされ、
ステップＳ１６でその処理が実行される。

【００３０】次いで、ステップＳ１７において、自動変
速制御用アプリケーション２６のトリガコード（２６
ｂ）は、タスクスタート（アプリケーションの起動）を
きっかけとしてロード用プログラムコード（２３ａ）に
対し、次のロードを起動するトリガを発生する。

【００３１】このトリガの発生により、同様に、フロー
がステップＳ１４に戻って、ステップＳ１４からステッ
プＳ１７までの処理が行われて、トラクション制御用ア
プリケーション２７のプログラムコード（２７ａ）が主
記憶装置４の仮想のアドレスＤにロードされ、実行され
る。

【００３２】ステップＳ１７において、トラクション制
御用アプリケーション２７のトリガコード（２７ｂ）
は、タスクスタートをきっかけとしてロード用プログラ
ムコード（２３ａ）に対し、次のロードを起動するトリ
ガを発生する。

【００３３】今度は、プログラム格納用ＲＯＭ３ａに格
納されているプログラムは全てロードされてしまったた
め、ステップＳ１４の判定の結果は真（ＹＥＳ）とな
り、ステップＳ１５をスキップしてステップＳ１６へ進
んで、何もロードすることなく処理が続行する。

【００３４】ここでは、フェールセーフ用のプログラム
２８のプログラムコード（２８ａ）が主記憶装置４にロ
ードされないため、その分、主記憶装置４の容量を少な
くすることができ、コストを削減することが可能であ
る。

【００３５】また、異常が発生した場合には、異常判定
手段８（図１）が異常を判定し、ＣＰＵ１の処理が図５
のステップＳ２１に移る。そして、ステップＳ２１にお
いて、異常発生状態に基づいて次にロードすべきプログ
ラムが選択されて、ステップＳ２２で、選択されたフェ
ールセーフ用のプログラム２８のプログラムコード（２
８ａ）が主記憶装置４の仮想のアドレスＥにロードされ
て、ステップＳ２３で、フェールセーフ用のプログラム
コード（２８ａ）が実行される。

【００３６】実施の形態３．本実施の形態３は、本発明
を車両の機種毎に別々の制御用プロプラムをロードする
ケースに適用した例を示すものである。この実施の形態
３のハードウエア構成は、上記実施の形態１とほぼ同様
であるが、プログラム格納用ＲＯＭ３ｂに格納されてい
るプログラム、情報テーブル格納用ＲＯＭ５に格納され
る情報テーブル及びマップ管理手段７ｂの内容が上記実
施の形態１の場合と異なっている。

【００３７】すなわち、この実施の形態３では、図９に
示すように、プログラム格納用ＲＯＭ３ｂには、プログ
ラムコードロード用のプログラム３３のコード（３３
ａ）、機種α用の制御プログラム３４のプログラムコー
ド（３４ａ）、機種β用の第１の制御プログラム３５の
プログラムコード（３５ａ）、機種β用の第２の制御プ
ログラム３６のプログラムコード（３６ａ）、機種γ用
の制御プログラム３７のプログラムコード（３７ａ）、
フェールセーフ用プログラム３８のプログラムコード
（３８ａ）が格納されている。この場合、各プログラム
３４〜３７は次のロードを制御するトリガを発生しない
ものとする。また、情報テーブル格納用ＲＯＭ５に格納
される情報テーブルは図８のようになっているものとす
る。すなわち、情報テーブルには、本電子機器を実装す
る機種毎にロードの必要なプログラムコードが記述され
ている。一例として、機種αにロードされるプログラム
はプログラムコード（３４ａ）からなり、機種βにロー
ドされるプログラムはプログラムコード（３５ａ、３６
ａ）からなり、機種γにロードされるプログラムはプロ
グラムコード（３７ａ）からなり、マップ管理手段７ｂ
に記述された内容に従って、本電子機器が搭載される機
種に対応するプログラムコードが主記憶装置４の仮想の
アドレスＡにロードされ、フェールセーフ用のプログラ
ムコード（３８ａ）は各機種の主記憶装置４の仮想のア
ドレスＥにロードされる。

【００３８】次に、この実施の形態３の動作について図
４のフローチャートにより説明する。ステップＳ１１で
電源をオンにしてからステップＳ１４までの処理は、上
記実施の形態１の場合と同様である。先ず、本電子機器
が機種αの車両に搭載される場合について説明する。電
源を投入した直後には、ステップ１４の判定処理は「Ｎ
Ｏ」となるので、次にステップＳ１５において、図８の
情報テーブルに従って、機種αに対応するプログラムコ
ード（３４ａ）が主記憶装置４の仮想アドレスＡにロー
ドされ、ステップＳ１６において、ロードされた機種α
用のプログラムコード（３４ａ）の処理が実行される。
尚、この実施の形態３では、図４のステップＳ１７は存
在せず、ステップＳ１６の後、処理は終了する。

【００３９】また、搭載システムで異常が発生した場合
には、異常判定手段８（図１）が異常を判定し、ＣＰＵ
１の処理が図５のステップＳ２１に移る。そして、ステ
ップＳ２１において、異常発生状態に基づいて次にロー
ドすべきプログラムが選択されて、ステップＳ２２で、
選択されたフェールセーフ用のプログラム２８のプログ
ラムコード（２８ａ）が主記憶装置４の仮想のアドレス
Ｅにロードされて、ステップＳ２３で、フェールセーフ
用のプログラムコード（２８ａ）が実行される。

【００４０】一方、車両の機種が変更になった場合に
は、機種番号に従って情報テーブルを検索して該機種番
号に対応するプログラムのコードをロードする。従っ
て、プログラム格納用ＲＯＭ３に格納するプログラムコ
ードは同一のままで複数の車種に対応が可能である。ま
た、変更が必要な情報テーブル格納用ＲＯＭ５のサイズ
は小さいので、容量が小さく安価なものを使用でき、コ
ストを低減できる。

【００４１】

【発明の効果】以上のように本発明によれば、起動時に
必要なプログラムコードのみをロードして実行可能なの
で、プログラム格納手段から主記憶装置へのロード時間
を短縮し、システムの起動時間を短縮できる。また、プ
ログラムコードが分割されており、ロードするプログラ
ムコードは情報テーブルによりロードする順番を決定す
ることができるため、即応性が求められる処理を、それ
に対応したプログラムコードをロードした時点で直ちに
実行することにより、いち早く行うことができる。さら
に、必要なプログラムコードのみを主記憶装置にロード
すればよいので、主記憶装置の使用量を削減してその必
要容量を減少させることにより、システムのコストを削
減できる。さらにまた、情報テーブルのみの変更を可能
にして、フラッシュＲＯＭ等の高価な部品を情報テーブ
ル格納のみに使用される情報テーブル格納手段に用い
て、情報テーブル格納手段の必要記憶容量を小さくする
ことによりコストを抑えることができ、更に情報テーブ
ルによって機種毎にロードされるプログラムコードを変
更することにより、プログラム格納手段は安価なＲＯＭ
１種類にして、システムのコストを削減することができ
る。

【図面の簡単な説明】

【図１】本発明に係る電子機器の要部の構成を示す図
である。

【図２】本発明の実施の形態１に係る情報テーブルを
示す図である。

【図３】本発明の実施の形態１に係るプログラム格納
用ＲＯＭの内容を示す図である。

【図４】本発明に係る電子機器の正常時の動作を示す
図である。

【図５】本発明に係る電子機器の異常発生時の動作を
示す図である。

【図６】本発明の実施の形態２に係る情報テーブルを
示す図である。

【図７】本発明の実施の形態２に係るプログラム格納
用ＲＯＭの内容を示す図である。

【図８】本発明の実施の形態３に係る情報テーブルを
示す図である。

【図９】本発明の実施の形態３に係るプログラム格納
用ＲＯＭの内容を示す図である。

【図１０】従来例の要部の構成を示す図である。

【図１１】従来例の動作を示す図である。

【符号の説明】

１主記憶装置、２起動用ＲＯＭ、３，３ａ，３ｂ
プログラム格納用ＲＯＭ（プログラム格納手段）、４
主記憶装置、５情報テーブル格納用ＲＯＭ（情報テー
ブル格納手段）、６仮想アドレスデコード手段、７，
７ｂ，７ｃマップ管理手段、８異常判定手段、１３
〜１８プログラム、１３ａ〜１８ａプログラムコー
ド、１４ｂ〜１８ｂトリガ、２３〜２８プログラ
ム、２４ａ〜２８ａプログラムコード、２４ｂ〜２８
ｂトリガ、３３〜３８プログラム、３３ａ〜３８ａ
プログラムコード、Ａ〜Ｅアドレス。

Claims

【特許請求の範囲】

【請求項１】プログラムを実行する演算処理装置と、仮想アドレスを有する主記憶装置と、複数に分割されたプログラムコードを格納すると共に、
前記各プログラムコードを前記主記憶装置にロードする
ためのロード用プログラムコードを格納するプログラム
格納手段と、前記プログラム格納手段から前記主記憶装置にロードさ
れるプログラムコードに関する情報を記述した情報テー
ブルを格納する情報テーブル格納手段と、前記プログラム格納手段に格納された前記プログラムコ
ードが前記主記憶装置の仮想アドレスのどこにマッピン
グされるかを記述したマップ管理手段と、プログラム実行時に参照する仮想アドレスと実際にプロ
グラムコードが前記主記憶装置のどこにマッピングされ
ているかの対応を行う仮想アドレスデコード手段と、を備えることを特徴とする電子機器。
【請求項２】異常発生を検出する異常判定手段を更に
備えると共に、前記プログラム格納手段は異常処理用プ
ログラムを格納しており、前記演算処理装置は、前記異
常判定手段が異常発生を検出したとき、前記プログラム
格納手段から前記異常処理用プログラムを前記主記憶装
置にロードすることを特徴とする請求項１記載の電子機
器。
【請求項３】前記情報テーブルは、前記各プログラム
コードを前記主記憶装置にロードする順番を定めた情報
を有することを特徴とする請求項１記載の電子機器。
【請求項４】前記プログラム格納手段に格納されたプ
ログラムコードの内の１つはリアルタイムＯＳであり、
他のプログラムコードは実行するタスク毎に切り分けら
れていることを特徴とする請求項１記載の電子機器。
【請求項５】前記情報テーブルは、本電子機器を実装
する機種毎にロードの必要なプログラムコードが記述さ
れていることを特徴とする請求項１記載の電子機器。
【請求項６】前記各プログラムコードは、ソースプロ
グラムをコンパイルして生成されるものであり、機能毎
に分割されていることを特徴とする請求項４記載の電子
機器。
【請求項７】前記各プログラムコードは、次のプログ
ラムコードをロードするためのトリガを有することを特
徴とする請求項１記載の電子機器。