JPS58109946A - プログラムのデバツギング方法 - Google Patents
プログラムのデバツギング方法Info
- Publication number
- JPS58109946A JPS58109946A JP56208292A JP20829281A JPS58109946A JP S58109946 A JPS58109946 A JP S58109946A JP 56208292 A JP56208292 A JP 56208292A JP 20829281 A JP20829281 A JP 20829281A JP S58109946 A JPS58109946 A JP S58109946A
- Authority
- JP
- Japan
- Prior art keywords
- address
- program
- output
- fixed memory
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プロセッサを含む各種制御装置において、固
定メモリへ格納されたプログラムをデバッキングする方
法に関するものである。
定メモリへ格納されたプログラムをデバッキングする方
法に関するものである。
マイクロプロセッサ等のプロセッサを含む各種の制御装
置において社、プログラムを固定メモリへ格納のうえ装
着することが行なわれており、各方面の用途において採
用されているが、制御装置の動作に異常を生じた場合、
付属の入出力装置によシ、ある程度の動作状況確認を行
なうことはできるもの一１固定メモリへ格納されたプロ
グラムの異常有無を発見し、かつ、これを修正するのは
、制御装置を設置した現場において行なうことが不可能
であシ、固定メモリを取外したうえ工場へ持４３）、工
場の試験装置を用いてプログラムの試験および修正等の
デバッキングを行なわねばならず、プログラムのデバツ
キングが容重でない欠点を生じている。
置において社、プログラムを固定メモリへ格納のうえ装
着することが行なわれており、各方面の用途において採
用されているが、制御装置の動作に異常を生じた場合、
付属の入出力装置によシ、ある程度の動作状況確認を行
なうことはできるもの一１固定メモリへ格納されたプロ
グラムの異常有無を発見し、かつ、これを修正するのは
、制御装置を設置した現場において行なうことが不可能
であシ、固定メモリを取外したうえ工場へ持４３）、工
場の試験装置を用いてプログラムの試験および修正等の
デバッキングを行なわねばならず、プログラムのデバツ
キングが容重でない欠点を生じている。
本発明は、従来のか−る欠点を根本的に排除する目的を
有し、制御機器の設置現場において、容易にプログラム
のデパツギングを行なうことのできる極めて効果的な、
プログラムのデパツギング方法を提供するものである。
有し、制御機器の設置現場において、容易にプログラム
のデパツギングを行なうことのできる極めて効果的な、
プログラムのデパツギング方法を提供するものである。
以下、実施例を示す図によって本発明の詳細な説明する
。第１図は、構成を示すブロック図であシ、命令の実行
アドレスを示すアドレスカウンタＡＤＣを含む、マイク
ロプロセッサ等のプロセッサＣＰＵを中心とし、プログ
ラムの格納された固定メモリＲＯＭ、スタックポインタ
８ＴＰ用のメモリエリヤを含む可変メモリＲＡＭ、 イ
ンターフェイスＩ／Ｆ等が周辺に配され、これらは、母
線ＢＵ８により接続されており、固定メモリＲＯＭのプ
ログラムをプロセッサＣＰｔＪが実行し、必要とするデ
ータを可変メモリＲＡＭに対してアクセスしながら所定
の制御動作を行なうものとなっている。
。第１図は、構成を示すブロック図であシ、命令の実行
アドレスを示すアドレスカウンタＡＤＣを含む、マイク
ロプロセッサ等のプロセッサＣＰＵを中心とし、プログ
ラムの格納された固定メモリＲＯＭ、スタックポインタ
８ＴＰ用のメモリエリヤを含む可変メモリＲＡＭ、 イ
ンターフェイスＩ／Ｆ等が周辺に配され、これらは、母
線ＢＵ８により接続されており、固定メモリＲＯＭのプ
ログラムをプロセッサＣＰｔＪが実行し、必要とするデ
ータを可変メモリＲＡＭに対してアクセスしながら所定
の制御動作を行なうものとなっている。
また、インターフェイスＩ／Ｆを介し、キーボード付ブ
ラウン管入出力装置等の入出力装置Ｉ１０が付属のうえ
設けてあシ、プロセッサＣＰＵが同装置１ｉＩ１０との
データ授受を行ない、所定のデータは同装置Ｉ１０のブ
ラウン管により表示するものとなっている。
ラウン管入出力装置等の入出力装置Ｉ１０が付属のうえ
設けてあシ、プロセッサＣＰＵが同装置１ｉＩ１０との
データ授受を行ない、所定のデータは同装置Ｉ１０のブ
ラウン管により表示するものとなっている。
一方、アドレスカウンタ人ＤＣは固定メモリＲＯＭのア
ドレス指定信号を逐次保持しており、これの出力が、ア
ドレス指定信号としてＡＮＤゲ−）Ｇｓ〜Ｇｎの一方の
入力へ与えられる。ものとなっている。
ドレス指定信号を逐次保持しており、これの出力が、ア
ドレス指定信号としてＡＮＤゲ−）Ｇｓ〜Ｇｎの一方の
入力へ与えられる。ものとなっている。
また、マルチスイッチ等を用いて固定メモリＲＯＭの特
定アドレスと対応するアドレス指定コードを発生するア
ドレス指定器ＡＤＡｌ−ＡＤＡｎが設けてあシ、これら
の出力がＡＮＤゲートＧｌ〜Ｇｚｚの他方の入力へ各ｆ
ｇ与えられている。
定アドレスと対応するアドレス指定コードを発生するア
ドレス指定器ＡＤＡｌ−ＡＤＡｎが設けてあシ、これら
の出力がＡＮＤゲートＧｌ〜Ｇｚｚの他方の入力へ各ｆ
ｇ与えられている。
このため、アドレスカウンタＡＤＣＫよる固定メモリＲ
ＯＭのアドレス指定が順次に推移すると、アドレス指定
信号とアドレス指定器Ａ Ｄ Ａ １−ＡＤＡｎの出力
とが一致すれば、ＡＮＤゲー）Ｇｌ−Ｇｎにおいて両者
の一致が取られ、割込信号ｌＮＴｌ〜ＩＮＴｎを順次に
発生する。
ＯＭのアドレス指定が順次に推移すると、アドレス指定
信号とアドレス指定器Ａ Ｄ Ａ １−ＡＤＡｎの出力
とが一致すれば、ＡＮＤゲー）Ｇｌ−Ｇｎにおいて両者
の一致が取られ、割込信号ｌＮＴｌ〜ＩＮＴｎを順次に
発生する。
この割込信号ＩＮＴｉ−ＩＮＴｎは、プロセッサＣＰＵ
へ与えられ、これに応じてプロセッサＣＰＵかつぎの動
作を行なう。
へ与えられ、これに応じてプロセッサＣＰＵかつぎの動
作を行なう。
すなわち、第２図囚に固定メモ！ＪＲＯＭの格納内容を
示し、同図０に可変メモ！ＪＲＡＭの格納内容を示すと
おシ、可変メモリＲＡＭには、試験プログラムＴＰＯが
スタックボイ／りＳＴＰのメモリエリヤと別個のメモリ
エリヤへ格納されておシ、割込信号ｌＮＴｌ〜ＩＮＴｎ
が発生すれば、それに対応した試験プログラムＴＰ０１
〜ＴＦＧｎヘジャンプし、こねに応する動作をプロセッ
サＣＰＵが実行するものとなる。
示し、同図０に可変メモ！ＪＲＡＭの格納内容を示すと
おシ、可変メモリＲＡＭには、試験プログラムＴＰＯが
スタックボイ／りＳＴＰのメモリエリヤと別個のメモリ
エリヤへ格納されておシ、割込信号ｌＮＴｌ〜ＩＮＴｎ
が発生すれば、それに対応した試験プログラムＴＰ０１
〜ＴＦＧｎヘジャンプし、こねに応する動作をプロセッ
サＣＰＵが実行するものとなる。
このため、例えば、アドレス指定器ＡＤＡｌ〜ＡＤＡｎ
により、固定メモリＲＯＭＫおけるデパツギングを行な
うべきプログラムＦＲＧｌ〜ＰＲＧｎの格納されている
メモリエリヤの先頭アドレスに対する直前のアドレスを
指定することによシ、アドレス指定器ＡＤＡｌ〜ＡＤＡ
ｎの出力と対応するアドレスにつぐアドレス以降へ格納
されたプログラムＰＲＧＩ−ＰＲＧｎの試験が、試験プ
ログラムＴＰＧＩ〜ＴＰＧｎＫよシ自°動的に行なわれ
、この状況がインターフェイスＩ／Ｆを介して入出力装
置Ｉ１０へ送出され、これのブラウン管により表糸され
る。
により、固定メモリＲＯＭＫおけるデパツギングを行な
うべきプログラムＦＲＧｌ〜ＰＲＧｎの格納されている
メモリエリヤの先頭アドレスに対する直前のアドレスを
指定することによシ、アドレス指定器ＡＤＡｌ〜ＡＤＡ
ｎの出力と対応するアドレスにつぐアドレス以降へ格納
されたプログラムＰＲＧＩ−ＰＲＧｎの試験が、試験プ
ログラムＴＰＧＩ〜ＴＰＧｎＫよシ自°動的に行なわれ
、この状況がインターフェイスＩ／Ｆを介して入出力装
置Ｉ１０へ送出され、これのブラウン管により表糸され
る。
したがって、アドレス指定器ＡＤＡ ｌ’−ＡＤＡｎの
設定によシ固定メモＩＪＲＯＭ中の任意な部分のプログ
ラムを試験することができゐ。
設定によシ固定メモＩＪＲＯＭ中の任意な部分のプログ
ラムを試験することができゐ。
なお、試験プログラムにより、プロゲラ、ムＰＲＧｔ〜
ＰＲＧｉのメモリエリヤに右はイ最終アドレスにつぐア
ドレスが決定さね、これがスタックポインタ８ＴＰのメ
モリエリヤへ格納されるため、試験プログラムの終了に
佑じ、スタックポインタ８ＴＰの内容にしたがって固定
メモＩＪＲＯＭのアドレスへジャンプが行なわれ、プロ
グラムＰＲＧｔ−ＰＲＧｗｓにつぐ各アドレスの内容が
プロセッサＣＰＵＫよ〕実行される。
ＰＲＧｉのメモリエリヤに右はイ最終アドレスにつぐア
ドレスが決定さね、これがスタックポインタ８ＴＰのメ
モリエリヤへ格納されるため、試験プログラムの終了に
佑じ、スタックポインタ８ＴＰの内容にしたがって固定
メモＩＪＲＯＭのアドレスへジャンプが行なわれ、プロ
グラムＰＲＧｔ−ＰＲＧｗｓにつぐ各アドレスの内容が
プロセッサＣＰＵＫよ〕実行される。
以上に対し、固定メモリＲＯＭのプログラムＰＲＧ五〜
ＰＲＧｎを修正する場合には、プログラムＰＲ（ｂ〜Ｐ
ＲＯｎのメモリエリヤにおける先頭アドレスに対する直
前のアドレスをアドレス指定器ＡＤＡＩ〜ＡＤＡｎＫよ
シ指定すると共に、これらの代行プログラム８ＰＧ１〜
５ＰＯｎを可変メモリＲＡＭへ入出力後ｆｌｌＩ１０に
より格納のうえ、割込信号ＩＮＴｌ−ＩＮＴｎの発生に
応じて代行プログラム８ＰＧｌ〜８ＰＧｎへジャンプす
るものとしておくことＫより、修正すべきプロクラムＰ
ＲＧＩ〜ＰＲＧｎに代えてζ修正された代行プログラム
８ＰＧ１〜５ＰＧｎが実行される。
ＰＲＧｎを修正する場合には、プログラムＰＲ（ｂ〜Ｐ
ＲＯｎのメモリエリヤにおける先頭アドレスに対する直
前のアドレスをアドレス指定器ＡＤＡＩ〜ＡＤＡｎＫよ
シ指定すると共に、これらの代行プログラム８ＰＧ１〜
５ＰＯｎを可変メモリＲＡＭへ入出力後ｆｌｌＩ１０に
より格納のうえ、割込信号ＩＮＴｌ−ＩＮＴｎの発生に
応じて代行プログラム８ＰＧｌ〜８ＰＧｎへジャンプす
るものとしておくことＫより、修正すべきプロクラムＰ
ＲＧＩ〜ＰＲＧｎに代えてζ修正された代行プログラム
８ＰＧ１〜５ＰＧｎが実行される。
なお、この際も、代行プログラム８ＰＧ１−８ＰＧｎに
より、プログラムＰＲＧｌ−ＰＲＧｎのメモリエリヤに
おける最終アドレスにつぐアドレスを指定し、これをス
タックボイ／り８ＴＰへ格納することによシ、代行プロ
グラム８ＰＧｌ〜５ＰＧｓの終了に応じ、スタックポイ
ンタＳＴＰの内容にしたがって固定メモリＲＯＭのアド
レスへジャンプが行なわれ、プログラムＰＲＧＩ−ＰＲ
Ｇｎにつぐ各アドレスの内容がプロセッサＣＰＵＩＣよ
シ実行される。
より、プログラムＰＲＧｌ−ＰＲＧｎのメモリエリヤに
おける最終アドレスにつぐアドレスを指定し、これをス
タックボイ／り８ＴＰへ格納することによシ、代行プロ
グラム８ＰＧｌ〜５ＰＧｓの終了に応じ、スタックポイ
ンタＳＴＰの内容にしたがって固定メモリＲＯＭのアド
レスへジャンプが行なわれ、プログラムＰＲＧＩ−ＰＲ
Ｇｎにつぐ各アドレスの内容がプロセッサＣＰＵＩＣよ
シ実行される。
したがって、固定メモリＲＯＭのプログラム中、修正す
べき部分が代行プログラム５ＰＧＩ−８ＰＧｎＫより置
換されるものとなシ、実質的なプログラムの修正が容易
に行なわれる。
べき部分が代行プログラム５ＰＧＩ−８ＰＧｎＫより置
換されるものとなシ、実質的なプログラムの修正が容易
に行なわれる。
たゾし、スタックポインタ８ＴＰを可変メモリＲＡＭ内
へ設けず、ＣＰＵ内等に設けても同様であ夛、人ＮＤゲ
ー）Ｇｌ−Ｇｎの代りにＮＡＮＤゲート等を用い、ある
いは、ディジタル比較器等を用いてもよく、アドレス指
定５ Ａ Ｄ Ａ ｌ−Ａ Ｄ Ａ ｎとしては、各種
のコード発生器を用いてもよい等、種々の変形が自在で
ある。
へ設けず、ＣＰＵ内等に設けても同様であ夛、人ＮＤゲ
ー）Ｇｌ−Ｇｎの代りにＮＡＮＤゲート等を用い、ある
いは、ディジタル比較器等を用いてもよく、アドレス指
定５ Ａ Ｄ Ａ ｌ−Ａ Ｄ Ａ ｎとしては、各種
のコード発生器を用いてもよい等、種々の変形が自在で
ある。
以上の説明によシ明らかなとおり本発明によｈば、試験
装置等を用いず、制御装置の設置現場に詔いて簡単かつ
容易にプログラムのデバッキングが行なえるため、プロ
セッサを有する各種の制御装置に対する保守、点検およ
び障害対策上、顕著な効果を呈する。
装置等を用いず、制御装置の設置現場に詔いて簡単かつ
容易にプログラムのデバッキングが行なえるため、プロ
セッサを有する各種の制御装置に対する保守、点検およ
び障害対策上、顕著な効果を呈する。
第１図は本発明の実施例を示すブロック図、第２図は第
１図における固定メモリおよび可変メモリの格納状況を
示す図である。 ＣＰＵ・・・・プロセッサ、ＡＩ）Ｃ・・・・ アドレ
スカウンタ、ＡＤＡ１〜ＡＤＡｎ・・・・アドレス指定
器、Ｇ１〜Ｇｎ＠拳・書ＡＮＤゲート、ＲＯＭ・・・・
固定メモ１７．ＲＡＭ・・・・可変メモリ、ＰＲＧＩ〜
ＰＲＧｎ・・・・プログラム、ＴＰＧＩ−ＴＰＧｎ ＊
＠＊ ＊試験プログラム、８ＰＧｓ〜５ＰＧｎ・・・
・代行プログラム。 特許出願人 山武ハネウェル株式会社代理人 山川政
樹（ばか１名）
１図における固定メモリおよび可変メモリの格納状況を
示す図である。 ＣＰＵ・・・・プロセッサ、ＡＩ）Ｃ・・・・ アドレ
スカウンタ、ＡＤＡ１〜ＡＤＡｎ・・・・アドレス指定
器、Ｇ１〜Ｇｎ＠拳・書ＡＮＤゲート、ＲＯＭ・・・・
固定メモ１７．ＲＡＭ・・・・可変メモリ、ＰＲＧＩ〜
ＰＲＧｎ・・・・プログラム、ＴＰＧＩ−ＴＰＧｎ ＊
＠＊ ＊試験プログラム、８ＰＧｓ〜５ＰＧｎ・・・
・代行プログラム。 特許出願人 山武ハネウェル株式会社代理人 山川政
樹（ばか１名）
Claims (2)
- （１）プログラムを格納した固定メモリに対するアドレ
ス指定信号とアドレス指定器の出力との一致によシ割込
信号を発生させ、該割込信号によシ別途のメモリへ格納
した試験プログラムを実行し、前記固定メモリの前記ア
ドレス指定器の出方と対応するアドレスにつぐアドレス
以降へ格納されたプログラムを試験することを特徴とし
たプログラムのデバッキング方法。 - （２）プログラムを格納した固定メモリに対するアドレ
ス指定信号とアドレス指定器の出力との一致により割込
信号を発生させ、前記固定メモリの前記アドレス指定器
の出力と対応するアドレスにっぐアドレス以降へ格納さ
れたプログラムに代え前記割込信号によシ別途のメモリ
へ格納した代行プログラムを実行することを特徴とした
プログラムのデバッキング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56208292A JPS58109946A (ja) | 1981-12-23 | 1981-12-23 | プログラムのデバツギング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56208292A JPS58109946A (ja) | 1981-12-23 | 1981-12-23 | プログラムのデバツギング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58109946A true JPS58109946A (ja) | 1983-06-30 |
Family
ID=16553833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56208292A Pending JPS58109946A (ja) | 1981-12-23 | 1981-12-23 | プログラムのデバツギング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58109946A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0436841A (ja) * | 1990-05-31 | 1992-02-06 | Victor Co Of Japan Ltd | マイクロコンピュータ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55119750A (en) * | 1979-03-09 | 1980-09-13 | Yokogawa Hokushin Electric Corp | Processor providing test address function |
| JPS5687145A (en) * | 1979-12-18 | 1981-07-15 | Mitsubishi Electric Corp | Monitor system for microcomputer |
| JPS5696333A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Program correction system |
| JPS56135242A (en) * | 1980-03-25 | 1981-10-22 | Toshiba Corp | Program correcting circuit |
-
1981
- 1981-12-23 JP JP56208292A patent/JPS58109946A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55119750A (en) * | 1979-03-09 | 1980-09-13 | Yokogawa Hokushin Electric Corp | Processor providing test address function |
| JPS5687145A (en) * | 1979-12-18 | 1981-07-15 | Mitsubishi Electric Corp | Monitor system for microcomputer |
| JPS5696333A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Program correction system |
| JPS56135242A (en) * | 1980-03-25 | 1981-10-22 | Toshiba Corp | Program correcting circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0436841A (ja) * | 1990-05-31 | 1992-02-06 | Victor Co Of Japan Ltd | マイクロコンピュータ |
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