JPH03255546A - マイクロコンピュータのプログラム暴走検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータのプログラム暴走検出回
路に関し、特に任意の箇所で無限ループ等のプログラム
の暴走を検出するマイクロコンピュータのプログラム暴
走検出回路に関する。

〔従来の技術〕

マイクロプロセッサあるいはワンチップマイクロコンピ
ュータ（以下総称してマイクロコンピュータと呼ぶ）は
年々、集積度の向上に伴い、アドレッシング可能なプロ
グラムメモリ空間の拡大あるいは内蔵メモリ容量が増大
し、またさまざまな周辺機能内蔵による時分割制御など
、ますます複雑な制御を行うことが可能となってきてい
る。また、応用分野もこれに伴い家電など身近な民生分
野から、情報処理装置１通信機器、自動車のエンジンコ
ントロール等多岐に渡っており、これらの制御の中枢と
なるマイクロコンピュータのプログラム実行が暴走する
などの異常動作が発生した場合、これをいち早く検出す
ることは非常に重要となってきている。

従来、何らかの外的要因あるいは当初子期しなかったよ
うな特殊条件等によりプログラムが無限ループにはいる
など暴走した場合、これを検出する回路としてウォッチ
ドッグタイマが知られている。

ウォ）チドッグタイマは、所定のクロックソースをカウ
ントして一定時間毎にオーバーフローすることにより、
マイクロコンピュータへの割込み又はリセット信号を発
生するインターバルタイマで、プログラムでクリアする
ことができる。すなわちプログラム実行における一連の
処理が所定時間内に終了しない場合にこの状態をプログ
ラム実行異常とみなして割込み信号を発生したり、内部
リセット信号を発生する機能をもった回路である。

従来のウォッチドッグタイマの構成を第３図に示す。

所定のクロックソースＣＫＳを入力としてカウントする
所定ビット長のインターノ＼ルタイマ１０（ウォッチド
ッグタイマ）があり、オーツ）−フロー信号をもとに割
込み信号ｒ　Ｎ　Ｒ又はリセット信号Ｒ３Ｔを発生し、
マイクロコンピュータに割込み又はリセットがかかる。

また、インターバルタイマ１０は、カウント動作中にク
リア命令ＣＬＲによりクリアすることができる。

従って、第４図に示すように、あらかじめプログラム処
理ルーチンＰＲ中にインターノ＼ルタイマ１０がオーバ
ーフローするより短い周期でクリア命令ＣＬＲを適宜配
置しておくことにより、プログラムＰＧが正しい処理ル
ーチンを実行している場合にはクリア命令ＣＬＲにより
インターバルタイマがクリアされオーバーフローは発生
しないが、もし何らかの原因でプログラムＰＧが暴走し
、第４図“Ｌ１′″に示すように無限ループにはいった
場合には、クリア命令ＣＬＲが実行されないため、イン
ターバルタイマ１０がオーバーフロー口、割込み信号Ｉ
ＮＲまたはリセット信号Ｒ３Ｔが発生して異常状態から
抜は出すことができる。

実際のプログラム処理ルーチンＰＲは第４図にしめされ
た例よりもっと複雑であり、途中でサブルーチンや周辺
機能からの割込み処理ルーチン等に分岐するので、これ
らの分岐処理時間も考慮してクリア命令ＣＬＲを配置す
る必要があるが、木簡を離れるので簡単のため省略した
。

〔発明が解決しようとする課題〕

上述した従来のマイクロコンピュータのプログラム暴走
検出回路は、第４図に示された無限ループＬ１のように
クリア命令ＣＬＲ以外のところで無限ループにはいった
場合には有効であるが、無限ループＬ２のようにクリア
命令ＣＬＲを含む部分で無限ループにはいった場合には
インターバルタイマ１０がクリアされるため、暴走状態
にもかかわらず割込み又はリセットがかからず、無限ル
ープから抜は出すことができないという欠点がある。

本発明の目的は、インターバルタイマをクリアする命令
を含む部分で無限ループにはいったときてもこれを検出
し、この無限ループから抜は出すことができるマイクロ
コンピュータのプロクラム暴走検出回路を提供すること
にある。

〔課題を解決するための手段〕

本発明のマイクロコンピュータのプログラム暴走検出回
路は、マイクロコンピュータに内蔵する暴走検出回路に
おいて、所定のクロックソースを入力として所定クロッ
ク数カウント後に割込み信号及びリセット４５号のうち
一方を発生し、り１１　’ｒ信号入力によりカウンタ値
をクリアするインターバルタイマと、各ビットに対し命
令により書込み可能な所定ビット長よりなるマスターラ
ッチと、前記マスターラッチの出力を入力とする所定ビ
ット長のスレーブラッチと、前記マスターラッチに書込
むときに指定したビットに対応した前記スレーブラッチ
のビット出力を選択する選択回路と、前記選択回路によ
り選択されたスレーブラッチのビット出力にもとづき前
記インターバルタイマのクリア信号を発生する手段とを
有している。

〔実施例〕

次に、本発明の実施例について図面を参照しで説明する
。

第１図は本発明の一実施例を示す図である。

インターバルタイマ１は、所定のクロックソースＣＫＳ
に基づきカウント動作を行い、所定カウント数を越える
とオーバーフローを発生し、割込み信号ＩＮＲ，ｌＪセ
ット信号Ｒ３Ｔを出力する所定ビット長のインターバル
タイマである。

４ビツト長のマスターラッチ６は、タイミング信号ｔ１
命令により所定のビットをデータバス８を介してセット
することができ、データを４ビツト長のスレーブラッチ
５へ出力する。選択回路３は、マスターラッチ６への書
込み命令実行時に１ビツトを選択するための信号Ｂ　Ｏ
，Ｂ　１にもとづき、スレーブラッチ５の出力信号を選
択して出力する。

選択回路３の出力信号をインバータ９を介して入力する
信号とマスターラッチ６の所定のビットをセットする命
令を実行した場合に出力されるマスクラッチセット命令
信号とを入力とするＡＮＤゲート２の出力は、ＯＲゲー
ト７へ接続されてインターバルタイマ１のクリア信号Ｃ
ＬＲを発生する。

ＡＮＤゲート４は、スレーブラッチ５の出力が全て“ｌ
”になったときにマスターラッチ６を初期化する。マス
ターラッチ６は、インターバルタイマ１のオーバーフロ
ーによって発生する割込み信号ＩＮＲ又はリセット信号
Ｒ５Ｔによっても初期化される。また、マスターラッチ
６はマイクロコンピュータのメモリ空間の中の１つのア
ドレスに割当てられており、メモリへの書込み命令によ
りデータバス８を介してデータの書き込みができる。

次に、第２図を参照し、第１図に示された実施例にもと
づいたプログラム実行動作について説明する。

説明を簡単にするために、第２図の矢印で示したような
プログラム処理ルー・チンＰＲＩで一連の処理をくり返
すものとする。

このとき、第１図のインターバルタイマ１のオーバーフ
ロー時間Ｔ以内の時間間隔でマスターラッチ６のピッ）
０（ｍｏ）からビット　（〜３）をセットする命令を置
く。

例えば、第２図のように、正常時にはＡ番地−Ｂ番地＝
Ｃ番地→Ｄ番地を、この順に各間隔が時間Ｔ以内にアク
セスするような場合には、Ａ番地にマスターラッチ６の
ビット０　　（ｍ、）をセットする命令を置き、Ｂ番地
にマスターラッチ６のピッ）　１　　（ｍ、）をセット
する命令を置き、Ｃ番地にマスターラッチ６のピッ）０
（ｍ、）をセットする命令を置き、Ｄ番地にマスターラ
ッチ６のピッ）０（ｒｒｈ）をセットする命令を置く。

マイクロコンピュータへのリセット入力により、リセッ
ト信号Ｒ３Ｔがマスターラッチ６及びスレーブラッチ５
へ入力され、これらの全てのビット０〜３　　（ｍａ〜
ｍ：＋、　Ｓ　ｏ−Ｓ　３）が全て“０”にイニシャラ
イズされる。このとき、データバス８を介してマスター
ラッチ６へ着き込むためのタイミング信号ｔ１とは関係
なくマスターラッチ６はクリアされ、マスターラッチ６
の出力をラッチするタイミング信号ｔ２とは関係なくス
レーブラッチ５はクリアされる。また、リセット信号Ｒ
３ＴによりＯＲゲート７を介してインターバルタイマＩ
Ｏのカウント値は全てクリアされる。

タイミング信号ｔ１に続き、かつこのタイミング信号ｔ
１とは異なるタイミング信号ｔ２でマスターラッチ６か
らスレーブラッチ５へ転送されたデータがラッチされる
。

リセット後はマスターラッチ６、スレーブラッチ５とも
全ビットが“０”に初期化される。この状態においてマ
イクロコンピュータが正常動作してプログラムを正常の
シーケンスで実行する場合には、まずＡ番地に置いたマ
スターラッチのビットＯをセットする命令を実行すると
、マスターラッチ６の４ビツトのうちビット０のｍｏだ
けセットするデータがデータバス８を介して転送されタ
イミング信号ｔ１でラッチされる。

このときスレーブラッチ５は以前の内容である′０”を
出力しており、ビット０セツト命令で発生するビット指
定信号Ｂ　Ｏ，Ｂ　Ｉにもとづき選択回路３がスレーブ
ラッチ５のピッ）　Ｏ（Ｓｏ）を選択してデータ“０”
を出力するため、インバータ９は“１″を出力し、マス
ターラッチセット命令信号ＭＬＳによりＡＮＤゲート２
はアクティブ信号“ビを出力し、ＯＲゲート７を介して
クリア信号ＣＬＲを発生し、インターバルタイマ１をク
リアする。

そしてタイミング信号ｔ１に続くタイミンク゛信号ｔ２
でスレーブラッチ５のピッ）　０　（Ｓｏ）がマスター
ラッチ６のｍｏの出力が“１”をラッチする。

次に、インターバルタイマ１がオーバーフローするまで
の時間Ｔ以内に、Ｂ番地に置かれたセット命令を実行す
ることにより、マスターラッチ６のビットｉ　　（ｍ＋
）がセットされる。

ビット０のときと同様の動作によりビット１を指定する
信号Ｂ　Ｏ，Ｂ　１により選択回路３はスレーブラッチ
のピッ）Ｓｚの内容（“０′）を選択出力するのでイン
ターバルタイマ１がクリアされる。

その後タイミング信号ｔ２でスレーブラッチ５のビット
Ｓｌはマスターラッチ６のｍｌの内容゛１″をラッチす
る。

同様にしてＣ番地ではマスターラッチ６のビット２　　
（ｍ２）をセットする命令によりインターバルタイマ１
がクリアされ、Ｄ８地ではマス之−ラッチ６のビット３
　　（ｒｎ＋）をセットする命令によりインターバルタ
イマｌがクリアされる。

Ｄ番地の実行を終了するとスレーブラッチ５の内容Ｓ３
〜Ｓｏは全−Ｃ“１”になるのでＡＮＤゲート４の出力
“１”になり、マスターラッチ６の内容量３〜ｍｏがタ
イミング信号ｔ１て全てパＯ”に初期化され、続くタイ
ミング信号ｔ２でスレーブラッチ５の内容３３〜Ｓｏも
全て“０“に初期化されて、上述の動作がくり返される
。

次に、Ａ番地及びＢ番地実行後に、第２図に示すＬｌの
ような無限ループにはいった場合について説明する。

Ａ番地及びＢ番地実行後はマスターラッチ６の内容はｍ
ｓ　＝　ｒｎ２＝　０　、　ｆｆｌ＋　＝　ｍｏ　＝　
１となっており、スレーブラッチ５の内容はＳ、＝Ｓ２
＝０．Ｓ、＝Ｓｔ、＝　１となっている。

この状態において、第２図のＬｌのような無限ループに
はいった場合、時間Ｔを経過してもいずれのセット命令
も実行されないため、インターバルタイマ１のオーバー
フローにより割込み信号工ＮＲ又はリセット信号Ｒ３Ｔ
が発生し、異常動作が検出される。

次に、第２図のＬ２のような無限ループにはいった場合
について説明する。

Ａ番地、Ｂ番地実行後はマスターラッチ６の内容はｆｆ
ｈ　＝　ｆｆｈ　＝　０　、　ｍ＋　＝　ｍｏ　＝　１
となっており、スレーブラッチ５の内容は５３＝Ｓ２＝
０．Ｓ、＝Ｓ０＝１となっている。

この状態において、Ｌ２の無限ループにはいったとする
と、Ｂ番地を何度もくり返すことになる。

即ち、マスターラッチのビット１　　（ｍ、）をセット
する命令を実行する。

ところがこのときすでに最初にＢ番地を実行したときに
スレーブラッチＳ１は“１″にセットさているため選択
回路３の出力は“１”、従ってインバータ９の出力は０
”である。従って、インターバルタイマ１をクリアする
クリア信号ＣＬＲは発生しない。

しかもスレーブランチ５の５３．Ｓ２は０”のため、Ａ
ＮＤゲート４の出力もアクティブ（”　１　”）になら
ないためマスターラッチ６の内容もｍ３ｍ２＝０１ｍ１
＝ｍｏ＝■を保持したままとなる。

従って、時間Ｔ以内にインターバルタイマ１がクリアさ
れないためオーバーフローが発生し、異常検出される。

また、Ａ番地〜Ｄ番地のうち３箇所までを含む範囲内で
ループした場合も、残り一箇所を実行しない限りオーバ
ーフローが発生し、異常検出することができる。

〔発明の効果〕

以上説明したように、本発明は、インターバルタイマ（
ウォッチドッグタイマ）をクリアする際に、所定ビット
長のラッチの各ビットをプログラムで操作し、かつこの
プログラム全体の中で操作するビットを変更していかな
いとインターバルタイマがクリアされないように構成す
ることにより、プログラムの無限ループを確実に検出す
ることができる効果があり、従来の単純なウォッチドッ
グタイマに比ベプログラム実行の異常を正確に監視する
ことができ、高集積化に伴い複雑化するマイクロコンピ
ュータのフェールセーフの手段として非常に有効である
。

−タ、 ０・・−・・インターバルタイマ。

Claims (1)

【特許請求の範囲】
1. マイクロコンピュータに内蔵する暴走検出回路において
   、所定のクロックソースを入力として所定クロック数カ
   ウント後に割込み信号及びリセット信号のうち一方を発
   生し、クリア信号入力によりカウンタ値をクリアするイ
   ンターバルタイマと、各ビットに対し命令により書込み
   可能な所定ビット長よりなるマスターラッチと、前記マ
   スターラッチの出力を入力とする所定ビット長のスレー
   ブラッチと、前記マスターラッチに書込むときに指定し
   たビットに対応した前記スレーブラッチのビット出力を
   選択する選択回路と、前記選択回路により選択されたス
   レーブラッチのビット出力にもとづき前記インターバル
   タイマのクリア信号を発生する手段とを有することを特
   徴とするマイクロコンピュータのプログラム暴走検出回
   路。