JP2864630B2 - マイクロコンピュータのプログラム暴走検出回路 - Google Patents
マイクロコンピュータのプログラム暴走検出回路Info
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- JP2864630B2 JP2864630B2 JP2054097A JP5409790A JP2864630B2 JP 2864630 B2 JP2864630 B2 JP 2864630B2 JP 2054097 A JP2054097 A JP 2054097A JP 5409790 A JP5409790 A JP 5409790A JP 2864630 B2 JP2864630 B2 JP 2864630B2
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- JP
- Japan
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- bit
- master latch
- latch
- interval timer
- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータのプラグラム暴走検出
回路に関し、特に任意の箇所で無限ループ等のプログラ
ムの暴走を検出するマイクロコンピュータのプログラム
暴走検出回路に関する。
回路に関し、特に任意の箇所で無限ループ等のプログラ
ムの暴走を検出するマイクロコンピュータのプログラム
暴走検出回路に関する。
マイクロプロセッサあるいはワンチップマイクロコン
ピュータ（以下総称してマイクロコンピュータと呼ぶ）
は年々、集積度の向上に伴い、アドレッシング可能なプ
ログラムメモリ空間の拡大あるいは内蔵メモリ容量が増
大し、またさまざまな周辺機能内蔵による時分割制御な
ど、ますます複雑な制御を行うことが可能となってきて
いる。また、応用分野もこれに伴い家電など身近な民生
分野から、情報処理装置，通信機器，自動車のエンジン
コントローラ等多岐に渡っており、これらの制御の中枢
となるマイクロコンピュータのプログラム実行が暴走す
るなどの異常動作が発生した場合、これをいち早く検出
することは非常に重要となってきている。
ピュータ（以下総称してマイクロコンピュータと呼ぶ）
は年々、集積度の向上に伴い、アドレッシング可能なプ
ログラムメモリ空間の拡大あるいは内蔵メモリ容量が増
大し、またさまざまな周辺機能内蔵による時分割制御な
ど、ますます複雑な制御を行うことが可能となってきて
いる。また、応用分野もこれに伴い家電など身近な民生
分野から、情報処理装置，通信機器，自動車のエンジン
コントローラ等多岐に渡っており、これらの制御の中枢
となるマイクロコンピュータのプログラム実行が暴走す
るなどの異常動作が発生した場合、これをいち早く検出
することは非常に重要となってきている。
従来、何らかの外的要因あるいは当初予期しなかった
ような特殊条件等によりプログラムが無限ループにはい
るなど暴走した場合、これを検出する回路としてウォッ
チドッグタイマが知られている。
ような特殊条件等によりプログラムが無限ループにはい
るなど暴走した場合、これを検出する回路としてウォッ
チドッグタイマが知られている。
ウォッチドッグタイヤは、所定のクロックソースをカ
ウントして一定時間毎にオーバーフローすることによ
り、マイクロコンピュータへの割込み又はリセット信号
を発生するインターバルタイマで、プログラムでクリア
することができる。すなわちプログラム実行における一
連の処理が所定時間内に終了しない場合にこの状態をプ
ログラム実行異常とみなして割込み信号を発生したり、
内部リセット信号を発生する機能をもった回路である。
従来のウォッチドックタイマの構成を第３図に示す。
ウントして一定時間毎にオーバーフローすることによ
り、マイクロコンピュータへの割込み又はリセット信号
を発生するインターバルタイマで、プログラムでクリア
することができる。すなわちプログラム実行における一
連の処理が所定時間内に終了しない場合にこの状態をプ
ログラム実行異常とみなして割込み信号を発生したり、
内部リセット信号を発生する機能をもった回路である。
従来のウォッチドックタイマの構成を第３図に示す。
所定のクロックソースCKSを入力としてカウントする
所定ビット長のインターバルタイマ10（ウォッチドック
タイマ）があり、オーバーフロー信号をもとに割込み信
号INR又はリセット信号RSTを発生し、マイクロコンピュ
ータに割込み又はリセットがかかる。
所定ビット長のインターバルタイマ10（ウォッチドック
タイマ）があり、オーバーフロー信号をもとに割込み信
号INR又はリセット信号RSTを発生し、マイクロコンピュ
ータに割込み又はリセットがかかる。
また、インターバルタイマ10は、カウント動作中にク
リア命令CLRによりクリアすることができる。
リア命令CLRによりクリアすることができる。
従って、第４図に示すように、あらかじめプログラム
処理ルーチンRR中にインターバルタイマ10がオーバーフ
ローするより短い周期でクリア命令CLRを適宜配置して
おくことにより、プログラムPGが正しい処理ルーチンを
実行している場合にはクリア命令CLRによりインターバ
ルタイマがクリアされオーバーフローは発生しないが、
もし何らかの原因でプログラムPGが暴走し、第４図
“L1"に示すように無限ループにはいった場合には、ク
リア命令CLRが実行されないため、インターバルタイマ1
0がオーバーフローし、割込み信号INRまたはリセット信
号RSTが発生して異常状態から抜け出すことができる。
処理ルーチンRR中にインターバルタイマ10がオーバーフ
ローするより短い周期でクリア命令CLRを適宜配置して
おくことにより、プログラムPGが正しい処理ルーチンを
実行している場合にはクリア命令CLRによりインターバ
ルタイマがクリアされオーバーフローは発生しないが、
もし何らかの原因でプログラムPGが暴走し、第４図
“L1"に示すように無限ループにはいった場合には、ク
リア命令CLRが実行されないため、インターバルタイマ1
0がオーバーフローし、割込み信号INRまたはリセット信
号RSTが発生して異常状態から抜け出すことができる。
実際のプログラム処理ルーチンPRは第４図にしめされ
た例よりもっと複雑であり、途中でサブルーチンや周辺
機能からの割込み処理ルーチン等に分岐するので、これ
らの分岐処理時間も考慮してクリア命令CLRを配置する
必要があるが、本筋を離れるので簡単のため省略した。
た例よりもっと複雑であり、途中でサブルーチンや周辺
機能からの割込み処理ルーチン等に分岐するので、これ
らの分岐処理時間も考慮してクリア命令CLRを配置する
必要があるが、本筋を離れるので簡単のため省略した。
上述した従来のマイクロコンピュータのプログラム暴
走検出回路は、第４図に示された無限ループL1のように
クリア命令CLR以外のところで無限ループにはいった場
合には有効であるが、無限ループL2のようにクリア命令
CLRを含む部分で無限ループにはいった場合にはインタ
ーバルタイマ10がクリアされるため、暴走状態にもかか
わらず割込み又はリセットがかからず、無限ループから
抜け出すことができないという欠点がある。
走検出回路は、第４図に示された無限ループL1のように
クリア命令CLR以外のところで無限ループにはいった場
合には有効であるが、無限ループL2のようにクリア命令
CLRを含む部分で無限ループにはいった場合にはインタ
ーバルタイマ10がクリアされるため、暴走状態にもかか
わらず割込み又はリセットがかからず、無限ループから
抜け出すことができないという欠点がある。
本発明の目的は、インターバルタイマをクリアする命
令を含む部分で無限ループにはいったときでもこれを検
出し、この無限ループから抜け出すことができるマイク
ロコンピュータのプログラム暴走検出回路を提供するこ
とにある。
令を含む部分で無限ループにはいったときでもこれを検
出し、この無限ループから抜け出すことができるマイク
ロコンピュータのプログラム暴走検出回路を提供するこ
とにある。
本発明のマイクロコンピュータのプログラム暴走検出
回路は、マイクロコンピュータに内蔵する暴走検出回路
において、所定のクロックソースを入力として所定クロ
ック数カウント後に割込み信号及びリセット信号のうち
一方を発生し、クリア信号入力によりカウンタ値をクリ
アするインターバルタイマと、各ビットに対し命令によ
り書込み可能な所定ビット長よりなるマスターラッチ
と、前記マスターラッチの出力を入力とする所定ビット
長のスレーブラッチと、前記マスターラッチに書込むと
きに指定したビットに対応した前記スレーブラッチのビ
ット出力を選択する選択回路と、前記選択回路により選
択されたスレーブラッチのビット出力にもとづき前記イ
ンターバルタイマのクリア信号を発生する手段とを有し
ている。
回路は、マイクロコンピュータに内蔵する暴走検出回路
において、所定のクロックソースを入力として所定クロ
ック数カウント後に割込み信号及びリセット信号のうち
一方を発生し、クリア信号入力によりカウンタ値をクリ
アするインターバルタイマと、各ビットに対し命令によ
り書込み可能な所定ビット長よりなるマスターラッチ
と、前記マスターラッチの出力を入力とする所定ビット
長のスレーブラッチと、前記マスターラッチに書込むと
きに指定したビットに対応した前記スレーブラッチのビ
ット出力を選択する選択回路と、前記選択回路により選
択されたスレーブラッチのビット出力にもとづき前記イ
ンターバルタイマのクリア信号を発生する手段とを有し
ている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す図である。
インターバルタイマ１は、所定のクロックソースCKS
に基づきカウント動作を行い、所定カウント数を越える
とオーバーフローを発生し、割込み信号INR,リセット信
号RSTを出力する所定ビット長のインターバルタイマで
ある。
に基づきカウント動作を行い、所定カウント数を越える
とオーバーフローを発生し、割込み信号INR,リセット信
号RSTを出力する所定ビット長のインターバルタイマで
ある。
４ビット長のマスターラッチ６は、タイミング信号t1
命令により所定のビットをデータバス８を介してセット
することができ、データを４ビット長のスレーブラッチ
５へ出力する。選択回路３は、マスターラッチ６への書
込み命令実行時に１ビットを選択するための信号B0,B1
にもとづき、スレーブラッチ５の出力信号を選択して出
力する。
命令により所定のビットをデータバス８を介してセット
することができ、データを４ビット長のスレーブラッチ
５へ出力する。選択回路３は、マスターラッチ６への書
込み命令実行時に１ビットを選択するための信号B0,B1
にもとづき、スレーブラッチ５の出力信号を選択して出
力する。
選択回路３の出力信号をインバータ９を介して入力す
る信号とマスターラッチ６の所定のビットをセットする
命令を実行した場合に出力されるマスタラッチセット命
令信号とを入力とするANDゲート２の出力は、ORゲート
７へ接続されてインターバルタイマ１のクリア信号CLR
を発生する。
る信号とマスターラッチ６の所定のビットをセットする
命令を実行した場合に出力されるマスタラッチセット命
令信号とを入力とするANDゲート２の出力は、ORゲート
７へ接続されてインターバルタイマ１のクリア信号CLR
を発生する。
ANDゲート４は、スレーブラッチ５の出力が全て“1"
になったときにマスターラッチ６を初期化する。マスタ
ーラッチ６は、インターバルタイマ１のオーバーフロー
によって発生する割込み信号INR又はリセット信号RSTに
よっても初期化される。また、マスターラッチ６はマイ
クロコンピュータのメモリ空間の中の１つのアドレスに
割当てられており、メモリへの書込み命令によりデータ
バス８を介してデータの書き込みができる。
になったときにマスターラッチ６を初期化する。マスタ
ーラッチ６は、インターバルタイマ１のオーバーフロー
によって発生する割込み信号INR又はリセット信号RSTに
よっても初期化される。また、マスターラッチ６はマイ
クロコンピュータのメモリ空間の中の１つのアドレスに
割当てられており、メモリへの書込み命令によりデータ
バス８を介してデータの書き込みができる。
次に、第２図を参照し、第１図に示された実施例にも
とづいたプログラム実行動作について説明する。
とづいたプログラム実行動作について説明する。
説明を簡単にするために、第２図の矢印で示したよう
なプログラム処理ルーチンPR1で一連の処理をくり返す
ものとする。
なプログラム処理ルーチンPR1で一連の処理をくり返す
ものとする。
このとき、第１図のインターバルタイマ１のオーバー
フロー時間Ｔ以内の時間間隔でマスターラッチ６のビッ
ト０（m0）からビット（m3）をセットする命令を置く。
フロー時間Ｔ以内の時間間隔でマスターラッチ６のビッ
ト０（m0）からビット（m3）をセットする命令を置く。
例えば、第２図のように、正常時にはＡ番地→Ｂ番地
→Ｃ番地→Ｄ番地を、この順に各間隔が時間Ｔ以内にア
クセスするような場合には、Ａ番地にマスターラッチ６
のビット０（m0）をセットする命令を置き、Ｂ番地にマ
スターラッチ６のビット１（m1）をセットする命令を置
き、Ｃ番地にマスターラッチ６のビット０（m2）をセッ
トする命令を置き、Ｄ番地にマスターラッチ６のビット
０（m3）をセットする命令を置く。
→Ｃ番地→Ｄ番地を、この順に各間隔が時間Ｔ以内にア
クセスするような場合には、Ａ番地にマスターラッチ６
のビット０（m0）をセットする命令を置き、Ｂ番地にマ
スターラッチ６のビット１（m1）をセットする命令を置
き、Ｃ番地にマスターラッチ６のビット０（m2）をセッ
トする命令を置き、Ｄ番地にマスターラッチ６のビット
０（m3）をセットする命令を置く。
マイクロコンピュータへのリセット入力により、リセ
ット信号RSTがマスターラッチ６及びスレーブラッチ５
へ入力され、これらの全てのビット０〜３（m0〜m3、S0
〜S3）が全て“0"にイニシャライズされる。このとき、
データバス８を介してマスターラッチ６へ着き込むため
のタイミング信号t1とは関係なくマスターラッチ６はク
リアされ、マスターラッチ６の出力をラッチするタイミ
ング信号t2とは関係なくスレーブラッチ５はクリアされ
る。また、リセット信号RSTによりORゲート７を介して
インターバルタイマ10のカウント値は全てクリアされ
る。
ット信号RSTがマスターラッチ６及びスレーブラッチ５
へ入力され、これらの全てのビット０〜３（m0〜m3、S0
〜S3）が全て“0"にイニシャライズされる。このとき、
データバス８を介してマスターラッチ６へ着き込むため
のタイミング信号t1とは関係なくマスターラッチ６はク
リアされ、マスターラッチ６の出力をラッチするタイミ
ング信号t2とは関係なくスレーブラッチ５はクリアされ
る。また、リセット信号RSTによりORゲート７を介して
インターバルタイマ10のカウント値は全てクリアされ
る。
タイミング信号t1に続き、かつこのタイミング信号t1
とは異なるタイミング信号t2でマスターラッチ６からス
レーブラッチ５へ転送されたデータがラッチされる。
とは異なるタイミング信号t2でマスターラッチ６からス
レーブラッチ５へ転送されたデータがラッチされる。
リセット後はマスターラッチ6,スレーブラッチ５とも
全ビットが“0"に初期化される。この状態においてマイ
クロコンピュータが正常動作してプログラムを正常のシ
ーケンスで実行する場合には、まずＡ番地に置いたマス
ターラッチのビット０をセットする命令を実行すると、
マスターラッチ６の４ビットのうちビット０のm0だけセ
ットするデータがデータバス８を介して電送されタイミ
ング信号t1でラッチされる。
全ビットが“0"に初期化される。この状態においてマイ
クロコンピュータが正常動作してプログラムを正常のシ
ーケンスで実行する場合には、まずＡ番地に置いたマス
ターラッチのビット０をセットする命令を実行すると、
マスターラッチ６の４ビットのうちビット０のm0だけセ
ットするデータがデータバス８を介して電送されタイミ
ング信号t1でラッチされる。
このときスレーブラッチ５は以前の内容である“0"を
出力しており、ビット０セット命令で発生するビット指
定信号B0,B1にもとづき選択回路３がスレーブラッチ５
のビット０（S0）を選択してデータ“0"を出力するた
め、インバータ９は“1"を出力し、マスターラッチセッ
ト命令信号MLSによりANDゲート２はアクティブ信号“1"
を出力し、ORゲート７を介してクリア信号CLRを発生
し、インターバルタイマ１をクリアする。
出力しており、ビット０セット命令で発生するビット指
定信号B0,B1にもとづき選択回路３がスレーブラッチ５
のビット０（S0）を選択してデータ“0"を出力するた
め、インバータ９は“1"を出力し、マスターラッチセッ
ト命令信号MLSによりANDゲート２はアクティブ信号“1"
を出力し、ORゲート７を介してクリア信号CLRを発生
し、インターバルタイマ１をクリアする。
そしてタイミング信号t1に続くタイミング信号t2がス
レーブラッチ５のビット０（S0）がマスターラッチ６の
m0の出力が“1"をラッチする。
レーブラッチ５のビット０（S0）がマスターラッチ６の
m0の出力が“1"をラッチする。
次に、インターバルタイマ１がオーバーフローするま
での時間Ｔ以内に、Ｂ番地に置かれたセット命令を実行
することにより、マスターラッチ６のビット１（m1）が
セットされる。
での時間Ｔ以内に、Ｂ番地に置かれたセット命令を実行
することにより、マスターラッチ６のビット１（m1）が
セットされる。
ビット０のときと同様の動作によりビット１を指定す
る信号B0,B1により選択回路３はスレーブラッチのビッ
トS1の内容（‘0'）を選択出力するのでインターバルタ
イマ１がクリアされる。
る信号B0,B1により選択回路３はスレーブラッチのビッ
トS1の内容（‘0'）を選択出力するのでインターバルタ
イマ１がクリアされる。
その後タイミング信号t2でスレーブラッチ５のビット
S1はマスターラッチ６のm1の内容“1"をラッチする。
S1はマスターラッチ６のm1の内容“1"をラッチする。
同様にしてＣ番地ではマスターラッチ６のビット２
（m2）をセットする命令によりインターバルタイマ１が
クリアされ、Ｄ番地ではマスターラッチ６のビット３
（m3）をセットする命令によりインターバルタイマ１が
クリアされる。
（m2）をセットする命令によりインターバルタイマ１が
クリアされ、Ｄ番地ではマスターラッチ６のビット３
（m3）をセットする命令によりインターバルタイマ１が
クリアされる。
Ｄ番地の実行を終了するとスレーブラッチ５の内容S3
〜S0は全て“1"になるのでANDゲート４の出力“1"にな
り、マスターラッチ６の内容m3〜m0がタイミング信号t1
で全て“0"に初期化され、続くタイミング信号t2でスレ
ーブラッチ５の内容S3〜S0も全て“0"に初期化されて、
上述の動作がくり返される。
〜S0は全て“1"になるのでANDゲート４の出力“1"にな
り、マスターラッチ６の内容m3〜m0がタイミング信号t1
で全て“0"に初期化され、続くタイミング信号t2でスレ
ーブラッチ５の内容S3〜S0も全て“0"に初期化されて、
上述の動作がくり返される。
次に、Ａ番地及びＢ番地実行後に、第２図に示すL1の
ような無限ループにはいった場合について説明する。
ような無限ループにはいった場合について説明する。
Ａ番地及びＢ番地実行後はマスターラッチ６の内容は
m3＝m2＝0,m1＝m0＝１となっており、スレーブラッチ５
の内容はS3＝S2＝0,S1＝S0＝１となっている。
m3＝m2＝0,m1＝m0＝１となっており、スレーブラッチ５
の内容はS3＝S2＝0,S1＝S0＝１となっている。
この状態において、第２図のL1のような無限ループに
はいった場合、時間Ｔを経過してもいずれのセット命令
も実行されないため、インターバルタイマ１のオーバー
フローにより割込み信号INR又はリセット信号RSTが発生
し、異常動作が検出される。
はいった場合、時間Ｔを経過してもいずれのセット命令
も実行されないため、インターバルタイマ１のオーバー
フローにより割込み信号INR又はリセット信号RSTが発生
し、異常動作が検出される。
次に、第２図のL2のような無限ループにはいった場合
について説明する。
について説明する。
Ａ番地,B番地実行後はマスターラッチ６の内容はm3＝
m2＝0,m1＝m0＝１となっており、スレーブラッチ５の内
容はS3＝S2＝0,S1＝S0＝１となっている。
m2＝0,m1＝m0＝１となっており、スレーブラッチ５の内
容はS3＝S2＝0,S1＝S0＝１となっている。
この状態において、L2の無限ループにはいったとする
と、Ｂ番地を何度もくり返すことになる。即ち、マスタ
ーラッチのビット１（m1）をセットする命令を実行す
る。
と、Ｂ番地を何度もくり返すことになる。即ち、マスタ
ーラッチのビット１（m1）をセットする命令を実行す
る。
ところがこのときすでに最初にＢ番地を実行したとき
にスレーブラッチS1は“1"にセットされているため選択
回路３の出力は“1"、従ってインバータ９の出力は“0"
である。従って、インターバルタイマ１をクリアするク
リア信号CLRは発生しない。
にスレーブラッチS1は“1"にセットされているため選択
回路３の出力は“1"、従ってインバータ９の出力は“0"
である。従って、インターバルタイマ１をクリアするク
リア信号CLRは発生しない。
しかもスレーブラッチ５のS3,S2は“0"のため、ANDゲ
ート４の出力もアクティブ（“1"）にならないためマス
ターラッチ６の内容もm3＝m2＝0,m1＝m0＝１を保持した
ままとなる。
ート４の出力もアクティブ（“1"）にならないためマス
ターラッチ６の内容もm3＝m2＝0,m1＝m0＝１を保持した
ままとなる。
従って、時間Ｔ以内にインターバルタイマ１がクリア
されないためオーバーフローが発生し、異常検出され
る。
されないためオーバーフローが発生し、異常検出され
る。
また、Ａ番地〜Ｄ番地のうち３箇所までを含む範囲内
でループした場合も、残り一箇所を実行しない限りオー
バーフローが発生し、異常検出することができる。
でループした場合も、残り一箇所を実行しない限りオー
バーフローが発生し、異常検出することができる。
以上説明したように、本発明は、インターバルタイマ
（ウォッチドッグタイマ）をクリアする際に、所定ビッ
ト長のラッチの各ビットをプログラムで操作し、かつこ
のプログラム全体の中で操作するビットを変更していか
ないとインターバルタイマがクリアされないように構成
することにより、プログラムの無限ループを確実に検出
することができる効果があり、従来の単純なウォッチド
ッグタイマに比べプログラム実行の異常を正確に監視す
ることができ、高集積化に伴い複雑化するマイクロコン
ピュータのフェールセーフの手段として非常に有効であ
る。
（ウォッチドッグタイマ）をクリアする際に、所定ビッ
ト長のラッチの各ビットをプログラムで操作し、かつこ
のプログラム全体の中で操作するビットを変更していか
ないとインターバルタイマがクリアされないように構成
することにより、プログラムの無限ループを確実に検出
することができる効果があり、従来の単純なウォッチド
ッグタイマに比べプログラム実行の異常を正確に監視す
ることができ、高集積化に伴い複雑化するマイクロコン
ピュータのフェールセーフの手段として非常に有効であ
る。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示された実施例の動作を説明するためのプログラム
の流れを示す構成図、第３図は従来のマイクロコンピュ
ータのプログラム暴走検出回路の一例を示すブロック図
である。第４図は第３図に示されたマイクロコンピュー
タの暴走検出回路の動作説明するための構成図である。 １……インターバルタイマ、２……ANDゲート、３……
選択回路、４……ANDゲート、５……スレーブラッチ、
６……マスターラッチ、７……ORゲート、８……データ
バス、９……インバータ、10……インターバルタイマ。
図に示された実施例の動作を説明するためのプログラム
の流れを示す構成図、第３図は従来のマイクロコンピュ
ータのプログラム暴走検出回路の一例を示すブロック図
である。第４図は第３図に示されたマイクロコンピュー
タの暴走検出回路の動作説明するための構成図である。 １……インターバルタイマ、２……ANDゲート、３……
選択回路、４……ANDゲート、５……スレーブラッチ、
６……マスターラッチ、７……ORゲート、８……データ
バス、９……インバータ、10……インターバルタイマ。
Claims (1)
- 【請求項１】マイクロコンピュータに内蔵する暴走検出
回路において、所定のクロックソースを入力として所定
クロック数カウント後に割込み信号及びリセット信号の
うち一方を発生し、クリア信号入力によりカウンタ値を
クリアするインターバルタイマと、各ビットに対し命令
により書込み可能な所定ビット長よりなるマスターラッ
チと、前記マスターラッチの出力を入力とする所定ビッ
ト長のスレーブラッチと、前記マスターラッチに書込む
ときに指定したビットに対応した前記スレーブラッチの
ビット出力を選択する選択回路と、前記選択回路により
選択されたスレーブラッチのビット出力にもとづき前記
インターバルタイマのクリア信号を発生する手段とを有
することを特徴とするマイクロコンピュータのプログラ
ム暴走検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054097A JP2864630B2 (ja) | 1990-03-05 | 1990-03-05 | マイクロコンピュータのプログラム暴走検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054097A JP2864630B2 (ja) | 1990-03-05 | 1990-03-05 | マイクロコンピュータのプログラム暴走検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03255546A JPH03255546A (ja) | 1991-11-14 |
| JP2864630B2 true JP2864630B2 (ja) | 1999-03-03 |
Family
ID=12961120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2054097A Expired - Lifetime JP2864630B2 (ja) | 1990-03-05 | 1990-03-05 | マイクロコンピュータのプログラム暴走検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864630B2 (ja) |
-
1990
- 1990-03-05 JP JP2054097A patent/JP2864630B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03255546A (ja) | 1991-11-14 |
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