JPH04262474A - ワンチップマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵコアと周辺回路
とを同一チップに内蔵し、周辺回路のステータス情報に
基づいて周辺回路を制御するワンチップマイクロコンピ
ュータに関する。

【０００２】

【従来の技術】図３は従来のワンチップマイクロコンピ
ュータの構成を示すブロック図であって、図中１はワン
チップマイクロコンピュータである。図中１１，１２は
それぞれが固有の機能を有する周辺回路であって、周辺
回路１１，１２にはそれぞれの現在の実行環境の状態を
表すステータス情報を記憶するステータスレジスタ１３
，１４が設けられてあり、ステータスレジスタ１３，１
４はバス２５を介してＣＰＵコア１７と接続される。 ＣＰＵコア１７は、ステータスレジスタ１３，１４を介
して周辺回路１１，１２と、又は図示しないメモリと情
報の授受を行って演算を行う。

【０００３】図４は従来のワンチップマイクロコンピュ
ータのデバグ時における動作を示すタイミングチャート
である。通常は、ＣＰＵコア１７がユーザプログラムを
実行しながら、バス１５を介してステータスレジスタ１
３，１４からステータス情報を読み出し又は処理結果を
書き込んで周辺回路１１，１２を制御する。モニタプロ
グラムを用いてユーザプログラムのデバグを行う場合、
ユーザは、ユーザプログラムの途中にトラップ命令を挟
み込んでおく。ＣＰＵコア１７は通常と同様にユーザプ
ログラムを実行するが、トラップ命令の実行によってモ
ニタプログラムへ分岐し、その際、ユーザプグラム実行
時のレジスタ値，プログラムカウント値等のコンテキス
ト情報をメモリにセーブする。ＣＰＵコア１７はモニタ
プログラムを実行してメモリにセーブしたレジスタ値等
を取り出し、例えばディスプレイ装置に表示する。ユー
ザは、読み出されたレジスタ値を目視し、又はレジスタ
値を書き換える等してデバグを行う。

【０００４】

【発明が解決しようとする課題】以上のように、従来の
ワンチップマイクロコンピュータでは、ユーザが予め挟
み込んだトラップ命令実行時の周辺回路のステータスレ
ジスタを読み書きすることによるデバグは可能である。 しかし、周辺回路は基本的にＣＰＵコアとは独立的に動
作するものであって、トラップ命令の実行時が必ずしも
周辺回路のステータスの変化時に一致しないので、周辺
回路のステータスに起因するバグの除去が難しかった。 従って、周辺回路のステータスによってマイクロコンピ
ュータ全体の動きが変化するようなプログラムの場合、
トラップ命令の挟み込みによるデバグではバグの原因を
追跡することが困難であった。本発明はこのような問題
点を解決するためになされたものであって、周辺回路の
ステータスが一定条件になった場合にＣＰＵコアに割り
込みをかける一方、任意の周辺回路を停止することによ
り、周辺回路のステータスに起因するバグの除去を可能
となしたワンチップマイクロコンピュータの提供を目的
とする。

【０００５】

【課題を解決するための手段】本発明のワンチップマイ
クロコンピュータは、ＣＰＵコアに割り込みをかけて実
行中のプログラムを中断させ、処理経過をモニタすべき
状況における周辺回路のステータス情報を記憶しておき
、このステータス情報と周辺回路の現在のステータス情
報とを比較して一致した場合に信号を出力し、この出力
信号が、例えば、ＡＮＤ，ＯＲ等の条件を満たした場合
にＣＰＵコアに割込信号を出力して実行中のプログラム
を中断させるとともに、この割込信号の出力に応じて周
辺回路を停止させる手段を備えたことを特徴とする。

【０００６】

【作用】本発明のワンチップマイクロコンピュータは、
ユーザプログラムの処理経過をモニタすべき状況におけ
る周辺回路のステータス情報を予めレジスタに記憶して
おき、記憶してあるステータス情報と周辺回路の現在の
ステータス情報とを比較して一致した場合に信号を出力
し、この出力信号をＡＮＤ，ＯＲ等の所定条件に照合し
、出力信号が所定条件を満たした場合にＣＰＵコアに割
込信号を出力してユーザプログラムを中断させるととも
に、この割込信号の出力に応じて周辺回路を停止させ、
ＣＰＵコア及び周辺回路のレジスタ値等のモニタを可能
とする。

【０００７】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて説明する。図１は本発明に係るワンチップマイクロ
コンピュータの構成を示すブロック図であって、図中１
はワンチップマイクロコンピュータである。図中１１，
１２はそれぞれが固有の機能を有する周辺回路であって
、周辺回路１１，１２にはそれぞれの現在の実行環境の
状態を表すステータス情報を記憶するステータスレジス
タ１３，１４及びステータスレジスタ１３，１４と同じ
構成からなり、ＣＰＵコア１７から自由に値が設定され
る比較レジスタ１５，１６がそれぞれ設けられてある。 ステータスレジスタ１３，１４及び比較レジスタ１５，
１６はバス２５を介してＣＰＵコア１７と接続される。 ＣＰＵコア１７は、ステータスレジスタ１３，１４を介
して周辺回路１１，１２と、又は図示しないメモリと情
報の授受を行って演算を行う。

【０００８】ステータスレジスタ１３及び比較レジスタ
１５とステータスレジスタ１４及び比較レジスタ１６と
は、ステータスレジスタ１３，１４と比較レジスタ１５
，１６との値をそれぞれ比較し、値が一致していた場合
に信号を発生する排他的論理和回路からなる比較器１８
，１９にそれぞれ接続される。比較器１８，１９は、Ｃ
ＰＵコア１７によってＡＮＤ，ＯＲ等の条件が設定され
てある条件制御回路２０に接続され、条件制御回路２０
は比較器１８，１９が発生した信号を設定されてある条
件に従って判定し、条件に一致した場合にＣＰＵコア１
７及び割込時停止制御回路２１に対して割込信号線２２
を介して割込信号を発生する。

【０００９】割込時停止制御回路２１は条件制御回路２
０からの割込信号を受け付け、ＣＰＵコア１７により予
め設定された条件に従って停止指示信号線２３，２４を
介して周辺回路１１，１２に停止指示信号を与え、周辺
回路１１，１２を停止させる。条件制御回路２０及び割
込時停止制御回路２１はバス２５を介してＣＰＵコア１
７に接続されており、ＣＰＵコア１７と情報の授受を行
う。

【００１０】以上のような構成の本発明に係るワンチッ
プマイクロコンピュータのデバグ時における動作を図２
に示すタイミングチャートに基づいて説明する。なお、
本実施例では、周辺回路１１のステータスレジスタ１３
が「Ａ」という値になり、かつ周辺回路１２のステータ
スレジスタ１３が「Ｂ」という値になった場合にデバグ
が必要であるとする。通常は、ＣＰＵコア１７がユーザ
プログラムを実行しながら、バス１５を介してステータ
スレジスタ１３，１４からステータス情報を読み出し又
は処理結果を書き込んで周辺回路１１，１２を制御する
。

【００１１】ＣＰＵコア１７はバス２５を介して比較レ
ジスタ１５に値「Ａ」、比較レジスタ１６に値「Ｂ」を
設定し、条件制御回路２０に比較器１８と比較器１９と
の出力のＡＮＤをとるように設定し、また、割込時停止
制御回路２１にデバグ時に停止させるべき周辺回路とし
て周辺回路１１，１２を設定する。

【００１２】ユーザプログラムを実行すると、周辺回路
１１と周辺回路１２とのステータスは順次変化する。周
辺回路１１のステータスレジスタ１３が「Ａ」の値にな
って比較器１８が信号を発生した時点で比較器１９が信
号を発生していない場合、又は周辺回路１２のステータ
スレジスタ１４が「Ｂ」の値になって比較器１９が信号
を発生した時点で比較器１８が信号を発生していない場
合、条件制御回路２０で比較器１８，１９の信号のＡＮ
Ｄをとっても割込信号は発生されない。ステータスレジ
スタ１３の値が「Ａ」、ステータスレジスタ１４の値が
「Ｂ」に同時になった場合、それぞれの比較器１８，１
９が信号を発生し、条件制御回路２０は比較器１８，１
９の信号のＡＮＤをとって割込信号を発生する。

【００１３】条件制御回路２０から割込信号を受け取っ
たＣＰＵコア１７は現在処理中の命令の区切りでユーザ
プログラムの処理を中断し、コンテキストをメモリヘセ
ーブしてモニタプログムを実行する。また、条件制御回
路２０から割込信号を受け取った割込時停止制御回路は
、周辺回路１１，１２に対して停止指示信号を発生する
。停止指示信号線２３，２４を介して停止指示信号を受
け取った周辺回路１１，１２は現在処理中の作業の区切
りで停止する。

【００１４】ユーザはモニタプログラムを通してＣＰＵ
コア１７のレジスタ値及びステータスレジスタ１３，１
４の値を読み書きしてデバグを行う。デバグの終了後、
セーブしていたコンテキストのロード、停止していた周
辺回路１１，１２の動作開始等の処理を行い、ユーザプ
ログラムに復帰する。

【００１５】また、従来と同様にユーザプログラムにト
ラップ命令を挟み込んでモニタプログラムを実行するこ
とも可能である。

【００１６】なお、本実施例では、各周辺回路に対して
ステータスレジスタ，比較レジスタ及び比較器をそれぞ
れ１対１で設けた場合について説明したが、セレクタを
利用して１つのステータスレジスタによって複数の周辺
回路を制御し、又はステータスレジスタより少ない数の
比較レジスタ及び比較器の組合せによって複数のステー
タスレジスタを選択的に比較するといった構成であって
もよく、その場合、ワンチップマイクロコンピュータの
規模を小規模に抑えることができる。

【００１７】また、本実施例では条件制御回路にＡＮＤ
，ＯＲ等の条件をＣＰＵコアから自由に設定できる構成
としたが、条件をいずれかに固定化してもよく、その場
合、回路規模の縮小を図ることができる。

【００１８】

【発明の効果】以上のように、本発明に係るワンチップ
マイクロコンピュータは、周辺回路のステータス値に応
じて周辺回路とユーザプログラムとを共に中断できるの
で、周辺回路のステータスに起因するデバグが可能にな
り、総合的なデバグがリアルタイムで実行可能になると
いう優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明に係るワンチップマイクロコンピュータ
の構成を示すブロック図である。

【図２】本発明に係るワンチップマイクロコンピュータ
のデバグ時における動作を示すタイミングチャートであ
る。

【図３】従来のワンチップマイクロコンピュータの構成
を示すブロック図である。

【図４】従来のワンチップマイクロコンピュータのデバ
グ時における動作を示すタイミングチャートである。

【符号の説明】

１　　　　　　　　　　ワンチップマイクロコンピュー
タ１１，１２　　周辺回路 １３，１４　　ステータスレジスタ １５，１６　　比較レジスタ １７　　　　　　　　ＣＰＵコア １８，１９　　比較器 ２０　　　　　　　　条件制御回路 ２１　　　　　　　　割込時停止制御回路２２　　　　
　　　　割込信号線 ２３，２４　　停止指示信号線

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ＣＰＵコアと周辺回路とを同一チップ
   に内蔵しており、周辺回路の状態を表すステータス情報
   をＣＰＵコアが読み書きして該周辺回路を制御するワン
   チップマイクロコンピュータにおいて、周辺回路の所定
   状態を示すステータス情報を記憶するレジスタと、該ス
   テータス情報と周辺回路の現在のステータス情報とを比
   較し、両ステータス情報の一致・不一致に応じた信号を
   出力する比較器と、該比較器から出力される信号が所定
   条件を満たした場合にＣＰＵコアへ割込信号を出力する
   回路と、該割込信号の出力に応じて周辺回路の動作を停
   止させる回路とを備えたことを特徴とするワンチップマ
   イクロコンピュータ。