JPH1145194A - 集積回路装置、その動作制御方法 - Google Patents

集積回路装置、その動作制御方法

Info

Publication number
JPH1145194A
JPH1145194A JP9203403A JP20340397A JPH1145194A JP H1145194 A JPH1145194 A JP H1145194A JP 9203403 A JP9203403 A JP 9203403A JP 20340397 A JP20340397 A JP 20340397A JP H1145194 A JPH1145194 A JP H1145194A
Authority
JP
Japan
Prior art keywords
trace information
trace
buffer
processing unit
central processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9203403A
Other languages
English (en)
Other versions
JP3542463B2 (ja
Inventor
Fumiaki Yamashita
史晃 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP20340397A priority Critical patent/JP3542463B2/ja
Priority to US09/123,525 priority patent/US6421795B2/en
Priority to DE19834191A priority patent/DE19834191C2/de
Publication of JPH1145194A publication Critical patent/JPH1145194A/ja
Application granted granted Critical
Publication of JP3542463B2 publication Critical patent/JP3542463B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/36—Preventing errors by testing or debugging software
    • G06F11/362—Software debugging
    • G06F11/3636—Software debugging by tracing the execution of the program
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/36—Preventing errors by testing or debugging software
    • G06F11/362—Software debugging
    • G06F11/3648—Software debugging using additional hardware

Abstract

(57)【要約】 【課題】 集積回路装置がシリアルポートから出力する
トレース情報を欠落なく取得できるようにする。 【解決手段】 中央処理装置１が出力するトレース情報
をトレースバッファ３で一時保持してからシリアルポー
ト６から出力することにより、中央処理装置１がトレー
ス情報を出力する速度が均一でなくとも、シリアルポー
ト６からトレース情報を均一な速度で出力し、デバッグ
装置２００が集積回路装置１００のトレース情報を欠落
なく取得できるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、少なくとも中央処
理装置とトレースバッファとを具備した集積回路装置、
その動作制御方法に関する。
【０００２】
【従来の技術】従来、各種のデータ処理に集積回路装置
が利用されている。このような集積回路装置は、例え
ば、ＣＰＵ(Ｃentral Ｐrocessing Ｕnit)コアなどの
中央処理装置を具備しており、この中央処理装置がプロ
グラムを読み取ってデータ処理を実行する。
【０００３】このような集積回路装置の開発過程などに
おいては、その内部動作を検査することが実施されてお
り、その手法の一つとして中央処理装置の処理動作のト
レースがある。その場合、ユーザが所望するプログラム
であるユーザプログラムが格納された外部メモリを集積
回路装置の外部バスに接続し、この集積回路装置のデバ
ッグＩ／Ｆ(Ｉnterface)にＩＣＥ(Ｉn−Ｃircuit Ｅmu
lator)システム等のデバッグ装置を接続する。
【０００４】そして、中央処理装置にユーザプログラム
を読み取らせてデータ処理を実行させ、このデータ処理
に対応して中央処理装置が出力するトレース情報をデバ
ッグ装置により取得する。このトレース情報は中央処理
装置の実行履歴を示すので、これを調査すればユーザプ
ログラムに対応した中央処理装置のデータ処理の動作内
容を検査することができる。
【０００５】なお、上述のような集積回路装置を実際に
使用する場合には、トレース情報を外部出力する必要は
ないので、トレース情報はデバッグ専用のデバッグＩ／
Ｆから出力される。このデバッグＩ／Ｆも通常使用には
無用なデバイスなので必要最小限の構造に形成されてお
り、トレース情報は一つのシリアルポートからシリアル
出力される。
【０００６】
【発明が解決しようとする課題】上述のように従来の集
積回路装置にデバッグ装置を接続することにより、ユー
ザプログラムに対応してデータ処理を実行する中央処理
装置からトレース情報を取得して動作内容を検査するこ
とが可能である。
【０００７】しかし、上述のようにトレース情報は集積
回路装置の一つのシリアルポートからシリアル出力され
るので、集積回路装置の内部で中央処理装置がトレース
情報を出力する速度が、集積回路装置からデバッグ装置
にトレース情報がシリアル転送される速度より高速であ
ると、デバッグ装置が取得できるトレース情報が欠落す
ることになる。特に、中央処理装置がトレース情報を出
力する速度が均一でない場合、その速度がシリアルポー
トからデバッグ装置にトレース情報を転送する速度の限
界を瞬間的に超過しやすく、デバッグ装置が取得できる
トレース情報が欠落しやすい。
【０００８】本発明は上述のような課題に鑑みてなされ
たものであり、中央処理装置が出力するトレース情報を
欠落させることなくデバッグ装置に供給できる集積回路
装置、その動作制御方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の一の集積回路装
置は、プログラムに対応した各種のデータ処理を実行し
て実行履歴を示すトレース情報を出力する中央処理装置
と、該中央処理装置が出力するトレース情報を一時保持
するトレースバッファと、該トレースバッファに一時保
持されたトレース情報をシリアルに外部出力するシリア
ルポートと、を具備している。
【００１０】従って、中央処理装置がデータ処理に対応
して出力するトレース情報がシリアルポートからシリア
ルに出力されるので、このシリアルポートにデバッグ装
置を接続すればトレース情報を取得することができる。
上述のように中央処理装置のトレース情報をシリアルポ
ートから出力するとき、このトレース情報をトレースバ
ッファで一時保持するので、中央処理装置のトレース情
報を出力する速度が均一でなくとも、トレース情報をシ
リアルポートから均一な速度で出力することができる。
【００１１】本発明の他の集積回路装置は、プログラム
に対応した各種のデータ処理を実行して実行履歴を示す
トレース情報を出力する中央処理装置と、該中央処理装
置が出力するトレース情報を一時保持するトレースバッ
ファと、該トレースバッファに一時保持されたトレース
情報をシリアルに外部出力するシリアルポートと、前記
トレースバッファの使用量が事前に設定された許容値を
超過すると前記中央処理装置のデータ処理を一時停止さ
せるバッファ監視回路と、を具備している。
【００１２】従って、中央処理装置がデータ処理に対応
して出力するトレース情報がシリアルポートからシリア
ルに出力されるので、このシリアルポートにデバッグ装
置を接続すればトレース情報を取得することができる。
上述のように中央処理装置のトレース情報をシリアルポ
ートから出力するとき、このトレース情報をトレースバ
ッファで一時保持するので、中央処理装置のトレース情
報を出力する速度が均一でなくとも、トレース情報をシ
リアルポートから均一な速度で出力することができる。
このようにトレース情報を一時保持するトレースバッフ
ァの使用量が事前に設定された許容値を超過すると、バ
ッファ監視回路が中央処理装置のデータ処理を一時停止
させるので、中央処理装置が出力するトレース情報はト
レースバッファにより全部が確実に一時保持される。
【００１３】上述のような集積回路装置における他の発
明としては、前記バッファ監視回路が前記中央処理装置
から前記トレースバッファに入力されるトレース情報の
容量から前記トレースバッファの使用量を算出する。
【００１４】従って、中央処理装置からトレースバッフ
ァにトレース情報が入力されると、その容量からバッフ
ァ監視回路によりトレースバッファの使用量が算出され
るので、トレースバッファの使用量がトレース情報の入
力の容量から算出される。
【００１５】上述のような集積回路装置における他の発
明としては、前記トレースバッファが、パラレルに入力
されるトレース情報をシリアルに変換するデータ変換回
路と、シリアルに変換されたトレース情報を順次記憶す
る直列に接続された複数のシフトレジスタと、を具備し
ている。
【００１６】従って、トレースバッファにパラレルに入
力されるトレース情報がデータ変換回路によりシリアル
に変換され、このシリアルに変換されたトレース情報が
直列に接続された複数のシフトレジスタにより順次記憶
されるので、中央処理装置からパラレルに出力されるト
レース情報がトレースバッファにより無駄なく記憶され
る。
【００１７】上述のような集積回路装置における他の発
明としては、前記バッファ監視回路が前記トレースバッ
ファの使用量として前記シフトレジスタの使用段数を算
出する。
【００１８】従って、トレースバッファは直列に接続さ
れた複数のシフトレジスタによりトレース情報を順次記
憶し、このシフトレジスタの使用段数をトレースバッフ
ァの使用量としてバッファ監視回路が算出するので、例
えば、五段のシフトレジスタの四段が使用されるとバッ
ファ監視回路により中央処理装置のデータ処理が一時停
止される。
【００１９】上述のような集積回路装置における他の発
明としては、前記バッファ監視回路は事前に設定された
所定の時間が経過すると前記中央処理装置の一時停止を
解除する。
【００２０】従って、バッファ監視回路は、トレースバ
ッファの使用量が事前に設定された許容値を超過すると
中央処理装置のデータ処理を一時停止させ、この中央処
理装置の一時停止を事前に設定された所定の時間が経過
すると解除する。トレースバッファは一時保持したトレ
ース情報を均一な速度で順次出力するので、中央処理装
置が一時停止した状態から所定の時間が経過すると、ト
レースバッファは使用量が所定の容量まで低下してトレ
ース情報を一時保持できる状態となる。
【００２１】本発明の一の集積回路装置の動作制御方法
は、プログラムに対応した各種のデータ処理を実行する
中央処理装置が出力する実行履歴を示すトレース情報を
シリアルポートからシリアルに外部出力する集積回路装
置の動作制御方法において、前記中央処理装置が出力す
るトレース情報を一時保持してから外部出力するように
した。
【００２２】従って、中央処理装置がデータ処理に対応
して出力するトレース情報がシリアルポートからシリア
ルに出力されるので、このシリアルポートにデバッグ装
置を接続すればトレース情報を取得することができる。
上述のように中央処理装置のトレース情報をシリアルポ
ートから出力するとき、このトレース情報を一時保持す
るので、中央処理装置のトレース情報を出力する速度が
均一でなくとも、トレース情報をシリアルポートから均
一な速度で出力することができる。
【００２３】本発明の他の集積回路装置の動作制御方法
は、プログラムに対応した各種のデータ処理を実行する
中央処理装置が出力する実行履歴を示すトレース情報を
シリアルポートからシリアルに外部出力する集積回路装
置の動作制御方法において、前記中央処理装置が出力す
るトレース情報を一時保持してから外部出力し、一時保
持されるトレース情報の容量が事前に設定された許容値
を超過すると前記中央処理装置のデータ処理を一時停止
させるようにした。
【００２４】従って、中央処理装置がデータ処理に対応
して出力するトレース情報がシリアルポートからシリア
ルに出力されるので、このシリアルポートにデバッグ装
置を接続すればトレース情報を取得することができる。
上述のように中央処理装置のトレース情報をシリアルポ
ートから出力するとき、このトレース情報を一時保持す
るので、中央処理装置のトレース情報を出力する速度が
均一でなくとも、トレース情報をシリアルポートから均
一な速度で出力することができる。このように一時保持
されるトレース情報の容量が事前に設定された許容値を
超過すると中央処理装置のデータ処理を一時停止させる
ので、中央処理装置が出力するトレース情報は全部が確
実に一時保持される。
【００２５】
【発明の実施の形態】本発明の実施の一形態を図１およ
び図２を参照して以下に説明する。なお、図１は本実施
の形態の集積回路装置の内部構造を示す模式的なブロッ
ク図であり、図２は内部トレーサを示すブロック図であ
る。
【００２６】本実施の形態の集積回路装置であるマイク
ロプロセッサ１００は、図１に示すように、各種のデー
タ処理を実行する中央処理装置としてＣＰＵコア１を具
備しており、このＣＰＵコア１の所定の出力端子には、
パラレルバス２によりトレースバッファ３が接続されて
いる。このトレースバッファ３の入力端子には、バッフ
ァ監視回路４が接続されており、このバッファ監視回路
４は、ＣＰＵコア１の所定の制御端子に接続されてい
る。
【００２７】ＣＰＵコア１は、プログラムに対応した各
種のデータ処理を実行し、この実行履歴を示すトレース
情報を出力する。トレースバッファ３は、ＣＰＵコア１
がパラレルに出力するトレース情報を一時保持し、バッ
ファ監視回路４は、トレースバッファ３の使用量が事前
に設定された許容値を超過すると、ＣＰＵコア１のデー
タ処理を一時停止させ、このＣＰＵコア１の一時停止を
事前に設定された所定の時間が経過すると解除する。
【００２８】トレースバッファ３の出力端子には、シリ
アルバス５によりデバッグＩ／Ｆ（図示せず）の一個の
接続端子であるシリアルポート６が接続されており、こ
のシリアルポート６には、別体のデバッグ装置２００の
トレースメモリ１１がシリアルコネクタ１２により着脱
自在に接続される。
【００２９】シリアルポート６は、トレースバッファ３
で一時保持されたトレース情報をシリアルに外部出力
し、デバッグ装置２００は、マイクロプロセッサ１００
がシリアルに外部出力するトレース情報を取得してトレ
ースメモリ１１に保存する。
【００３０】トレースバッファ３は、図２に示すよう
に、入力コントロールブロック２１、データ変換回路で
あるローテート回路２２、シフトレジスタ２３〜２７、
等を具備している。パラレルバス２には、入力コントロ
ールブロック２１を介してローテート回路２２が接続さ
れており、このローテート回路２２には、直列に順次接
続されたシフトレジスタ２３〜２６が接続されており、
その最後のシフトレジスタ２６が、シフトレジスタ２７
を介してシリアルバス１１に接続されている。
【００３１】バッファ監視回路４は、バッファポインタ
カウンタ３１、ローテート指示ブロック３２、信号生成
ブロック３３、段数監視ブロック３４、等を具備してい
る。バッファポインタカウンタ３１は、入力コントロー
ルブロック２１に接続されており、このバッファポイン
タカウンタ３１に、ローテート指示ブロック３２と信号
生成ブロック３３と段数監視ブロック３４とが接続され
ている。
【００３２】ローテート指示ブロック３２がローテート
回路２２に接続されており、信号生成ブロック３３がシ
フトレジスタ２３〜２６に接続されており、段数監視ブ
ロック３４がＣＰＵコア１の制御端子に接続されてい
る。
【００３３】トレースバッファ３の入力コントロールブ
ロック２１は、パラレルバス２からパラレルに入力され
るトレース情報の容量を検出し、バッファ監視回路４の
バッファポインタカウンタ３１は、検出されたトレース
情報の容量からトレースバッファ３の使用量としてシフ
トレジスタ２３〜２６の使用段数を算出する。
【００３４】ローテート指示ブロック３２は、上述のよ
うに算出された使用段数からローテートの指示データを
出力し、ローテート回路２２は、指示データに対応して
パラレルなトレース情報をシリアルに変換する。信号生
成ブロック３３は、上述のように算出された使用段数か
らシフトレジスタ２３〜２６のシフト／ロード信号を生
成し、直列に接続された四段のシフトレジスタ２３〜２
６は、シリアルに変換されたトレース情報をシフト／ロ
ード信号に対応して順次記憶する。
【００３５】段数監視ブロック３４は、例えば、シフト
レジスタ２３〜２６の使用段数の許容値として“二段”
が事前に設定されており、上述のように算出されたシフ
トレジスタ２３〜２６の使用段数が許容値である“二
段”を超過すると、ＣＰＵコア１にデバッグ用のデータ
処理を一時停止させる割込信号“ＢＲＫＩＮＴ”を出力
する。
【００３６】この段数監視ブロック３４は、例えば、内
部クロックを具備しており、上述のように割込信号“Ｂ
ＲＫＩＮＴ”の出力を開始してから事前に設定された所
定の時間が経過すると、割込信号“ＢＲＫＩＮＴ”の出
力を中止してＣＰＵコア１の一時停止を解除する。
【００３７】上述のような構成において、本実施の形態
のマイクロプロセッサ１００は、例えば、ユーザプログ
ラムが格納された別体の外部メモリ（図示せず）を接続
することにより、この外部メモリからＣＰＵコア１によ
りユーザプログラムを読み取って各種のデータ処理を実
行することができる。
【００３８】さらに、マイクロプロセッサ１００のシリ
アルポート６にデバッグ装置２００のシリアルコネクタ
１１を接続することにより、マイクロプロセッサ１００
のＣＰＵコア１がデータ処理に対応して出力するトレー
ス情報をデバッグ装置２００で取得し、マイクロプロセ
ッサ１００の内部動作を検査することもできる。
【００３９】そして、本実施の形態のマイクロプロセッ
サ１００は、上述のようにトレース情報を外部出力する
とき、ＣＰＵコア１がデータ処理に対応して出力するト
レース情報を、トレースバッファ３で一時保持してから
シリアルポート６から外部出力する。このため、ＣＰＵ
コア１がトレース情報を高速かつ不規則に出力しても、
シリアルポート６からはトレース情報を均一な速度で出
力することができるので、デバッグ装置２００はトレー
ス情報を欠落なく取得することができる。
【００４０】特に、トレースバッファ３は、ＣＰＵコア
１がパラレルに出力するトレース情報をシリアルに変換
し、直列に接続された複数のシフトレジスタ２３〜２６
で順次記憶する。このため、トレースバッファ３はパラ
レルに入力されるトレース情報を無駄なく記憶してシリ
アルに出力することができ、回路規模を無用に増加させ
ることなく多量のトレース情報を一時保持することがで
きる。なお、このような構造のトレースバッファ３は、
特願平９−４５３４６号に詳述されている。
【００４１】しかも、本実施の形態のマイクロプロセッ
サ１００では、上述のようにトレース情報を一時保持す
るトレースバッファ３の使用量が事前に設定された許容
値を超過すると、バッファ監視回路４がＣＰＵコア１の
データ処理を一時停止させる。このため、ＣＰＵコア１
が出力するトレース情報の全部がトレースバッファ３に
より確実に一時保持することができ、デバッグ装置２０
０はトレース情報を欠落なく確実に取得することができ
る。
【００４２】なお、トレースバッファ３は一時保持した
トレース情報を均一な速度でシリアルポート６から外部
出力するので、トレースバッファ３の使用量は入力され
るトレース情報の容量から算出することができる。そこ
で、本実施の形態のマイクロプロセッサ１００では、バ
ッファ監視回路４が、ＣＰＵコア１からトレースバッフ
ァ３に入力されるトレース情報の容量からトレースバッ
ファ３の使用量を算出することにより、トレースバッフ
ァ３の使用量を実際には監視することなく、簡単な構造
で略正確に算出することを可能としている。
【００４３】特に、バッファ監視回路４は、トレースバ
ッファ３の使用量としてシフトレジスタの使用段数を算
出するので、ここでは四段のシフトレジスタの二段が使
用されるとＣＰＵコア１のデータ処理を一時停止するこ
とができ、ＣＰＵコア１が出力するトレース情報の全部
をトレースバッファ３により確実に一時保持することが
できる。
【００４４】さらに、バッファ監視回路４は、ＣＰＵコ
ア１のデータ処理を一時停止させてから、事前に設定さ
れた所定の時間が経過するとＣＰＵコア１の一時停止を
解除する。つまり、トレースバッファ３は一時保持した
トレース情報を均一な速度で順次出力するので、ＣＰＵ
コア１が一時停止した状態から所定の時間が経過する
と、トレースバッファ３は使用量が所定の容量まで低下
してトレース情報を一時保持できる状態となる。
【００４５】そこで、このトレースバッファ３の状態に
対応したタイミングでバッファ監視回路４はＣＰＵコア
１の一時停止を解除するので、バッファ監視回路４は、
ＣＰＵコア１のデータ処理を簡単な構造で適正なタイミ
ングに再開させることができる。
【００４６】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
【００４７】請求項１記載の発明の集積回路装置は、プ
ログラムに対応した各種のデータ処理を実行して実行履
歴を示すトレース情報を出力する中央処理装置と、該中
央処理装置が出力するトレース情報を一時保持するトレ
ースバッファと、該トレースバッファに一時保持された
トレース情報をシリアルに外部出力するシリアルポート
と、を具備していることにより、中央処理装置がトレー
ス情報を出力する速度が均一でなくとも、トレース情報
をシリアルポートから均一な速度で出力することができ
るので、シリアルポートからトレース情報を欠落なく取
得することができる。
【００４８】請求項２記載の発明の集積回路装置は、プ
ログラムに対応した各種のデータ処理を実行して実行履
歴を示すトレース情報を出力する中央処理装置と、該中
央処理装置が出力するトレース情報を一時保持するトレ
ースバッファと、該トレースバッファに一時保持された
トレース情報をシリアルに外部出力するシリアルポート
と、前記トレースバッファの使用量が事前に設定された
許容値を超過すると前記中央処理装置のデータ処理を一
時停止させるバッファ監視回路と、を具備していること
により、中央処理装置がトレース情報を出力する速度が
均一でなくとも、トレース情報をシリアルポートから均
一な速度で出力することができ、トレースバッファの使
用量が事前に設定された許容値を超過すると、バッファ
監視回路により中央処理装置のデータ処理が一時停止さ
れるので、シリアルポートからトレース情報を確実に欠
落なく取得することができる。
【００４９】請求項３記載の発明は、請求項２記載の集
積回路装置であって、前記バッファ監視回路が前記中央
処理装置から前記トレースバッファに入力されるトレー
ス情報の容量から前記トレースバッファの使用量を算出
することにより、トレースバッファの使用量を実際には
監視することなく簡単な構造で略正確に算出することが
できる。
【００５０】請求項４記載の発明は、請求項２または３
記載の集積回路装置であって、前記トレースバッファ
が、パラレルに入力されるトレース情報をシリアルに変
換するデータ変換回路と、シリアルに変換されたトレー
ス情報を順次記憶する直列に接続された複数のシフトレ
ジスタと、を具備していることにより、トレースバッフ
ァにパラレルに入力されるトレース情報がデータ変換回
路によりシリアルに変換され、このシリアルに変換され
たトレース情報が直列に接続された複数のシフトレジス
タにより順次記憶されるので、中央処理装置からパラレ
ルに出力されるトレース情報がトレースバッファにより
無駄なく記憶される。
【００５１】請求項５記載の発明は、請求項４記載の集
積回路装置であって、前記バッファ監視回路が前記トレ
ースバッファの使用量として前記シフトレジスタの使用
段数を算出することにより、複数のシフトレジスタによ
り一時保持するトレースバッファの欠落を簡単な構造で
確実に防止することができる。
【００５２】請求項６記載の発明は、請求項２ないし５
の何れか一記載の集積回路装置であって、前記バッファ
監視回路は事前に設定された所定の時間が経過すると前
記中央処理装置の一時停止を解除することにより、トレ
ースバッファの使用量を実際には監視しなくとも中央処
理装置のデータ処理を簡単な構造で適正なタイミングに
再開させることができる。
【００５３】請求項７記載の発明の集積回路装置の動作
制御方法は、プログラムに対応した各種のデータ処理を
実行する中央処理装置が出力する実行履歴を示すトレー
ス情報をシリアルポートからシリアルに外部出力する集
積回路装置の動作制御方法において、前記中央処理装置
が出力するトレース情報を一時保持してから外部出力す
るようにしたことにより、中央処理装置がトレース情報
を出力する速度が均一でなくとも、トレース情報をシリ
アルポートから均一な速度で出力することができるの
で、シリアルポートからトレース情報を欠落なく取得す
ることができる。
【００５４】請求項８記載の発明の集積回路装置の動作
制御方法は、プログラムに対応した各種のデータ処理を
実行する中央処理装置が出力する実行履歴を示すトレー
ス情報をシリアルポートからシリアルに外部出力する集
積回路装置の動作制御方法において、前記中央処理装置
が出力するトレース情報を一時保持してから外部出力
し、一時保持されるトレース情報の容量が事前に設定さ
れた許容値を超過すると前記中央処理装置のデータ処理
を一時停止させるようにしたことにより、中央処理装置
がトレース情報を出力する速度が均一でなくとも、トレ
ース情報をシリアルポートから均一な速度で出力するこ
とができ、一時保持されるトレース情報の容量が事前に
設定された許容値を超過すると中央処理装置のデータ処
理が一時停止されるので、シリアルポートからトレース
情報を確実に欠落なく取得することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の集積回路装置であるマ
イクロプロセッサおよびデバッグ装置を示す模式的なブ
ロック図である。
【図２】マイクロプロセッサのトレースバッファおよび
バッファ監視回路を示すブロック図である。
【符号の説明】
１ 中央処理装置であるＣＰＵコア ３ トレースバッファ ４ バッファ監視回路 ６ シリアルポート ２２ データ変換回路であるローテート回路 ２３〜２６ シフトレジスタ ３４ 段数監視ブロック １００ 集積回路装置であるマイクロプロセッサ ２００ デバッグ装置

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 プログラムに対応した各種のデータ処理
    を実行して実行履歴を示すトレース情報を出力する中央
    処理装置と、 該中央処理装置が出力するトレース情報を一時保持する
    トレースバッファと、 該トレースバッファに一時保持されたトレース情報をシ
    リアルに外部出力するシリアルポートと、を具備してい
    る集積回路装置。
  2. 【請求項２】 プログラムに対応した各種のデータ処理
    を実行して実行履歴を示すトレース情報を出力する中央
    処理装置と、 該中央処理装置が出力するトレース情報を一時保持する
    トレースバッファと、 該トレースバッファに一時保持されたトレース情報をシ
    リアルに外部出力するシリアルポートと、 前記トレースバッファの使用量が事前に設定された許容
    値を超過すると前記中央処理装置のデータ処理を一時停
    止させるバッファ監視回路と、を具備している集積回路
    装置。
  3. 【請求項３】 前記バッファ監視回路が前記中央処理装
    置から前記トレースバッファに入力されるトレース情報
    の容量から前記トレースバッファの使用量を算出する請
    求項２記載の集積回路装置。
  4. 【請求項４】 前記トレースバッファが、 パラレルに入力されるトレース情報をシリアルに変換す
    るデータ変換回路と、 シリアルに変換されたトレース情報を順次記憶する直列
    に接続された複数のシフトレジスタと、を具備している
    請求項２または３記載の集積回路装置。
  5. 【請求項５】 前記バッファ監視回路が前記トレースバ
    ッファの使用量として前記シフトレジスタの使用段数を
    算出する請求項４記載の集積回路装置。
  6. 【請求項６】 前記バッファ監視回路は事前に設定され
    た所定の時間が経過すると前記中央処理装置の一時停止
    を解除する請求項２ないし５の何れか一記載の集積回路
    装置。
  7. 【請求項７】 プログラムに対応した各種のデータ処理
    を実行する中央処理装置が出力する実行履歴を示すトレ
    ース情報をシリアルポートからシリアルに外部出力する
    集積回路装置の動作制御方法において、 前記中央処理装置が出力するトレース情報を一時保持し
    てから外部出力するようにしたことを特徴とする集積回
    路装置の動作制御方法。
  8. 【請求項８】 プログラムに対応した各種のデータ処理
    を実行する中央処理装置が出力する実行履歴を示すトレ
    ース情報をシリアルポートからシリアルに外部出力する
    集積回路装置の動作制御方法において、 前記中央処理装置が出力するトレース情報を一時保持し
    てから外部出力し、 一時保持されるトレース情報の容量が事前に設定された
    許容値を超過すると前記中央処理装置のデータ処理を一
    時停止させるようにしたことを特徴とする集積回路装置
    の動作制御方法。
JP20340397A 1997-07-29 1997-07-29 集積回路装置、その動作制御方法 Expired - Fee Related JP3542463B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP20340397A JP3542463B2 (ja) 1997-07-29 1997-07-29 集積回路装置、その動作制御方法
US09/123,525 US6421795B2 (en) 1997-07-29 1998-07-28 Integrated circuit device and its control method
DE19834191A DE19834191C2 (de) 1997-07-29 1998-07-29 Integrierte Schaltungsvorrichtung und ihr Steuerverfahren

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20340397A JP3542463B2 (ja) 1997-07-29 1997-07-29 集積回路装置、その動作制御方法

Publications (2)

Publication Number Publication Date
JPH1145194A true JPH1145194A (ja) 1999-02-16
JP3542463B2 JP3542463B2 (ja) 2004-07-14

Family

ID=16473486

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20340397A Expired - Fee Related JP3542463B2 (ja) 1997-07-29 1997-07-29 集積回路装置、その動作制御方法

Country Status (3)

Country Link
US (1) US6421795B2 (ja)
JP (1) JP3542463B2 (ja)
DE (1) DE19834191C2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011519100A (ja) * 2008-04-28 2011-06-30 イマジネイション テクノロジーズ リミテッド パイプライン型アーキテクチャを有するデータプロセッサ内のトレースデータを与えるシステム

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6859897B2 (en) * 2000-03-02 2005-02-22 Texas Instruments Incorporated Range based detection of memory access
US6912673B1 (en) * 2001-02-02 2005-06-28 Cradle Technologies, Inc. Bus analyzer unit with programmable trace buffers
US6651111B2 (en) * 2001-02-16 2003-11-18 Microsoft Corporation System and method for managing a serial port
US6760867B2 (en) * 2001-03-08 2004-07-06 International Business Machines Corporation Guaranteed method and apparatus for capture of debug data
JP2002323995A (ja) * 2001-04-25 2002-11-08 Mitsubishi Electric Corp トレース回路
DE10132313A1 (de) * 2001-07-06 2003-01-23 Infineon Technologies Ag Programmgesteuerte Einheit
US6898736B2 (en) * 2001-10-31 2005-05-24 International Business Machines Corporation Dynamic sizing logic for dump list generation
US20040117690A1 (en) * 2002-12-13 2004-06-17 Andersson Anders J. Method and apparatus for using a hardware disk controller for storing processor execution trace information on a storage device
US7496818B1 (en) 2003-02-27 2009-02-24 Marvell International Ltd. Apparatus and method for testing and debugging an integrated circuit
US7216276B1 (en) 2003-02-27 2007-05-08 Marvell International Ltd. Apparatus and method for testing and debugging an integrated circuit
US7444571B1 (en) 2003-02-27 2008-10-28 Marvell International Ltd. Apparatus and method for testing and debugging an integrated circuit
US7565576B2 (en) * 2003-04-17 2009-07-21 Seagate Technology Llc Method and apparatus for obtaining trace data of a high speed embedded processor
GB0312886D0 (en) * 2003-06-05 2003-07-09 Ibm A method system and computer program product for tracing software methods
US7082481B2 (en) * 2003-11-25 2006-07-25 Atmel Corporation Serial peripheral interface (SPI) apparatus with write buffer for improving data throughput
US20050240727A1 (en) * 2004-04-23 2005-10-27 Shishir Shah Method and system for managing storage area networks
US7669190B2 (en) * 2004-05-18 2010-02-23 Qlogic, Corporation Method and system for efficiently recording processor events in host bus adapters
US8166217B2 (en) * 2004-06-28 2012-04-24 Marvell International Ltd. System and method for reading and writing data using storage controllers
US7424348B2 (en) * 2004-06-28 2008-09-09 Micrel, Incorporated System and method for monitoring serially-connected devices
US20060064531A1 (en) * 2004-09-23 2006-03-23 Alston Jerald K Method and system for optimizing data transfer in networks
US7496899B2 (en) * 2005-08-17 2009-02-24 Arm Limited Preventing loss of traced information in a data processing apparatus
US20080031279A1 (en) * 2006-08-03 2008-02-07 Takeshi Hatakeyama Network chip and network transmission/reception device
US8639855B2 (en) * 2008-10-20 2014-01-28 International Business Machines Corporation Information collection and storage for single core chips to 'N core chips
JP5376509B2 (ja) * 2009-03-16 2013-12-25 スパンション エルエルシー 実行履歴トレース方法
US8453122B2 (en) * 2009-11-10 2013-05-28 International Business Machines Corporation Symmetric multi-processor lock tracing
US9697040B2 (en) * 2014-03-26 2017-07-04 Intel Corporation Software replayer for transactional memory programs
US9842038B2 (en) * 2015-04-30 2017-12-12 Advantest Corporation Method and system for advanced fail data transfer mechanisms
JP7020991B2 (ja) * 2018-05-01 2022-02-16 株式会社東芝 信号制御回路
CN108509306A (zh) * 2018-05-22 2018-09-07 郑州云海信息技术有限公司 一种gpu仿真装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5917468B2 (ja) 1976-08-25 1984-04-21 株式会社日立製作所 プログラムカウンタ軌跡記憶装置
US4238834A (en) * 1978-03-06 1980-12-09 International Business Machines Corporation Apparatus for coordinating real time transfer of data from a processor to a magnetic media device
JPS60238944A (ja) 1984-05-14 1985-11-27 Mitsubishi Electric Corp トレ−ス用記憶装置
US4833655A (en) * 1985-06-28 1989-05-23 Wang Laboratories, Inc. FIFO memory with decreased fall-through delay
JPS63103103A (ja) 1986-10-10 1988-05-07 ローテツク・インダストリーズ・インコーポレイテツド コンクリート仕上機
JPS6429946A (en) 1987-07-24 1989-01-31 Nec Corp Data processor
JPS6454547A (en) 1987-08-25 1989-03-02 Nec Corp Information processor with program trace function
US5274811A (en) * 1989-06-19 1993-12-28 Digital Equipment Corporation Method for quickly acquiring and using very long traces of mixed system and user memory references
JPH03175541A (ja) 1989-12-04 1991-07-30 Fujitsu Ltd 連続トレース方式
JPH04294430A (ja) 1991-03-22 1992-10-19 Japan Electron Control Syst Co Ltd マイクロコンピュータのデータモニタ装置
JPH04350737A (ja) 1991-05-29 1992-12-04 Nec Corp マイクロコンピュータ
JPH0512157A (ja) * 1991-06-29 1993-01-22 Nec Corp シリアルデータ伝送装置
US5619681A (en) * 1992-11-23 1997-04-08 Zilog, Inc. Delayed FIFO status for serial shift emulation
US5978937A (en) * 1994-12-28 1999-11-02 Kabushiki Kaisha Toshiba Microprocessor and debug system
JPH0945346A (ja) 1995-07-26 1997-02-14 Fuji Electric Co Ltd リン酸型燃料電池
DE19544723C2 (de) 1995-11-30 1999-11-11 Siemens Ag Prozessor-Analysesystem
JP3443720B2 (ja) * 1995-12-12 2003-09-08 株式会社日立製作所 エミュレータ
US5991899A (en) * 1997-03-21 1999-11-23 Samsung Electronics Co., Ltd. Method and apparatus for a real-time diagnostic tool using a non-intrusive trace technique
US6018809A (en) * 1997-03-28 2000-01-25 Emc Corp Apparatus and method for capturing information off a plurality of bi-directional communication buses
US6154857A (en) * 1997-04-08 2000-11-28 Advanced Micro Devices, Inc. Microprocessor-based device incorporating a cache for capturing software performance profiling data
US6094729A (en) * 1997-04-08 2000-07-25 Advanced Micro Devices, Inc. Debug interface including a compact trace record storage
US6148381A (en) * 1997-04-08 2000-11-14 Advanced Micro Devices, Inc. Single-port trace buffer architecture with overflow reduction
US5944841A (en) * 1997-04-15 1999-08-31 Advanced Micro Devices, Inc. Microprocessor with built-in instruction tracing capability
US6115760A (en) * 1998-08-24 2000-09-05 3Com Corporation Intelligent scaleable FIFO buffer circuit for interfacing between digital domains

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011519100A (ja) * 2008-04-28 2011-06-30 イマジネイション テクノロジーズ リミテッド パイプライン型アーキテクチャを有するデータプロセッサ内のトレースデータを与えるシステム
US9720695B2 (en) 2008-04-28 2017-08-01 Imagination Technologies Limited System for providing trace data in a data processor having a pipelined architecture

Also Published As

Publication number Publication date
DE19834191C2 (de) 2002-01-03
JP3542463B2 (ja) 2004-07-14
DE19834191A1 (de) 1999-02-25
US6421795B2 (en) 2002-07-16
US20020010882A1 (en) 2002-01-24

Similar Documents

Publication Publication Date Title
JP3542463B2 (ja) 集積回路装置、その動作制御方法
KR0168656B1 (ko) 데이터 처리 시스템
US6148381A (en) Single-port trace buffer architecture with overflow reduction
US7689867B2 (en) Multiprocessor breakpoint
US7636870B2 (en) Semiconductor integrated circuit device, and debugging system and method for the semiconductor integrated circuit device
JPS63159946A (ja) 並列テストインターフェイスおよびそのテスト方法
JPH1139189A (ja) 集積回路装置、回路検査装置および方法
US20030100133A1 (en) System-on-chip breakpoint synchronization
JP3116901B2 (ja) プログラム検査方法、プログラム検査装置及びプログラム検査プログラムを記録した記録媒体
US6877113B2 (en) Break determining circuit for a debugging support unit in a semiconductor integrated circuit
JP3676368B2 (ja) 開発支援機能付きマイクロコンピュータ
JPS6383841A (ja) プログラムテスト可能な計算機中央処理装置
JPH0147818B2 (ja)
JP4084912B2 (ja) マイクロプロセッサシステム
JPH0261731A (ja) マイクロプロセッサ
JPH09114692A (ja) インサーキットエミュレータ
JPH04262474A (ja) ワンチップマイクロコンピュータ
JPS648381B2 (ja)
JPH09237201A (ja) マイクロコンピュータアナライザ
JPS63195781A (ja) デイジタル入力装置
JPS6344252A (ja) 電子計算機の異常動作監視装置
JPH01116753A (ja) １チップマイコンの周辺装置とのアクセス方法
JPS59211123A (ja) 半導体集積回路
JPH0333940A (ja) 評価用マイクロプロセッサ
JPS59184950A (ja) プログラム実行方式

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20040108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040331

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080409

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090409

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100409

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees