JP3116901B2

JP3116901B2 - プログラム検査方法、プログラム検査装置及びプログラム検査プログラムを記録した記録媒体

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Publication number: JP3116901B2
Application number: JP10118969A
Authority: JP
Inventors: 史晃山下
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-04-28
Filing date: 1998-04-28
Publication date: 2000-12-11
Anticipated expiration: 2018-04-28
Also published as: DE19919388B4; JPH11312098A; US6321290B1; DE19919388A1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、プログラム検査
方法、プログラム検査方法、プログラム検査装置及びプ
ログラム検査プログラムを記録したコンピュータ読取可
能な記録媒体に係り、詳しくは、ファクシミリ装置や画
像処理装置等、開発の対象であるシステム（ターゲット
システム）を構成する中央処理装置（ＣＰＵ）が実行す
べきプログラム（ターゲットプログラム）を実行して検
査するプログラム検査方法、プログラム検査装置及びプ
ログラム検査プログラムを記録したコンピュータ読取可
能な記録媒体に関する。

【０００２】

【従来の技術】ターゲットシステムに組み込まれるター
ゲットプログラムは、完成当初から正常に動作すること
はまれである。そこで、通常は、プログラム検査装置が
ターゲットプログラムを実行して、ターゲットプログラ
ムを構成する各命令がどのような順番で実行されるか、
各命令が実行された後、レジスタの内容がどのように変
化するか、あるいは主記憶装置内のどのアドレスの内容
がどのように変化するかを１つ１つ追跡（トレース）
し、それらに関する情報（履歴情報）を獲得して外部記
憶装置に記憶させている。そして、得られた履歴情報に
基づいて、ターゲットプログラムの問題点（バグ等）を
なくすようにしている。

【０００３】従来は、ＣＰＵに接続されるアドレスバス
やデータバスをプログラム検査装置と接続して、所定の
タイミングで所望の履歴情報を獲得し、プログラム検査
装置に内蔵された記憶装置に記憶するようにしていた。
しかし、近年ではＣＰＵの動作が向上し、動作クロック
は数１００ＭＨｚにも及ぶようになった。このように高
速で動作するアドレスバスやデータバスにプログラム検
査装置のコネクタやプローブなどを接続すると、不要な
寄生容量がアドレスバスやデータバスに付加されること
になり、アドレス信号やデータ信号の波形がなまり、タ
ーゲットシステムが正常に動作しなくなることがあっ
た。さらに、ＣＰＵ内部にキャッシュ回路を内蔵してい
ると、外部の記憶部をアクセスしないこともあり、外部
のアドレスバスやデータバスをトレースしても、ＣＰＵ
が処理したステップを完全にトレースできないことも生
ずる。このような理由により、ＣＰＵのチップ内部にト
レース手段を設け、トレース専用の端子を介して必要な
履歴情報を外部に出力するようになった。プログラム検
査装置であれば、トレース用の記憶容量は可能な限り大
きくすることができ、しかも、高速のメモリを用いてい
れば高速で大量の情報を獲得することも可能である。し
かしながら、ＣＰＵチップの内部にトレース用の記憶部
を設けた場合、記憶容量を大きくすることは、ＣＰＵチ
ップのコストアップにつながり、好ましくない。また、
トレース専用の端子数を増やして、高速にデータを取り
出すようにすることは、パッケージが大きくなり、これ
も好ましくない。このように、限られたトレース用の記
憶容量と限られたトレース専用の端子で、如何に効率的
に履歴情報を獲得するかが問題となっている。

【０００４】このようなプログラム検査装置としては、
従来から、以下に示すものがあった。すなわち、この種
のプログラム検査装置は、図１１に示すように、ターゲ
ットメモリ部１と、ＣＰＵチップ２と、外部記憶装置３
とから概略構成されている。ターゲットメモリ部１は、
ターゲットシステムの主記憶装置を模したメモリであ
り、ＣＰＵが実行すべき検査の対象であるターゲットプ
ログラムが記憶されたターゲットプログラム記憶部１ａ
と、ターゲットプログラム実行時に用いられるデータが
記憶されたデータ記憶部１ｂとから構成されている。Ｃ
ＰＵチップ２は、ターゲットレジスタ部４と、ＣＰＵ５
と、トレース手段６と、トレースバッファ７とから概略
構成されている。ターゲットレジスタ部４は、ＣＰＵが
用いるレジスタを模したレジスタである。ＣＰＵ５は、
装置各部を制御すると共に、ターゲットプログラムを順
次実行する。トレース手段６は、ターゲットプログラム
を構成する各命令の実行順序、各命令実行後のターゲッ
トレジスタ部４の内容の変化状況等を１つ１つトレース
し、それらに関する履歴情報を獲得してトレースバッフ
ァ７に一旦記憶した後、外部記憶装置３に記憶する。履
歴情報としては、例えば、条件分岐命令ではターゲット
プログラム記憶部１ａ上の分岐先のアドレス、ジャンプ
命令ではターゲットプログラム記憶部１ａ上のジャンプ
先のアドレス、データのロード命令ではターゲットレジ
スタ部４にロードされたデータのデータ記憶部１ｂ上の
アドレスなどがある。トレースバッファ７は、所定の記
憶容量を有し、履歴情報がサイクリックに順次記憶され
る。外部記憶装置３は、ＲＡＭ等の半導体メモリ、ＦＤ
（フロッピーディスク）やＨＤ（ハードディスク）等の
大規模な記憶容量を有する記憶媒体からなり、履歴情報
が記憶される。

【０００５】次に、上記構成のプログラム検査装置の動
作について説明する。ＣＰＵ５は、ターゲットプログラ
ム記憶部１ａからターゲットプログラムを構成する各命
令を順次読み出してどの命令かを解釈し、各命令を、例
えば、データ記憶部１ｂに記憶されたデータをターゲッ
トレジスタ部４にロードするなどして実行する。これに
より、トレース手段６は、各命令の実行順序、当該命令
実行後のターゲットレジスタ部４の内容の変化状況等を
１つ１つトレースし、それらに関する履歴情報を獲得し
てトレースバッファ７に順次記憶する。トレース手段６
が上記処理を繰り返すことにより、トレースバッファ７
がオーバーフローすると、トレース手段６は、ＣＰＵ５
に対して現在実行中のプログラム処理動作を一旦停止す
るように要求し、その間にトレースバッファ７に記憶し
た全ての履歴情報を外部記憶装置３に記憶した後、トレ
ースバッファ７が空になると、トレースを再開する。

【０００６】

【発明が解決しようとする課題】ところで、上述した従
来のプログラム検査装置においては、トレースバッファ
７がオーバーフローする度にＣＰＵ５の動作を停止させ
ているため、リアルタイム処理の必要なターゲットプロ
グラムのトレースへは適用できなかった。例えば、自動
車のエンジン制御用に開発したプログラムを検査する場
合、運転手がアクセルをどの程度押したか、エンジンの
回転数や温度はいくらといった情報がＣＰＵに入力さ
れ、ＣＰＵが燃料の供給量や供給タイミングなどを制御
している。プログラム開発者は、最適な燃料供給量を求
めるため、ＣＰＵに設定するパラメータを色々変えてエ
ンジンを動作させてみる。そのとき、プログラム開発者
は、ＣＰＵ内部でどのようにプログラムが処理され、ど
のようなパラメータであったかを確かめながら開発を進
めている。従来のプログラム検査装置のように、プログ
ラム処理を途中で一旦止めて履歴情報を獲得するように
すると、エンジンも止まってしまい、実使用状況での情
報が取得できなくなってしまう。そこで、特開平５−１
８１７１３号公報に開示されているように、プログラム
の異常終了時にのみ履歴情報を獲得することも考えられ
るが、それでは正常動作中のレジスタの内容を見ること
ができず、どのようなパラメータで動作していたかを知
ることができない。

【０００７】この発明は、上述の事情に鑑みてなされた
もので、トレースの中のＣＰＵ動作を停止させることな
く、プログラムの検査に必要な履歴情報が得られるよう
にしたプログラム検査方法、プログラム検査装置及びプ
ログラム検査プログラムを記憶した記憶媒体を提供する
ことを第１の目的としている。また、この発明は、ＣＰ
Ｕに内蔵した最小限のトレース記憶容量で、トレースの
中断時間を短縮すると共に、トレースの中断箇所を特定
でき、これにより、ターゲットプログラムの検査を簡単
・迅速に行うことができるプログラム検査方法、プログ
ラム検査装置及びプログラム検査プログラムを記憶した
記憶媒体を提供することを第２の目的としている。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、開発の対象であるシステム
を構成する中央処理装置が実行すべきプログラムを実行
すると共に、その際のプログラム実行の履歴に関する履
歴情報を獲得し、上記履歴情報に基づいて上記プログラ
ムを検査するプログラム検査方法に係り、上記履歴情報
が記憶される第１及び第２の記憶手段を備え、上記プロ
グラムが実行され、上記履歴情報が供給された場合、上
記第１の記憶手段に上記履歴情報が記憶可能な記憶容量
がある場合には、上記履歴情報を上記第１の記憶手段に
一時的に記憶し、上記記憶容量がない場合には、上記第
１の記憶手段に記憶された全ての履歴情報を読み出して
上記第２の記憶手段に記憶した後、上記第１の記憶手段
に上記履歴情報が記憶不可能であったことを示す記憶不
可能情報を記憶する第１の処理と、上記履歴情報が供給
されない場合には、上記第１の記憶手段に記憶された上
記履歴情報及び上記記憶不可能情報を読み出し、上記第
２の記憶手段に記憶する第２の処理とからなることを特
徴としている。

【０００９】請求項２記載の発明は、開発の対象である
システムを構成する中央処理装置が実行すべきプログラ
ムを実行すると共に、その際のプログラム実行の履歴に
関する履歴情報を獲得し、上記履歴情報に基づいて上記
プログラムを検査するプログラム検査方法に係り、上記
履歴情報が記憶される第１及び第２の記憶手段を備え、
上記プログラムが実行され、上記履歴情報が供給された
場合、上記第１の記憶手段に上記履歴情報が記憶可能な
第１の記憶容量がある場合には、上記履歴情報を上記第
１の記憶手段に一時的に記憶し、上記第１の記憶容量が
ないが、上記第１の記憶手段に上記履歴情報が記憶不可
能であったことを示す記憶不可能情報が記憶可能な第２
の記憶容量がある場合には、上記記憶不可能情報を上記
第１の記憶手段に一時的に記憶し、上記第２の記憶容量
がない場合には、上記第１の記憶手段に上記第２の記憶
容量ができるまで待機した後、上記記憶不可能情報を記
憶する第１の処理と、上記第１の記憶手段に記憶された
上記履歴情報及び上記記憶不可能情報を読み出し、上記
第２の記憶手段に記憶する第２の処理とからなることを
特徴としている。

【００１０】請求項３記載の発明は、請求項２記載のプ
ログラム検査方法に係り、上記第１の記憶手段は、複数
個のフリップフロップが直列接続されたシフトレジスタ
が複数個直列接続されて構成され、上記履歴情報及び上
記記憶不可能情報が上記第１の記憶手段に記憶可能か否
かは、上記履歴情報及び上記記憶不可能情報のビット長
と、上記第１の記憶手段の次に記憶すべき情報の最下位
ビットのアドレスを示すポインタとを比較して判断する
ことを特徴としている。

【００１１】請求項４記載の発明は、開発の対象である
システムを構成する中央処理装置が実行すべきプログラ
ムを実行すると共に、その際のプログラム実行の履歴に
関する履歴情報を獲得し、上記履歴情報に基づいて上記
プログラムを検査するプログラム検査方法に係り、上記
履歴情報が記憶される第１及び第２の記憶手段を備え、
上記プログラムが実行され、上記履歴情報が供給された
場合、上記第１の記憶手段に上記履歴情報が記憶可能な
第１の記憶容量がある場合には、上記履歴情報を上記第
１の記憶手段に一時的に記憶し、上記第１の記憶容量が
ないが、上記第１の記憶手段に上記履歴情報が記憶不可
能であったことを示す記憶不可能情報が記憶可能な第２
の記憶容量がある場合には、上記記憶不可能情報を上記
第１の記憶手段に一時的に記憶し、上記第２の記憶容量
がない場合には、上記第１の記憶手段に上記第２の記憶
容量ができるまで上記履歴情報及び上記記憶不可能情報
を読み出し、上記第２の記憶手段に記憶した後、上記記
憶不可能情報を記憶する第１の処理と、上記履歴情報が
供給されない場合には、上記第１の記憶手段に記憶され
た上記履歴情報及び上記記憶不可能情報を読み出し、上
記第２の記憶手段に記憶する第２の処理とからなること
を特徴としている。

【００１２】請求項５記載の発明は、請求項４記載のプ
ログラム検査方法に係り、上記第１の記憶手段は、半導
体メモリにより構成され、上記履歴情報及び上記記憶不
可能情報が上記第１の記憶手段に記憶可能か否かは、上
記履歴情報及び上記記憶不可能情報のビット長と、上記
第１の記憶手段の最大アドレスと次に記憶すべき情報の
最上位ビットのアドレスを示す第１のポインタとの差又
は上記第１の記憶手段の次に読み出すべき情報の最上位
ビットのアドレスを示す第２のポインタとを比較して判
断することを特徴としている。

【００１３】請求項６記載の発明は、請求項１乃至５の
いずれか１に記載のプログラム検査方法に係り、上記履
歴情報は、割込・例外・分岐がそれぞれ発生した時の分
岐元のアドレス及び分岐先のアドレス、アクセスしたデ
ータの値又はデータが記憶されたアドレスからなること
を特徴としている。

【００１４】請求項７記載の発明は、請求項６記載のプ
ログラム検査方法に係り、上記履歴情報及び上記記憶不
可能情報に代えて、上記履歴情報の種類又は上記記憶不
可能情報を示すコードと、上記アドレス又はデータの値
からなるパケットを上記第１及び第２の記憶手段に記憶
することを特徴としている。

【００１５】請求項８記載の発明は、請求項１乃至７の
いずれか１に記載のプログラム検査方法に係り、上記第
１の記憶手段は、上記プログラムを実行する中央処理装
置及び上記第１及び第２の処理を実行する手段と同一の
チップ内に形成されていることを特徴としている。

【００１６】請求項９記載の発明は、開発の対象である
システムを構成する中央処理装置が実行すべきプログラ
ムを実行すると共に、その際のプログラム実行の履歴に
関する履歴情報を獲得し、上記履歴情報に基づいて上記
プログラムを検査するプログラム検査装置に係り、上記
履歴情報が記憶される第１及び第２の記憶手段と、上記
プログラムが実行され、上記履歴情報が供給された場
合、上記第１の記憶手段に上記履歴情報が記憶可能な記
憶容量がある場合には、上記履歴情報を上記第１の記憶
手段に一時的に記憶し、上記記憶容量がない場合には、
上記第１の記憶手段に記憶された全ての履歴情報を読み
出して上記第２の記憶手段に記憶した後、上記第１の記
憶手段に上記履歴情報が記憶不可能であったことを示す
記憶不可能情報を記憶し、上記履歴情報が供給されない
場合には、上記第１の記憶手段に記憶された上記履歴情
報及び上記記憶不可能情報を読み出し、上記第２の記憶
手段に記憶するトレース手段とからなることを特徴とし
ている。

【００１７】また、請求項１０記載の発明は、開発の対
象であるシステムを構成する中央処理装置が実行すべき
プログラムを実行すると共に、その際のプログラム実行
の履歴に関する履歴情報を獲得し、上記履歴情報に基づ
いて上記プログラムを検査するプログラム検査装置に係
り、上記履歴情報が記憶される第１及び第２の記憶手段
と、上記プログラムが実行され、上記履歴情報が供給さ
れた場合、上記第１の記憶手段に上記履歴情報が記憶可
能な第１の記憶容量がある場合には、上記履歴情報を上
記第１の記憶手段に一時的に記憶し、上記第１の記憶容
量がないが、上記第１の記憶手段に上記履歴情報が記憶
不可能であったことを示す記憶不可能情報が記憶可能な
第２の記憶容量がある場合には、上記記憶不可能情報を
上記第１の記憶手段に一時的に記憶し、上記第２の記憶
容量がない場合には、上記第１の記憶手段に上記第２の
記憶容量ができるまで待機した後、上記記憶不可能情報
を記憶し、上記第１の記憶手段に記憶された上記履歴情
報及び上記記憶不可能情報を読み出し、上記第２の記憶
手段に記憶するトレース手段とからなることを特徴とし
ている。

【００１８】また、請求項１１記載の発明は、請求項１
０記載のプログラム検査装置に係り、上記第１の記憶手
段は、複数個のフリップフロップが直列接続されたシフ
トレジスタが複数個直列接続されて構成され、上記トレ
ース手段は、上記履歴情報及び上記記憶不可能情報が上
記第１の記憶手段に記憶可能か否かを、上記履歴情報及
び上記記憶不可能情報のビット長と、上記第１の記憶手
段の次に記憶すべき情報の最下位ビットのアドレスを示
すポインタとを比較して判断することを特徴としてい
る。

【００１９】請求項１２記載の発明は、開発の対象であ
るシステムを構成する中央処理装置が実行すべきプログ
ラムを実行すると共に、その際のプログラム実行の履歴
に関する履歴情報を獲得し、上記履歴情報に基づいて上
記プログラムを検査するプログラム検査装置に係り、上
記履歴情報が記憶される第１及び第２の記憶手段と、上
記プログラムが実行され、上記履歴情報が供給された場
合、上記第１の記憶手段に上記履歴情報が記憶可能な第
１の記憶容量がある場合には、上記履歴情報を上記第１
の記憶手段に一時的に記憶し、上記第１の記憶容量がな
いが、上記第１の記憶手段に上記履歴情報が記憶不可能
であったことを示す記憶不可能情報が記憶可能な第２の
記憶容量がある場合には、上記記憶不可能情報を上記第
１の記憶手段に一時的に記憶し、上記第２の記憶容量が
ない場合には、上記第１の記憶手段に上記第２の記憶容
量ができるまで上記履歴情報及び上記記憶不可能情報を
読み出し、上記第２の記憶手段に記憶した後、上記記憶
不可能情報を記憶し、上記履歴情報が供給されない場合
には、上記第１の記憶手段に記憶された上記履歴情報及
び上記記憶不可能情報を読み出し、上記第２の記憶手段
に記憶するトレース手段とからなることを特徴としてい
る。

【００２０】請求項１３記載の発明は、請求項１２記載
のプログラム検査装置に係り、上記第１の記憶手段は、
半導体メモリにより構成され、上記トレース手段は、上
記履歴情報及び上記記憶不可能情報が上記第１の記憶手
段に記憶可能か否かを、上記履歴情報及び上記記憶不可
能情報のビット長と、上記第１の記憶手段の最大アドレ
スと次に記憶すべき情報の最上位ビットのアドレスを示
す第１のポインタとの差又は上記第１の記憶手段の次に
読み出すべき情報の最上位ビットのアドレスを示す第２
のポインタとを比較して判断することを特徴としてい
る。

【００２１】請求項１４記載の発明は、請求項９乃至１
３のいずれか１に記載のプログラム検査装置に係り、上
記履歴情報は、割込・例外・分岐がそれぞれ発生した時
の分岐元のアドレス及び分岐先のアドレス、アクセスし
たデータの値又はデータが記憶されたアドレスからなる
ことを特徴としている。

【００２２】請求項１５記載の発明は、請求項１４記載
のプログラム検査装置に係り、上記履歴情報及び上記記
憶不可能情報に代えて、上記履歴情報の種類又は上記記
憶不可能情報を示すコードと、上記アドレス又はデータ
の値からなるパケットを上記第１及び第２の記憶手段に
記憶することを特徴としている。

【００２３】また、請求項１６記載の発明は、請求項９
乃至１５のいずれか１に記載のプログラム検査装置に係
り、上記第１の記憶手段は、上記プログラムを実行する
中央処理装置及び上記トレース手段と同一のチップ内に
形成されていることを特徴としている。

【００２４】また、請求項１７記載の発明は、コンピュ
ータ読取可能な記録媒体に係り、コンピュータに請求項
１乃至１６のいずれか１に記載の機能を実現させるため
のプログラム検査プログラムが記憶されていることを特
徴としている。

【００２５】

【作用】この発明の構成によれば、トレースの中のＣＰ
Ｕ動作を停止させることなく、プログラムの検査に必要
な履歴情報が得られる。加えて、ＣＰＵに内蔵した最小
限のトレース記憶容量で、トレースの中断時間を短縮で
きるると共に、トレースの中断箇所を特定できる。これ
により、ターゲットプログラムの検査を簡単・迅速に行
うことができる。

【００２６】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。Ａ．第１の実施例図１はこの発明の第１の実施例であるプログラム検査装
置の電気的構成を示すブロック図である。この例のプロ
グラム検査装置は、ターゲットメモリ部１１と、ＣＰＵ
チップ１２と、外部記憶装置１３とから概略構成されて
いる。ターゲットメモリ部１１は、ターゲットシステム
の主記憶装置を模したメモリであり、ＣＰＵが実行すべ
きターゲットプログラムが記憶されたターゲットプログ
ラム記憶部１１ａと、ターゲットプログラム実行時に用
いられるデータが記憶されたデータ記憶部１１ｂとから
構成されている。ＣＰＵチップ１２は、ターゲットレジ
スタ部１４と、ＣＰＵ１５と、トレース手段１６と、ト
レースバッファ１７とから概略構成されている。ターゲ
ットレジスタ部１４は、ＣＰＵが用いるレジスタを模し
たレジスタであり、複数のレジスタからなる。ＣＰＵ１
５は、プログラムカウンタ（ＰＣ）１５ａを有し、装置
各部を制御すると共に、ターゲットプログラムを順次実
行する。ＰＣ１５ａは、ＣＰＵ１５が次に実行すべきア
ドレスの値を格納し、各命令の実行毎にカウント値を順
次カウントアップしたり、ジャンプ先のアドレスをロー
ドしたりする。トレース手段１６は、ターゲットプログ
ラムを構成する各命令の実行順序、各命令実行後のター
ゲットレジスタ部１４の内容の変化状況等を１つ１つト
レースしてそれらに関する履歴情報を獲得すると共に、
履歴情報をトレースパケットＴＰに変換してトレースバ
ッファ１７に一旦記憶した後、外部記憶装置１３に記憶
する。トレースバッファ１７は、３２０ビットの記憶容
量を有し、トレースパケットＴＰがサイクリックに順次
記憶される。外部記憶装置１３は、ＲＡＭ等の半導体メ
モリ、ＦＤやＨＤ等の大規模な記憶容量を有する記憶媒
体からなり、トレースパケットＴＰが記憶される。

【００２７】次に、トレースパケットＴＰについて説明
する。この実施例では、履歴情報は、トレース手段１６
において、図２に示すように、８ビット又は４０ビット
からなる７種類のトレースパケットＴＰに変換される。
図２（１）は、トレースの開始（トレースコードＴＲＣ
ＯＤＥ［０１０１］ｂ、［］ｂは、［］内の数字が２進
数であることを表す。以下同様である。）、ユーザが設
定したターゲットプログラム記憶部１１ａのアドレスに
記憶された命令の実行（トレースコードＴＲＣＯＤＥ
［００１０］ｂ）、トレースバッファ１７のオーバーフ
ロー（トレースコードＴＲＣＯＤＥ［００１１］ｂ）を
それぞれ表すトレースパケットＴＰのフォーマットを示
す。このフォーマットを有するトレースパケットＴＰの
ビット長は８ビットである。これらのトレースパケット
ＴＰのうち、トレースコードＴＲＣＯＤＥ［００１１］
ｂのトレースパケットＴＰをオーバーフローパケットＯ
ＦＰと呼ぶことにする。図２（２）は、外部からの割込
信号を無効にできる割込（マスカブル割込）（トレース
コードＴＲＣＯＤＥ［１１００］ｂ）、外部からの割込
信号を無効にできない割込（ノンマスカブル割込）や例
外（トレースコードＴＲＣＯＤＥ［１１０１］ｂ）によ
る分岐がそれぞれ発生した時に分岐すべき分岐先の処理
ルーチンが集まったハンドラ領域のアドレス（ハンドラ
アドレス）ＨＤ＿ＡＤＤＲをそれぞれ表すトレースパケ
ットＴＰのフォーマットを示す。このフォーマットを有
するトレースパケットＴＰのビット長は８ビットであ
る。図２（３）は、ＣＰＵ１５がデータ読出のために、
ターゲットレジスタ部１４を構成し、データの読出／書
込に使用される２つのレジスタのいずれかを選択し、選
択したレジスタに設定されたデータ記憶部１１ｂのアド
レスに対してアクセスしたことを表すトレースパケット
ＴＰのフォーマットを示す。このフォーマットを有する
トレースパケットＴＰのビット長は８ビット、トレース
コードＴＲＣＯＤＥは［０００１］ｂであり、ＢＥ
［２：０］はＣＰＵ１５とターゲットメモリ部１１との
間に設けられたデータバス（図示略）のなかで有効なバ
イトを表すバイトイネーブル信号、ＴＲＧＲは上記２つ
のレジスタのうち、ＣＰＵ１５がいずれを選択したかを
表す信号である。

【００２８】図２（４）は、各種分岐命令による分岐が
それぞれ発生した時に分岐元のアドレスＢＢ＿ＡＤＤＲ
（ＰＣ１５ａのカウント値）をそれぞれ表すトレースパ
ケットＴＰのフォーマットを示す。このフォーマットを
有するトレースパケットＴＰのビット長は４０ビット、
トレースコードＴＲＣＯＤＥは［０１１０］ｂである。
分岐命令としては、通常のジャンプ命令、分岐元のアド
レスをターゲットレジスタ部１４を構成する特別なレジ
スタに保存してからジャンプするジャンプ・リンク命
令、分岐先のアドレスを現時点のアドレスからの相対ア
ドレスで表記する相対分岐命令、各種割込・例外処理ル
ーチンからの復帰命令、分岐先のアドレスをターゲット
レジスタ部１４を構成するあるレジスタを参照して決定
した後、ジャンプするレジスタ間接分岐命令などの他、
上記マスカブル割込、ノンマスカブル割込や例外も含ま
れる。図２（５）は、上記復帰命令（トレースコードＴ
ＲＣＯＤＥ［１０１０］ｂ）及びレジスタ間接分岐命令
（トレースコードＴＲＣＯＤＥ［１０１１］ｂ）による
分岐がそれぞれ発生した時に分岐すべき分岐先のアドレ
スＡＢ＿ＡＤＤＲ（ＰＣ１３ａのカウント値）をそれぞ
れ表すトレースパケットＴＰのフォーマットを示す。こ
のフォーマットを有するトレースパケットＴＰのビット
長は４０ビットである。図２（６）は、トレースを強制
的に開始させた時の実行アドレスＥＸ＿ＡＤＤＲ（ＰＣ
１５ａのカウント値）を表すトレースパケットＴＰのフ
ォーマットを示す。このフォーマットを有するトレース
パケットＴＰのビット長は４０ビット、トレースコード
ＴＲＣＯＤＥは［１０００］ｂである。図２（７）は、
ＣＰＵ１５がデータＷＲ＿ＤＡＴＡを書き込むために、
ターゲットレジスタ部１４を構成し、データの読出／書
込に使用される２つのレジスタのいずれかを選択し、選
択したレジスタに設定されたデータ記憶部１１ｂのアド
レスに対してアクセスしたことを表すトレースパケット
ＴＰのフォーマットを示す。このフォーマットを有する
トレースパケットＴＰのビット長は４０ビット、トレー
スコードＴＲＣＯＤＥは［１００１］ｂである。なお、
ＢＥ［２：０］及びＴＲＧＲの意味については、図２
（４）に示すトレースパケットＴＰと同様である。

【００２９】次に、上記構成のプログラム検査装置の動
作について、図３〜図５を参照して説明する。この実施
例では、検査すべきターゲットプログラムは、図３に示
すフローチャートに対応しているとする。図３におい
て、各処理の右上近傍に記載されている４ビットの１６
進数は、ＣＰＵ１５が各処理を実行する時点におけるＰ
Ｃ１５ａのカウント値を示している。ＣＰＵ１５は、Ｐ
Ｃ１５ａのカウント値を「００００」ｈ（「」ｈは「」
内の数字が１６進数であることを表す。以下同様であ
る。）にリセットした後、ターゲットプログラムの実行
を開始する。まず、ＰＣ１５ａが、そのカウント値を
「００００」ｈから「０００１」ｈへカウントアップす
ると、ＣＰＵ１５は、図３のステップＳＡ１へ進み、カ
ウント値「０００１」ｈに対応したターゲットプログラ
ム記憶部１１ａ上のアドレスに記憶されている初期化命
令を読み出して解釈し、ターゲットレジスタ部１４を構
成する複数のレジスタや各種フラグをリセットするなど
の初期化を行う。次に、ＰＣ１５ａが、そのカウント値
を「０００１」ｈから「０００２」ｈへカウントアップ
すると、ＣＰＵ１５は、ステップＳＡ２へ進み、カウン
ト値「０００２」ｈに対応したターゲットプログラム記
憶部１１ａ上のアドレスに記憶されているデータ入力命
令を読み出して解釈し、図示せぬデータ入力手段からの
データの入力としてデータ記憶部１１ｂのある記憶領域
に記憶されているデータをターゲットレジスタ部１４を
構成する所定のレジスタにロードする。今の場合、値が
「０ＡＣ３」ｈであるデータが入力されたものとする。
次に、ＰＣ１５ａが、そのカウント値を「０００２」ｈ
から「０００３」ｈへカウントアップすると、ＣＰＵ１
５は、ステップＳＡ３へ進み、カウント値「０００３」
ｈに対応したターゲットプログラム記憶部１１ａ上のア
ドレスに記憶されている条件分岐命令を読み出して解釈
し、変数ｎが３以上であるか否かを判断する。今、この
条件分岐命令は、変数ｎが３以上であればＰＣ１５ａの
カウント値「０１Ｂ８」ｈに対応したターゲットプログ
ラム記憶部１１ａ上のアドレスに記憶されている表示継
続処理命令へジャンプし、変数ｎが３未満であればＰＣ
１５ａのカウント値「０５Ｆ９」ｈに対応したターゲッ
トプログラム記憶部１１ａ上のアドレスに記憶されてい
る表示クリア命令へジャンプする命令であるとする。

【００３０】ステップＳＡ３の判断結果が「ＹＥＳ」の
場合、すなわち、変数ｎが３以上の場合には、ＣＰＵ１
５は、ＰＣ１５ａのカウント値を「０００３」ｈから
「０１Ｂ８」ｈへ変更した後、ステップＳＡ４へ進み、
ＰＣ１５ａのカウント値「０１Ｂ８」ｈに対応したター
ゲットプログラム記憶部１１ａ上のアドレスに記憶され
ている表示処理命令を読み出して解釈し、既に図示せぬ
ディスプレイに表示されている表示をそのまま継続する
表示継続処理を行う。一方、ステップＳＡ３の判断結果
が「ＮＯ」の場合、すなわち、変数ｎが３未満の場合に
は、ＣＰＵ１５は、ＰＣ１５ａのカウント値を「０００
３」ｈから「０５Ｆ９」ｈへ変更した後、ステップＳＡ
５へ進み、ＰＣ１５ａのカウント値「０５Ｆ９」ｈに対
応したターゲットプログラム記憶部１１ａ上のアドレス
に記憶されている表示クリア命令を読み出して解釈し、
図示せぬディスプレイの表示を消去する表示クリア処理
を行う。次に、ＰＣ１５ａが、そのカウント値を「０５
Ｆ９」ｈから「０５ＦＡ」ｈへカウントアップすると、
ＣＰＵ１５は、ステップＳＡ６へ進み、カウント値「０
５ＦＡ」ｈに対応したターゲットプログラム記憶部１１
ａ上のアドレスに記憶されている新規表示命令を読み出
して解釈し、例えば、入力され、ターゲットレジスタ部
１４を構成する所定のレジスタに記憶されているデータ
を図示せぬディスプレイに新たに表示する新規表示処理
を行う。以下同様に、ＣＰＵ１５は、ターゲットプログ
ラムを順次実行する。なお、以上の説明においては、説
明を簡単にするために特に述べていないが、ＣＰＵ１５
は、各命令を実行する毎に、ＰＣ１５ａのカウント値や
実行された命令の種類等を表す履歴情報をトレース手段
１６へ供給する。

【００３１】以上説明したＣＰＵ１５によるターゲット
プログラムの実行と並行して、トレース手段１６は、以
下に示すトレース処理及びトレースパケット読出処理を
実行する。まず、トレースパケット読出処理について説
明する。このトレースパケット読出処理は、以下に説明
するトレース処理とは原則として別個独立に行われる。
まず、トレースバッファ１７にトレースパケットＴＰが
記憶されて残っているか否かを判断し(ステップＳＢ１
１)、記憶されて残っていない空の場合には、ステップ
ＳＢ１に戻り記憶されるまで待機する。一方、トレース
バッファ１７にトレースパケットＴＰが記憶されて残っ
ている場合には、トレースバッファ１７に記憶されたト
レースパケットＴＰを４ビットのブロックに分割して出
力し(ステップＳＢ１０)、外部記憶装置１３の所定の記
憶領域に記憶する。そして、再びトレースバッファ１７
にトレースパケットＴＰが記憶されて残っているか否か
を判断する処理(ステップＳＢ１１)へ進む。この処理を
順次繰り返す。

【００３２】次に、トレース処理について説明する。ま
ず、トレース手段１６は、図５（１）に示すように、ト
レースバッファ１７の記憶内容をクリアすると共に、ト
レースバッファ１７の先頭アドレス０にポインタをセッ
トする（図中ＰＰ₀の位置）等の初期化処理を行った
後、図４に示すステップＳＢ１の処理へ進み、ＰＣ１５
ａのカウント値や履歴情報等がＣＰＵ１５から供給され
たか否かを判断する。この判断結果が「ＮＯ」の場合に
は、同判断を繰り返す。一方、ステップＳＢ１の判断結
果が「ＹＥＳ」の場合、すなわち、ＰＣ１５ａのカウン
ト値や履歴情報等がＣＰＵ１５から供給された場合に
は、ステップＳＢ２へ進む。ステップＳＢ２では、ＰＣ
１５ａのカウント値や履歴情報等に基づいて、８ビット
又は４０ビットからなる７種類のトレースパケットＴＰ
のいずれかを生成した後、ステップＳＢ３へ進む。今の
場合、ＰＣ１５ａのカウント値「００００」ｈが供給さ
れるので、トレースが開始されたと認識して、トレース
の開始を表すトレースコードＴＲＣＯＤＥ［０１０１］
ｂのトレースパケットＴＰ（図２（１）参照）、すなわ
ち、トレースパケットＴＰ「０５」ｈを生成する。ステ
ップＳＢ３では、生成されたトレースパケットＴＰのト
レースパケット長ＬＴＰを算出した後、ステップＳＢ４
へ進む。今の場合、トレースパケットＴＰ「０５」ｈで
あるので、トレースパケット長ＬＴＰは、８ビットであ
る。ステップＳＢ４では、式（１）に基づいて、ステッ
プＳＢ２の処理で生成されたトレースパケットＴＰがト
レースバッファ１７に書き込みできるか否かを判断す
る。

【００３３】

【数１】（ＭＡＤ−ＰＰ）≧ＬＴＰ……（１）

【００３４】式（１）において、ＭＡＤはトレースバッ
ファ１７のアドレスの最大値、ＰＰはポインタの現在の
位置（アドレス値）である。ステップＳＢ４の判断結果
が「ＹＥＳ」の場合には、ステップＳＢ５へ進む。今の
場合、トレースバッファ１７には何も記憶されていない
ので、ポインタは先頭アドレス（図５（１）中ＰＰ₀の
位置）にあり、式（１）が成立するので、ステップＳＢ
５へ進む。ステップＳＢ５では、トレースパケットＴＰ
をトレースバッファ１７のポインタで示された記憶領域
に書き込んだ後、ステップＳＢ６へ進む。今の場合、図
５（２）に示すように、トレースの開始を示すトレース
パケットＴＰ「０５」ｈがトレースバッファ１７の先頭
アドレスから書き込まれる。ステップＳＢ６では、ポイ
ンタの位置を更新した後、ステップＳＢ１へ戻る。今の
場合、ポインタを図５（１）のＰＰ₀の位置から、図５
（２）ＰＰ₁の位置へ移動させる。

【００３５】このように、ＣＰＵ１５からＰＣ１５ａの
カウント値や履歴情報等が供給されない間は、ステップ
ＳＢ１の判断結果が「ＮＯ」のままであるから、トレー
スバッファ１７に記憶されたトレースパケットＴＰを４
ビットのブロックに分割して出力し、外部記憶装置１３
の所定の記憶領域に記憶する処理を繰り返す（図５
（３）参照）。そして、ＣＰＵ１５からＰＣ１５ａのカ
ウント値や履歴情報等が供給されると、ステップＳＢ１
の判断結果が「ＹＥＳ」となってステップＳＢ２へ進
み、ステップＳＢ２〜ＳＢ６の処理が繰り返される。例
えば、図３のステップＳＡ２の処理では、ＰＣ１５ａの
カウント値が「０００２」ｈであって、値が「０ＡＣ
３」ｈであるデータの入力処理がなされている。そこ
で、トレース手段１６は、図２（７）に示すフォーマッ
トを有するトレースパケットＴＰ「０００００ＡＣ３Ｘ
９」ｈ（Ｘは任意の値）を生成して（ステップＳＢ
２）、トレースパケット長（今の場合、４０ビット）を
算出する（ステップＳＢ３）。次に、式（１）によれば
まだトレースパケットＴＰの書き込みが可能であるの
で、ステップＳＢ４の判断結果が「ＹＥＳ」となり、ス
テップＳＢ５へ進み、トレースパケットＴＰ「００００
０ＡＣ３Ｘ９」ｈをトレースバッファ１７のポインタが
示す記憶領域（図５（２）のＰＰ₁の位置）に書き込ん
だ後、ポインタの位置を図５（２）のＰＰ₁から図５
（３）ＰＰ₂に更新する（ステップＳＢ６）。

【００３６】以上説明した処理が繰り返されると、トレ
ースバッファ１７においては、トレースパケットＴＰが
書き込まれると共に、４ビットずつに分割されたトレー
スパケットＴＰが順次読み出されて外部記憶装置１３に
記憶されていく。しかし、トレースバッファ１７の記憶
容量が３２０ビットであると共に、１回の処理で書き込
まれるトレースパケットＴＰのビット数が８ビット又は
４０ビットであるのに対し、１回の処理で読み出される
トレースデータのビット数が４ビットであるので、ビッ
ト長が８ビットのトレースの開始を示すトレースパケッ
トＴＰ「０５」ｈがトレースバッファ１７に書き込まれ
た後、ビット長が４０ビットのトレースパケットＴＰが
８回連続して生成されると、８個目のビット長が４０ビ
ットのトレースパケットＴＰを書き込む際には、ポイン
タが図５（４）に示すＰＰ₈の位置（アドレスＭＡＤか
ら３２ビット目の位置）にあるので、式（１）が成立し
ない。したがって、ステップＳＢ４の判断結果が「Ｎ
Ｏ」となり、ステップＳＢ７へ進む。

【００３７】ステップＳＢ７では、式（１）に基づい
て、トレースバッファ１７にオーバーフローパケットＯ
ＦＰの書き込みが可能か否か判断する。この判断結果が
「ＹＥＳ」の場合には、ステップＳＢ８へ進む。一方、
ステップＳＢ７の判断結果が「ＮＯ」の場合には、同判
断を繰り返す。そして、このトレース処理と独立に行わ
れているトレースパケット読出処理により、式（１）が
成立する場合には、ステップＳＢ７の判断結果が「ＹＥ
Ｓ」となる。ステップＳＢ８では、図２（１）に示すフ
ォーマットを有するビット長が８ビットのオーバーフロ
ーパケットＯＦＰ「０３」ｈを生成してトレースバッフ
ァ１７の上記ポインタ（図５（４）に示すＰＰ₈の位
置）で示された記憶領域に書き込んだ後、ステップＳＢ
９へ進む。ステップＳＢ９では、ポイントの位置を更新
した後、ステップＳＢ１０へ進む。今の場合、ポインタ
を図５（５）のＰＰ₉の位置へ移動させる。ステップＳ
Ｂ１０では、トレースバッファ１７に記憶されたトレー
スパケットＴＰを４ビットのブロックに分割して出力
し、外部記憶装置１３の所定の記憶領域に記憶した後、
ステップＳＢ１１へ進む。ステップＳＢ１１では、トレ
ースバッファ１７に記憶されたトレースパケットＴＰが
全て読み出され、トレースバッファ１７が完全に空にな
ったか否かを判断する。この判断結果が「ＮＯ」の場合
には、ステップＳＢ１０へ戻る。今の場合、４ビットの
データが１個読み出されただけであるので、ステップＳ
Ｂ１０の判断結果は「ＮＯ」となり、ステップＳＢ１０
へ戻り、ステップＳＢ１０及びステップＳＢ１１の処理
を繰り返す。そして、トレースバッファ１７が完全に空
になると、ステップＳＢ１１の判断結果が「ＹＥＳ」と
なり、ステップＳＢ１２へ進む。ステップＳＢ１２で
は、ポインタの位置を更新した後、ステップＳＢ１へ戻
る。今の場合、ポインタを図５（１）のＰＰ₀の位置へ
移動させる。これにより、トレース手段１６は、トレー
スを再開することができる。

【００３８】このように、この例の構成によれば、トレ
ースバッファ１７においては、トレースに従ってトレー
スパケットＴＰが書き込まれると共に、４ビットずつに
分割されたトレースパケットＴＰが順次読み出されて外
部記憶装置１３に記憶されていくので、トレースバッフ
ァ１７がオーバーフローするまでの時間を長くすること
ができる。また、トレースバッファ１７がオーバーフロ
ーしても、従来のように、ＣＰＵ１５の動作を停止させ
ることがなく、実使用状態でのアクセス履歴やレジスタ
の内容などのトレースが可能になる。さらに、トレース
バッファ１７がオーバーフローしてトレースパケットＴ
Ｐが連続的に保存できなくなった場合には、その旨を示
すオーバーフローパケットＯＦＰを生成してトレースバ
ッファ１７に書き込んでいる。したがって、外部記憶装
置１３に記憶されたトレースパケットＴＰからターゲッ
トプログラムの実行状況が正確に把握できると共に、ど
の箇所でトレースが中断されたかを判断することができ
る。これにより、ターゲットプログラムにバグ等の問題
点があった場合には、具体的にどの箇所にバグなどがあ
るかが確認でき、ターゲットプログラムの検査を簡単・
迅速に行うことができる。また、トレースバッファ１７
がオーバーフローしたとき、トレースバッファ１７に記
憶された全てのトレースパケットＴＰを外部記憶装置１
３に記憶してから次の履歴情報を獲得するので、オーバ
ーフローパケットＯＦＰの生成頻度を最小限に抑えるこ
とができる。

【００３９】Ｂ．第２の実施例次に、第２の実施例について説明する。図６はこの発明
の第２の実施例であるプログラム検査装置の電気的構成
を示すブロック図である。この図において、図１の各部
に対応する部分には同一の符号を付け、その説明を省略
する。図６に示すプログラム検査装置においては、図１
に示すＣＰＵチップ１２に代えて、ＣＰＵチップ２１が
新たに設けられている。

【００４０】ＣＰＵチップ２１は、ターゲットレジスタ
部１４と、ＣＰＵ１５と、トレース手段２２と、トレー
スパケット記憶部２３とから概略構成されている。トレ
ース手段２２は、履歴情報等検出部２４と、トレースパ
ケット生成部２５と、比較部２６と、オーバーフロー制
御部２７と、ポインタ制御部２８と、トレースデータ出
力部２９とから概略構成されている。履歴情報等検出部
２４は、オーバーフロー制御部２７から供給される検出
指示信号ＤＥＣに基づいて、ＣＰＵ１５から供給される
ＰＣ１５ａのカウント値や履歴情報等を検出してトレー
スパケット生成部２５へ供給する。トレースパケット生
成部２５は、履歴情報等検出部２４から供給されるＰＣ
１５ａのカウント値や履歴情報等に基づいて、第１の実
施例で説明した８ビット又は４０ビットからなる７種類
のパラレルのトレースパケットＴＰのいずれかを生成
し、オーバーフロー制御部２７から供給される許可信号
ＡＣＫに基づいて、トレースパケット記憶部２３のポイ
ンタで示された記憶領域にトレースパケットＴＰを書き
込むと共に、生成されたトレースパケットＴＰのトレー
スパケット長ＬＴＰを算出して比較部２６へ供給する。
比較部２６は、トレースパケット生成部２５から供給さ
れるトレースパケット長ＬＴＰとポインタ制御部２８か
ら供給されるポインタの現在位置ＰＰとの差を演算し、
その差を比較信号ＣＭＰとしてオーバーフロー制御部２
７へ供給する。オーバーフロー制御部２７は、比較部２
６から供給される比較信号ＣＭＰに基づいて、トレース
パケット記憶部２３のポインタで示された記憶領域への
トレースパケットＴＰの書き込みを許可する旨の許可信
号ＡＣＫをトレースパケット生成部２５へ供給するか、
あるいはパラレルのオーバーフローパケットＯＦＰを生
成して上記ポインタで示された記憶領域に書き込むと共
に、ポインタ制御部２８へポインタの更新を要求する旨
のポインタ更新要求信号ＲＮＥ₁を供給する。また、オ
ーバーフロー制御部２７は、履歴情報等検出部２４へ履
歴情報等の検出を指示する検出指示信号ＤＥＣを供給す
る。ポインタ制御部２８は、オーバーフロー制御部２７
及びトレースデータ出力部２９からそれぞれ供給される
ポインタ更新要求信号ＲＮＥ₁，ＲＮＥ₂に基づいて、ト
レースパケット記憶部２３におけるポインタの現在位置
ＰＰを更新すると共に、比較部２６にポインタの現在位
置ＰＰを報知する。トレースデータ出力部２９は、トレ
ースパケット記憶部２３から１ビットずつ出力されるシ
リアルのトレースパケットＴＰ及びオーバーフローパケ
ットＯＦＰを４ビットのパラレルのトレースデータに変
換して外部記憶装置１３の所定の記憶領域に書き込むと
共に、ポインタ制御部２８に対してポインタ更新要求信
号ＲＮＥ₂を供給する。

【００４１】トレースパケット記憶部２３は、図７に示
すように、シフトレジスタ３１と、ローテート回路３２
と、シフトレジスタ３３と、制御部３４とから概略構成
されている。シフトレジスタ３１は、８個のシフトレジ
スタ３５₁〜３５₈が信号バス３６₁〜３６₇を介して直列
に接続されて構成されている。シフトレジスタ３５₁〜
３５₈は、それぞれ５個のフリップフロップ（以下、Ｆ
Ｆと略す）により構成されており、各ＦＦは８ビットの
シリアルデータを保持でき、１個のシフトレジスタ３５
で最大４０ビットのシリアルデータを保持できる。した
がって、シフトレジスタ３１全体では、最大３２０ビッ
トのデータを保持できる。各シフトレジスタ３５₁〜３
５₈を構成する各ＦＦは、制御部３４から供給される制
御信号ＳＣ₁〜ＳＣ₈に基づいて、供給されたデータを保
持するロード動作、シフトクロックＳＣＫに同期して保
持しているデータを８ビットずつ下位ビット側に隣接す
るＦＦにシフトするシフト動作を行ったり、あるいは動
作しないイネーブル状態に移行する。なお、図７におい
て、シフトレジスタ３５₇の最下位のＦＦに示された黒
三角印はポインタを意味する。また、図６に示すトレー
スパケット記憶部２３において、斜線を示した部分はそ
の記憶領域にトレースパケットＴＰが記憶されているこ
とを示し、黒三角印はポインタを意味している。ローテ
ート回路３２は、供給されるパラレルのトレースパケッ
トＴＰ及びオーバーフローパケットＯＦＰに対して、制
御部３４から供給されるローテート制御信号ＳＲに基づ
いてローテート処理を行う。そして、ローテート回路３
２は、ローテート処理を施したデータを、信号バス３７
を介してシフトレジスタ３５₁〜３５₈のいずれかへ供給
する。シフトレジスタ３３は、８ビットのシリアルデー
タを保持でき、供給されるシフトクロックＳＣＫに同期
して１回に１ビットずつデータを下位ビット側にシフト
して出力し、シリアルのトレースパケットＴＰ及びオー
バーフローパケットＯＦＰとしてトレースデータ出力部
２９へ供給する。制御部３４は、供給されるシフトクロ
ックＳＣＫに同期して、ローテート制御信号ＳＲ及び制
御信号ＳＣ₁〜ＳＣ₈を発生して各部を制御する。なお、
トレースパケット記憶部２３の詳細な構成及び動作につ
いては、この出願人が先に提案した特願平９−４５４６
号を参照されたい。

【００４２】次に、上記構成のプログラム検査装置の動
作について、図８に示すフローチャートを参照して説明
する。まず、この実施例においても、検査すべきターゲ
ットプログラムは、図３に示すフローチャートに対応し
ているものとし、ＣＰＵ１５の動作についても上記した
第１の実施例におけるＣＰＵ１５の動作と略同様である
とする。したがって、ＣＰＵ１５の動作については、そ
の説明を省略する。次に、上記ＣＰＵ１５によるターゲ
ットプログラムの実行と並行して実行されるトレース手
段２２のトレース処理について説明する。まず、ポイン
タ制御部２８は、トレースパケット記憶部２３を構成す
るシフトレジスタ３１，３３の全ての記憶内容をクリア
すると共に、トレースパケット記憶部２３を構成するシ
フトレジスタ３１の８個目のシフトレジスタ３５₈を構
成する最下位８ビットのＦＦ（アドレスＭＡＤ）にポイ
ンタをセットさせるための初期化信号をトレースパケッ
ト記憶部２３を構成する制御部３４へ供給する等の初期
化処理を行う。これにより、制御部３４は、シフトレジ
スタ３１，３３の全ての記憶内容のクリア及びポインタ
のセットを行う。次に、履歴情報等検出部２４は、オー
バーフロー制御部２７から供給される検出指示信号ＤＥ
Ｃに基づいて、ＰＣ１５ａのカウント値や履歴情報等が
ＣＰＵ１５から供給されたか否かを判断する（ステップ
ＳＣ１）。この判断結果が「ＮＯ」の場合には、履歴情
報等検出部２４は、同判断を繰り返す。また、トレース
データ出力部２９は、トレースパケット記憶部２３から
１ビットずつ出力されるシリアルのトレースパケットＴ
Ｐ及びオーバーフローパケットＯＦＰを４ビットのパラ
レルのトレースデータに変換して外部記憶装置１３の所
定の記憶領域に書き込んだ後、ポインタ制御部２８に対
してポインタ更新要求信号ＲＮＥ₂を供給する。したが
って、ポインタ制御部２８は、ポインタ更新要求信号Ｒ
ＮＥ₂に基づいて、トレースパケット記憶部２３におけ
るポインタの現在位置ＰＰを更新すると共に、比較部２
６にポインタの現在位置ＰＰを報知する。今の場合、ト
レースパケット記憶部２３には何も記憶されていないの
で、外部記憶装置１３には何も記憶されず、ポインタの
現在位置ＰＰの更新も行われない。

【００４３】一方、ステップＳＣ１の判断結果が「ＹＥ
Ｓ」の場合、すなわち、履歴情報等検出部２４にＰＣ１
５ａのカウント値や履歴情報等がＣＰＵ１５から供給さ
れた場合には、履歴情報等検出部２４は、検出したＰＣ
１５ａのカウント値や履歴情報等をトレースパケット生
成部２５へ供給する。これにより、トレースパケット生
成部２５は、ＰＣ１５ａのカウント値や履歴情報等に基
づいて、８ビット又は４０ビットからなる７種類のパラ
レルのトレースパケットＴＰのいずれかを生成する（ス
テップＳＣ２）。今の場合、ＰＣ１５ａのカウント値
「００００」ｈが供給されるので、トレースが開始され
たと認識して、トレースの開始を表すトレースコードＴ
ＲＣＯＤＥ［０１０１］ｂのトレースパケットＴＰ（図
２（１）参照）、すなわち、トレースパケットＴＰ「０
５」ｈを生成する。次に、トレースパケット生成部２５
は、生成されたトレースパケットＴＰのトレースパケッ
ト長ＬＴＰを算出して比較部２６へ供給する（ステップ
ＳＣ３）。今の場合、トレースパケットＴＰ「０５」ｈ
であるので、トレースパケット長ＬＴＰは、８ビットで
ある。これにより、比較部２６は、トレースパケット長
ＬＴＰとポインタの現在位置ＰＰとの差を演算し、その
差を示す比較信号ＣＭＰをオーバーフロー制御部２７へ
供給する。今の場合、トレースパケット記憶部２３のシ
フトレジスタ３１には何も記憶されていないので、ポイ
ンタはトレースパケット記憶部２３を構成するシフトレ
ジスタ３１の８個目のシフトレジスタ３５₈を構成する
最下位８ビットの位置にあり、比較部２６は、（３２０
−８＝３１２）ビットを示す比較信号ＣＭＰをオーバー
フロー制御部２７へ供給する。オーバーフロー制御部２
７は、比較信号ＣＭＰに基づいて、トレースパケットＴ
Ｐの書き込みが可能か否かを判断する（ステップＳＣ
４）。この判断結果が「ＹＥＳ」の場合には、オーバー
フロー制御部２６は、トレースパケット記憶部２３のポ
インタで示された記憶領域へのトレースパケットＴＰの
書き込みを許可する旨の許可信号ＡＣＫをトレースパケ
ット生成部２５へ供給すると共に、ポインタ制御部２８
へポインタ更新要求信号ＲＮＥ₁を供給し、さらに、履
歴情報等検出部２４へ検出指示信号ＤＥＣを供給する。
一方、ステップＳＣ４の判断結果が「ＮＯ」の場合、す
なわち、トレースパケットＴＰの書き込みが不可能な場
合には、トレースパケット生成部２５への許可信号ＡＣ
Ｋの供給その他の処理を行わない。今の場合、３１２ビ
ットを示す比較信号ＣＭＰが供給されているので、オー
バーフロー制御部２７は、トレースパケットＴＰの書き
込みが可能と判断して、許可信号ＡＣＫをトレースパケ
ット生成部２５へ供給すると共に、ポインタ制御部２８
へポインタ更新要求信号ＲＮＥ₁を供給し、さらに、履
歴情報等検出部２４へ検出指示信号ＤＥＣを供給する。
これにより、トレースパケット生成部２５は、オーバー
フロー制御部２７から供給される許可信号ＡＣＫに基づ
いて、トレースパケット記憶部２３のポインタで示され
た記憶領域にトレースパケットＴＰを書き込む（ステッ
プＳＣ５）。今の場合、トレースの開始を示すトレース
パケットＴＰ「０５」ｈがトレースパケット記憶部２３
を構成するシフトレジスタ３１の８個目のシフトレジス
タ３５₈を構成する最下位８ビットのＦＦに書き込まれ
る。また、ポインタ制御部２８は、オーバーフロー制御
部２７から供給されたポインタ更新要求信号ＲＮＥ₁に
基づいて、トレースパケット記憶部２３におけるポイン
タの現在位置ＰＰを更新すると共に、比較部２６にポイ
ンタの現在位置ＰＰを報知する（ステップＳＣ６）。今
の場合、ポインタの位置ＰＰはシフトレジスタ３５₈を
構成する下位１６ビットのＦＦの位置へ移動する。そし
て、履歴情報等検出部２４は、オーバーフロー制御部２
７から供給された検出指示信号ＤＥＣに基づいて、再び
ＰＣ１５ａのカウント値や履歴情報等がＣＰＵ１５から
供給されたか否かを判断する（ステップＳＣ１）。以上
説明したステップＳＣ１〜ＳＣ６の処理が行われている
間、トレースパケット記憶部２３においては、制御部３
４の制御の下、シフトクロックＳＣＫに同期してシフト
レジスタ３１を構成する各シフトレジスタ３５₁〜３５₈
においてデータのシフト動作が行われ、トレースデータ
出力部２９を介してトレースデータが外部記憶装置１３
に順次記憶されていく。

【００４４】以上説明した処理が繰り返されると、トレ
ースパケット記憶部２３においては、トレースパケット
ＴＰが書き込まれると共に、シリアルのトレースパケッ
トＴＰが１ビットずつ出力され、トレースデータ出力部
２９において４ビットのパラレルのトレースデータに変
換されて外部記憶装置１３の所定の記憶領域に書き込ま
れていく。しかし、トレースパケット記憶部２３の記憶
容量が３２０ビットであると共に、１回の処理で書き込
まれるトレースパケットＴＰのビット数が８ビット又は
４０ビットであるのに対し、１回の処理で読み出される
トレースデータのビット数が４ビットであるので、ビッ
ト長が８ビットのトレースの開始を示すトレースパケッ
トＴＰ「０５」ｈがトレースパケット記憶部２３に書き
込まれた後、ビット長が４０ビットのトレースパケット
ＴＰが８回連続して生成されると、８個目のビット長が
４０ビットのトレースパケットＴＰを書き込む際には、
ポインタの現在位置ＰＰの方がトレースパケットＴＰの
ビット長ＬＴＰより小さくなってしまう。そこで、比較
部２６は、その場合の差のビット数（負の数）を示す比
較信号ＣＭＰをオーバーフロー制御部２７へ供給する。
したがって、オーバーフロー制御部２７は、比較信号Ｃ
ＭＰに基づいて、トレースパケットＴＰの書き込みが不
可能と判断して、トレースパケット生成部２５へ許可信
号ＡＣＫを供給しない（ステップＳＣ４）。次に、オー
バーフロー制御部２７は、オーバーフローパケットＯＦ
Ｐが既に書き込み済かを判断する（ステップＳＣ７）。
この判断は、例えば、オーバーフロー制御部２７内部に
オーバーフローパケットＯＦＰが書き込み済の場合に１
にセットされるフラグを設けておき、そのフラグが１に
セットされているか否かによる。ステップＳＣ７の判断
結果が「ＹＥＳ」の場合、すなわち、オーバーフローパ
ケットＯＦＰが既に書き込み済の場合には、オーバーフ
ロー制御部２７は、履歴情報等検出部２４へ検出指示信
号ＤＥＣを供給する。これにより、履歴情報等検出部２
４は、オーバーフロー制御部２７から供給された検出指
示信号ＤＥＣに基づいて、再びＰＣ１５ａのカウント値
や履歴情報等がＣＰＵ１５から供給されたか否かを判断
する（ステップＳＣ１）。一方、ステップＳＣ７の判断
結果が「ＮＯ」の場合、すなわち、オーバーフローパケ
ットＯＦＰがまだ書き込まれていない場合には、オーバ
ーフロー制御部２７は、オーバーフローパケットＯＦＰ
の書き込みが可能か否か判断する（ステップＳＣ８）。
この判断は、例えば、（アドレスの最大値ＭＡＤ−ポイ
ンタの現在位置ＰＰ）が８以上であるか否かによる。ス
テップＳＣ８の判断結果が「ＹＥＳ」の場合には、オー
バーフロー制御部２７は、ステップＳＣ９へ進む。一
方、ステップＳＣ８の判断結果が「ＮＯ」の場合には、
オーバーフロー制御部２７は、同判断を繰り返す。そし
て、トレースパケット記憶部２３の各シフトレジスタ３
５₁〜３５₈におけるデータのシフト動作及びトレースデ
ータ出力部２９におけるトレースデータの外部記憶装置
１３への書き込み処理により、ポインタの現在位置ＰＰ
が８以上となると、ステップＳＣ８の判断結果が「ＹＥ
Ｓ」となる。ステップＳＣ９では、オーバーフロー制御
部２７は、オーバーフローパケットＯＦＰを生成して上
記ポインタで示された記憶領域に書き込む。次に、オー
バーフロー制御部２７は、ポインタ制御部２８へポイン
タ更新要求信号ＲＮＥ₁を供給すると共に、履歴情報等
検出部２４へ履歴情報等の検出を指示する検出指示信号
ＤＥＣを供給する（ステップＳＣ１０）。これにより、
履歴情報等検出部２４は、オーバーフロー制御部２７か
ら供給された検出指示信号ＤＥＣに基づいて、再びＰＣ
１５ａのカウント値や履歴情報等がＣＰＵ１５から供給
されたか否かを判断する（ステップＳＣ１）。

【００４５】このように、この例の構成によれば、例え
ば、図３に示すターゲットプログラムにおいて、ステッ
プＳＡ２の処理を実行した際に、トレースパケット記憶
部２３を構成するシフトレジスタ３１がオーバーフロー
した場合、第１の実施例では、トレースバッファ１７が
全てからになるまで次の履歴情報を獲得しないので、ス
テップＳＡ３の処理においてどちらへ分岐して処理した
かをトレースできないこともある。しかし、この実施例
においては、トレースパケット記憶部２３にトレースパ
ケットＴＰが書き込める領域が確保できると、次の履歴
情報を獲得してトレースパケットＴＰに変換した後、ト
レースパケット記憶部２３に書き込むことができる。ス
テップＳＡ５〜ＳＡ６など処理に関する一部の履歴情報
が獲得できれば、どちらに分岐して処理したかを判断す
ることができる。したがって、第１の実施例に比べてト
レース処理を中断している時間が短くて済む。これによ
り、獲得できる履歴情報の間隔を短くすることができ
る。また、この例の構成によれば、トレースパケット記
憶部２３を用いているので、シフトレジスタ３１の無駄
な未使用部分が発生することを防止でき、シフトレジス
タ３１の利用効率が向上すると共に、その分トレース処
理を中断している時間が短くて済む。

【００４６】Ｃ．第３の実施例次に、第３の実施例について説明する。図９はこの発明
の第３の実施例であるプログラム検査装置の電気的構成
を示すブロック図である。この図において、図６の各部
に対応する部分には同一の符号を付け、その説明を省略
する。図９に示すプログラム検査装置においては、図６
に示すＣＰＵチップ２１に代えて、ＣＰＵチップ４１が
新たに設けられている。ＣＰＵ４１は、トレース手段４
２及びトレースパケットメモリ４３により構成されてい
る。トレース手段４２は、履歴情報等検出部４４と、ト
レースパケット生成部４５と、オーバーフロー制御部４
６と、メモリコントローラ４７と、ポインタ制御部４
８、比較部４９と、トレースデータ出力部５０とから概
略構成されている。

【００４７】履歴情報等検出部４４は、オーバーフロー
制御部４６から供給される検出指示信号ＤＥＣに基づい
て、ＣＰＵ１５から供給されるＰＣ１５ａのカウント値
や履歴情報等を検出してトレースパケット生成部４５へ
供給する。トレースパケット生成部４５は、履歴情報等
検出部４４から供給されるＰＣ１５ａのカウント値や履
歴情報等に基づいて、第１の実施例で説明した８ビット
又は４０ビットからなる７種類のパラレルのトレースパ
ケットＴＰのいずれかを生成し、オーバーフロー制御部
４６から供給される許可信号ＡＣＫに基づいて、メモリ
コントローラ４７へ供給すると共に、生成されたトレー
スパケットＴＰのトレースパケット長ＬＴＰを算出して
比較部４９へ供給する。オーバーフロー制御部４６は、
比較部４９から供給されるオーバーフロー信号ＳＯＦに
基づいて、トレースパケットＴＰの書き込みを許可する
旨の許可信号ＡＣＫをトレースパケット生成部４５へ供
給するか、あるいはパラレルのオーバーフローパケット
ＯＦＰを生成してメモリコントローラ４７へ供給すると
共に、ポインタ制御部４８へポインタの更新を要求する
旨のポインタ更新要求信号ＲＮＥ₁を供給する。メモリ
コントローラ４７は、トレースパケット生成部４５から
供給されるトレースパケットＴＰ、あるいはオーバーフ
ロー制御部４６から供給されるオーバーフローパケット
ＯＦＰをポインタ制御部４７から供給される書込ポイン
タＷＰによって指定されたトレースパケットメモリ４３
の記憶領域に書き込みと共に、ポインタ制御部４８から
供給される読出ポインタＲＰによって指定されたトレー
スパケットメモリ４３の記憶領域からトレースパケット
ＴＰ及びオーバーフローパケットＯＦＰを読み出してト
レースデータ出力部５０へ供給する。

【００４８】ポインタ制御部４８は、オーバーフロー制
御部４６及びトレースデータ出力部５０からそれぞれ供
給されるポインタ更新要求信号ＲＮＥ₁，ＲＮＥ₂に基づ
いて、トレースパケットメモリ４３における書込ポイン
タＷＰ及び読出ポインタＲＰを更新すると共に、比較部
４９に書込ポインタＷＰ及び読出ポインタＲＰを報知す
る。また、ポインタ制御部４８は、履歴情報等検出部４
４へ履歴情報等の検出を指示する検出指示信号ＤＥＣを
供給する。比較部４９は、トレースパケット生成部４５
から供給されるトレースパケット長ＬＴＰと、ポインタ
制御部４８から供給される書込ポインタＷＰ及び読出ポ
インタＲＰとに基づいて、トレースパケットメモリ４３
においてオーバーフローが発生しているか否かを判断
し、オーバーフローが発生している場合には、オーバー
フロー信号ＳＯＦを生成してオーバーフロー制御部４６
に供給する。トレースデータ出力部５０は、メモリコン
トローラ４７から供給されるトレースパケットＴＰを４
ビットのパラレルのトレースデータに変換して外部記憶
装置１３の所定の記憶領域に書き込むと共に、ポインタ
制御部４８に対してポインタ更新要求信号ＲＮＥ₂を供
給する。トレースパケットメモリ４３は、ＲＡＭ等から
なり、３２０ビットの記憶容量を有しており、メモリコ
ントローラ４７の制御の下、トレースパケットＴＰ又は
オーバーフローパケットＯＦＰの書込及びトレースパケ
ットＴＰ及びオーバーフローパケットＯＦＰの読出が行
われる。なお、メモリコントローラ４７は、トレースパ
ケットＴＰ又はオーバーフローパケットＯＦＰをトレー
スパケットメモリ４３のアドレス０からアドレスの最大
値ＭＡＤに向かって順次書き込むものとし、アドレスの
最大値ＭＡＤまで書き込んだ後は、トレースパケットＴ
Ｐ及びオーバーフローパケットＯＦＰをトレースパケッ
トメモリ４３のアドレス０からアドレスの最大値ＭＡＤ
に向かって順次読み出しているので、再びアドレス０か
らアドレスの最大値ＭＡＤに向かって順次書き込むもの
とする。

【００４９】次に、上記構成のプログラム検査装置の動
作について、図１０に示すフローチャートを参照して説
明する。まず、この実施例においても、検査すべきター
ゲットプログラムは、図３に示すフローチャートに対応
しているものとし、ＣＰＵ１５の動作についても上記し
た第１の実施例におけるＣＰＵ１５の動作と略同様であ
るとする。したがって、ＣＰＵ１５の動作については、
その説明を省略する。次に、上記ＣＰＵ１５によるター
ゲットプログラムの実行と並行して実行されるトレース
手段４２のトレース処理について説明する。まず、ポイ
ンタ制御部４８は、トレースパケットメモリ４３の全て
の記憶内容をクリアすると共に、トレースパケットメモ
リ４３の先頭アドレスに書込ポインタＷＰ及び読出ポイ
ンタＲＰをセットさせるための初期化信号をメモリコン
トローラ４７へ供給する等の初期化処理を行う。これに
より、メモリコントローラ４７は、トレースパケットメ
モリ４３の全ての記憶内容のクリア並びに書込ポインタ
ＷＰ及び読出ポインタＲＰのセットを行う。次に、履歴
情報等検出部４４は、オーバーフロー制御部４６から供
給される検出指示信号ＤＥＣに基づいて、ＰＣ１５ａの
カウント値や履歴情報等がＣＰＵ１５から供給されたか
否かを判断する（ステップＳＤ１）。この判断結果が
「ＮＯ」の場合、すなわち、ＰＣ１５ａのカウント値や
履歴情報等がＣＰＵ１５から供給されていない場合に
は、履歴情報等検出部４４は、その旨をメモリコントロ
ーラ４７に報知する。これにより、メモリコントローラ
４７は、ポインタ制御部４８から供給される読出ポイン
タＲＰによって指定されたトレースパケットメモリ４３
の記憶領域からトレースパケットＴＰを読み出してトレ
ースデータ出力部５０へ供給する（ステップＳＤ２）。
したがって、トレースデータ出力部５０は、メモリコン
トローラ５０から供給されるトレースパケットＴＰを４
ビットのパラレルのトレースデータに変換して外部記憶
装置１３の所定の記憶領域に書き込んだ後、ポインタ制
御部４８に対してポインタ更新要求信号ＲＮＥ₂を供給
する。したがって、ポインタ制御部４８は、ポインタ更
新要求信号ＲＮＥ₂に基づいて、トレースパケットメモ
リ４３における読出ポインタＲＰを更新すると共に、比
較部４９に読出ポインタＲＰを報知する。また、ポイン
タ制御部４８は、履歴情報等検出部４４へ検出指示信号
ＤＥＣを供給する（ステップＳＤ３）。今の場合、トレ
ースパケットメモリ４３には何も記憶されていないの
で、外部記憶装置１３には何も記憶されず、読出ポイン
タＲＰの更新も行われない。そして、履歴情報等検出部
４４は、ポインタ制御部４８から供給された検出指示信
号ＤＥＣに基づいて、再びＰＣ１５ａのカウント値や履
歴情報等がＣＰＵ１５から供給されたか否かを判断する
（ステップＳＤ１）。

【００５０】一方、ステップＳＤ１の判断結果が「ＹＥ
Ｓ」の場合、すなわち、履歴情報等検出部４４にＰＣ１
５ａのカウント値や履歴情報等がＣＰＵ１５から供給さ
れた場合には、履歴情報等検出部４４は、検出したＰＣ
１５ａのカウント値や履歴情報等をトレースパケット生
成部４５へ供給する。これにより、トレースパケット生
成部４５は、ＰＣ１５ａのカウント値や履歴情報等に基
づいて、８ビット又は４０ビットからなる７種類のパラ
レルのトレースパケットのいずれかを生成する（ステッ
プＳＤ４）。今の場合、ＰＣ１５ａのカウント値「００
００」ｈが供給されるので、トレースが開始されたと認
識して、トレースの開始を表すトレースコードＴＲＣＯ
ＤＥ［０１０１］ｂのトレースパケットＴＰ（図２
（１）参照）、すなわち、トレースパケットＴＰ「０
５」ｈを生成する。次に、トレースパケット生成部４５
は、生成されたトレースパケットＴＰのトレースパケッ
ト長ＬＴＰを算出して比較部４９へ供給する（ステップ
ＳＤ５）。今の場合、トレースパケットＴＰ「０５」ｈ
であるので、トレースパケット長ＬＴＰは、８ビットで
ある。これにより、比較部４９は、式（２）及び式
（３）に基づいて、トレースパケットＴＰが書き込み可
能か、すなわち、オーバーフローが発生しているか否か
を判断する（ステップＳＤ６）。

【００５１】

【数２】（ＭＡＤ−ＷＰ）≧ＬＴＰ……（２）

【００５２】

【数３】ＲＰ≧ＬＴＰ……（３）

【００５３】すなわち、メモリコントローラ４７がトレ
ースパケットメモリ４３へのトレースパケットＴＰ又は
オーバーフローパケットＯＦＰの書き込みを上述したよ
うにサイクリックに行っているので、式（２）又は式
（３）のいずれかが成立する場合には、トレースパケッ
トＴＰは未だ書き込み可能である。しかし、式（２）及
び式（３）のいずれも成立しない場合には、オーバーフ
ローが発生していることになる。そこで、これら式
（２）及び式（３）により、オーバーフローの発生の有
無が判断できるのである。今の場合、トレースパケット
メモリ４３には何も記憶されていないので、書込ポイン
タＷＰはトレースパケットメモリ４３の先頭アドレス０
の位置にあるから、上記式（２）が成立する。したがっ
て、比較部４９は、トレースパケットＴＰが書き込み可
能と判断してオーバーフロー信号ＳＯＦをオーバーフロ
ー制御部４６へ供給しない。これにより、オーバーフロ
ー制御部４６は、オーバーフロー信号ＳＯＦが供給され
ないので、トレースパケットメモリ４３の書込ポインタ
ＷＰで示された記憶領域へのトレースパケットＴＰの書
き込みを許可する旨の許可信号ＡＣＫをトレースパケッ
ト生成部４５へ供給すると共に、ポインタ制御部４８へ
ポインタ更新要求信号ＲＮＥ₁を供給する。したがっ
て、トレースパケット生成部４５は、オーバーフロー制
御部４６から供給された許可信号ＡＣＫに基づいて、生
成したトレースパケットＴＰをメモリコントローラ４７
へ供給する。メモリコントローラ４７は、トレースパケ
ット生成部４５から供給されるトレースパケットＴＰを
ポインタ制御部４８から供給された書込ポインタＷＰに
よって指定されたトレースパケットメモリ４３の記憶領
域に書き込む（ステップＳＤ７）。今の場合、トレース
の開始を示すトレースパケットＴＰ「０５」ｈがトレー
スパケットメモリ４３の先頭アドレス０から書き込まれ
る。また、ポインタ制御部４８は、オーバーフロー制御
部４６から供給されたポインタ更新要求信号ＲＮＥ₁に
基づいて、トレースパケットメモリ４３における書込ポ
インタＷＰを更新すると共に、メモリコントローラ４７
及び比較部４９に書込ポインタＷＰを報知する。さら
に、ポインタ制御部４８は、履歴情報等検出部４４へ検
出指示信号ＤＥＣを供給する（ステップＳＤ８）。そし
て、履歴情報等検出部４４は、ポインタ制御部４８から
供給された検出指示信号ＤＥＣに基づいて、再びＰＣ１
５ａのカウント値や履歴情報等がＣＰＵ１５から供給さ
れたか否かを判断する（ステップＳＤ１）。

【００５４】以上説明した処理が繰り返されると、トレ
ースパケットメモリ４３においては、トレースパケット
ＴＰが書き込まれると共に、トレースパケットＴＰが読
み出され、トレースデータ出力部５０において４ビット
のパラレルのトレースデータに変換されて外部記憶装置
１３の所定の記憶領域に書き込まれていく。しかし、ト
レースパケットメモリ４３の記憶容量が３２０ビットで
あると共に、１回の処理で書き込まれるトレースパケッ
トＴＰのビット数が８ビット又は４０ビットであるのに
対し、１回の処理で読み出されるトレースデータのビッ
ト数が４ビットであるので、上記した式（２）及び式
（３）のいずれも成立しない事態が発生する場合があ
る。その場合には、比較部４９は、オーバーフローが発
生していると判断して、オーバーフロー信号ＳＯＦをオ
ーバーフロー制御部４６へ供給する。これにより、オー
バーフロー制御部４６は、オーバーフロー信号ＳＯＦが
供給されたので、トレースパケットＴＰの書き込みが不
可能と判断して、トレースパケット生成部４５へ許可信
号ＡＣＫを供給しない（ステップＳＤ６）。次に、オー
バーフロー制御部４６は、オーバーフローパケットＯＦ
Ｐが既に書き込み済かを判断する（ステップＳＤ９）。
この判断は、例えば、オーバーフロー制御部４６内部に
オーバーフローパケットＯＦＰが書き込み済の場合に１
にセットされるフラグを設けておき、そのフラグが１に
セットされているか否かによる。ステップＳＤ９の判断
結果が「ＹＥＳ」の場合、すなわち、オーバーフローパ
ケットＯＦＰが既に書き込み済の場合には、オーバーフ
ロー制御部４６は、その旨をメモリコントローラ４７に
報知する。これにより、メモリコントローラ４７は、ポ
インタ制御部４８から供給される読出ポインタＲＰによ
って指定されたトレースパケットメモリ４３の記憶領域
からトレースパケットＴＰを読み出してトレースデータ
出力部５０へ供給する（ステップＳＤ１０）。したがっ
て、トレースデータ出力部５０は、メモリコントローラ
４７から供給されるトレースパケットＴＰを４ビットの
パラレルのトレースデータに変換して外部記憶装置１３
の所定の記憶領域に書き込んだ後、ポインタ制御部４８
に対してポインタ更新要求信号ＲＮＥ₂を供給する。し
たがって、ポインタ制御部４８は、ポインタ更新要求信
号ＲＮＥ₂に基づいて、トレースパケットメモリ４３に
おける読出ポインタＲＰを更新すると共に、比較部４９
に読出ポインタＲＰを報知する。また、ポインタ制御部
４８は、履歴情報等検出部４４へ検出指示信号ＤＥＣを
供給する（ステップＳＤ１１）。これにより、履歴情報
等検出部４４は、ポインタ制御部４８から供給された検
出指示信号ＤＥＣに基づいて、再びＰＣ１５ａのカウン
ト値や履歴情報等がＣＰＵ１５から供給されたか否かを
判断する（ステップＳＤ１）。

【００５５】一方、ステップＳＤ９の判断結果が「Ｎ
Ｏ」の場合、すなわち、オーバーフローパケットＯＦＰ
がトレースパケットメモリ４３にまだ書き込まれていな
い場合には、オーバーフロー制御部４６は、その旨を比
較部４９へ報知する。これにより、比較部４９は、オー
バーフローパケットＯＦＰの書き込みが可能か否か判断
する（ステップＳＤ１２）。この判断は、例えば、アド
レスの最大値ＭＡＤと書込ポインタＷＰとの差（ＭＡＤ
−ＷＰ）、あるいは読出ポインタＲＰが８以上であるか
否かによる。ステップＳＤ１２の判断結果が「ＹＥＳ」
の場合には、比較部４９は、その旨をオーバーフロー制
御部４６へ報知する。これにより、オーバーフロー制御
部４６は、オーバーフローパケットＯＦＰを生成してメ
モリコントローラ４７へ供給すると共に、ポインタ更新
要求信号ＲＮＥ₁をポインタ制御部４８へ供給する。メ
モリコントローラ４７は、オーバーフロー制御部４６か
ら供給されたオーバーフローパケットＯＦＰをポインタ
制御部４８から供給された書込ポインタＷＰによって指
定されたトレースパケットメモリ４３の記憶領域に書き
込む（ステップＳＤ１３）。また、ポインタ制御部４８
は、オーバーフロー制御部４６から供給されたポインタ
更新要求信号ＲＮＥ₁に基づいて、トレースパケットメ
モリ４３における書込ポインタＷＰを更新すると共に、
メモリコントローラ４７及び比較部４９に書込ポインタ
ＷＰを報知する。さらに、ポインタ制御部４８は、履歴
情報等検出部４４へ検出指示信号ＤＥＣを供給する（ス
テップＳＤ１４）。そして、履歴情報等検出部４４は、
ポインタ制御部４８から供給された検出指示信号ＤＥＣ
に基づいて、再びＰＣ１５ａのカウント値や履歴情報等
がＣＰＵ１５から供給されたか否かを判断する（ステッ
プＳＤ１）。一方、ステップＳＤ１２の判断結果が「Ｎ
Ｏ」の場合、すなわち、オーバーフローパケットＯＦＰ
の書き込みが不可能の場合には、比較部４９は、その旨
をオーバーフロー制御部４６及びメモリコントローラ４
７へ報知する。これにより、メモリコントローラ４７
は、ポインタ制御部４８から供給される読出ポインタＲ
Ｐによって指定されたトレースパケットメモリ４３の記
憶領域からトレースパケットＴＰを読み出してトレース
データ出力部５０へ供給する（ステップＳＤ１５）。し
たがって、トレースデータ出力部５０は、メモリコント
ローラ４７から供給されるトレースパケットＴＰを４ビ
ットのパラレルのトレースデータに変換して外部記憶装
置１３の所定の記憶領域に書き込んだ後、ポインタ制御
部４８に対してポインタ更新要求信号ＲＮＥ₂を供給す
る。したがって、ポインタ制御部４８は、ポインタ更新
要求信号ＲＮＥ₂に基づいて、トレースパケットメモリ
４３における読出ポインタＲＰを更新すると共に、比較
部４９に読出ポインタＲＰを報知する（ステップＳＤ１
６）。そして、トレースパケットメモリ４３からのトレ
ースデータの読出処理及びトレースデータ出力部５０に
おけるトレースデータの外部記憶装置１３への書込処理
により、アドレスの最大値ＭＡＤと書込ポインタＷＰと
の差（ＭＡＤ−ＷＰ）、あるいは読出ポインタＲＰが８
以上となると、比較部４９は、オーバーフローパケット
ＯＦＰの書き込みが可能と判断して、その旨をオーバー
フロー制御部４６へ報知する。これにより、上記したス
テップＳＤ１３及びステップＳＤ１４の処理が行われ
る。

【００５６】このように、この例の構成によれば、第２
の実施例で示したと略同様の効果が得られると共に、次
の効果も得られる。この実施例においては、トレースパ
ケットＴＰを記憶する記憶手段としてシフトレジスタの
代わりに、ＤＲＡＭやＳＲＡＭなど汎用の半導体メモリ
を用いることができる。記憶容量が同じであれば、シフ
トレジスタを使用した第２の実施例に比べ、ＣＰＵチッ
プ４１のチップ面積を低減できる。逆に、同じチップ面
積であれば、記憶容量を大きくすることができ、獲得で
きる履歴情報の数を増加できる。

【００５７】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
した第１〜第３の実施例においては、いずれもＣＰＵ１
５がターゲットプログラムを全て実行してトレース手段
がトレース処理を行う例を示したが、これに限定されな
い。ターゲットプログラムは、通常、検査が終了した定
型処理と当該ターゲットプログラム固有で検査が終了し
ていない非定型処理から構成されている。このうち、定
型処理については、ＣＰＵ１５が解釈せずに実行できる
形態の命令で構成することにより実行を高速で行うこと
ができ、また検査が終了しているためトレース処理を行
う必要がない。これに対し、非定型処理は、当該ターゲ
ットプログラム固有であるから、ＣＰＵ１５が１命令ず
つ解釈して実行する必要があり、かつ、検査が終了して
いないため、トレース処理を行う必要がある。そこで、
例えば、ユーザがトレース処理を希望する箇所を指定で
きる入力手段を設け、ＣＰＵ１５がターゲットプログラ
ムを定型処理については高速に実行し、非定型処理につ
いては１命令ずつ解釈して実行し、これに並行して、ト
レース手段は、ユーザが指定した箇所についてのみトレ
ース処理を実行するように構成する。このような構成で
あれば、トレースパケットを記憶するトレースバッファ
１７、トレースパケット記憶部２３やトレースパケット
メモリ４３がオーバーフローになる頻度が少なくなり、
これに伴ってトレース処理が中断される時間も短縮され
る。これにより、トレース処理を含めたターゲットプロ
グラムを検査する処理時間全体が短くて済む。

【００５８】また、上述した第１〜第３の実施例におい
ては、いずれも１回のトレース処理についてのみの説明
であるが、通常、バグなどは何回かトレース処理を行わ
なければ完全には除去できない。そこで、ターゲットプ
ログラムのうち、前回のトレース処理で問題が発生しな
かった箇所については今回はトレース処理を行わず、異
常が発生した箇所や、前回のトレース処理時にトレース
バッファ１７等がオーバーフローしたためにトレースパ
ケットＴＰがトレースバッファ１７等に記憶できなかっ
た箇所について、重点的にトレース処理して確実にトレ
ースパケットＴＰを記憶する必要がある。そのために
は、例えば、前回の履歴情報等を所定の記憶手段に記憶
しておくと共に、上記したユーザがトレース処理を希望
する箇所を指定する。これにより、ＣＰＵ１５は、ター
ゲットプログラムを実行するが、正常に動作する箇所で
は処理を省き（例えば、単にデータ記憶部１１ｂの所定
箇所に記憶されたデータを、ターゲットレジスタ部１４
を構成するレジスタにロードしたり、データ記憶部１１
ｂの他の記憶箇所や外部の機器に転送する処理など）、
前回の履歴情報に基づいて、トレース処理がユーザによ
って指定された箇所を実行する直前の状態にターゲット
レジスタ部１４やデータ記憶部１１ｂの内容を設定し、
直ちに当該指定箇所のトレース処理を実行する。このよ
うな構成によれば、ターゲットプログラムの検査を簡単
・迅速に行うことができる。

【００５９】さらに、上述した第１〜第３の実施例にお
いては、いずれも、各手段をハードウェアで構成した例
を示したが、これに限定されない。すなわち、上記プロ
グラム検査装置を、ＣＰＵと、サブＣＰＵと、ＲＯＭや
ＲＡＭ等の内部記憶装置と、ＦＤＤ（フロッピー・ディ
スク・ドライバ）、ＨＤＤ（ハード・ディスク・ドライ
バ）、ＣＤ−ＲＯＭドライバ等の外部記憶装置と、出力
手段と、入力手段とを有するコンピュータによって構成
し、上記履歴情報等検出部２４，４４、トレースパケッ
ト生成部２５，４５、オーバーフロー制御部２７，４
６、比較部２６，４９、ポインタ制御部２８，４８、ト
レースデータ出力部２９，５０並びにメモリコントロー
ラ４７がサブＣＰＵによって構成され、ＣＰＵ及びサブ
ＣＰＵの機能がプログラム検査プログラムとして、ＲＯ
Ｍ等の半導体メモリや、ＦＤ、ＨＤやＣＤ−ＲＯＭ等の
記憶媒体に記憶されていると構成しても良い。この場
合、上記内部記憶装置、あるいは外部記憶装置がターゲ
ットメモリ部１１、ターゲットレジスタ部１４、トレー
スバッファ１７、トレースパケット記憶部２３、トレー
スパケットメモリ４３となり、プログラム検査プログラ
ムは、記憶媒体からＣＰＵやサブＣＰＵに読み込まれ、
ＣＰＵ及びサブＣＰＵの動作を制御する。サブＣＰＵ
は、プログラム検査プログラムが起動されると、上記履
歴情報等検出部２４，４４、トレースパケット生成部２
５，４５、オーバーフロー制御部２７，４６、比較部２
６，４９、ポインタ制御部２８，４８、トレースデータ
出力部２９，５０並びにメモリコントローラ４７として
機能し、プログラム検査プログラムの制御により、上記
した処理を実行するのである。また、上述した第１〜第
３の実施例においては、トレースパケットのビット長を
８ビット又は４０ビットとする例を示したが、これに限
定されず、履歴情報やＰＣのカウント値及びオーバーフ
ローしたことを示すことができる程度のビット長であれ
ば良いことはいうまでもない。

【００６０】

【発明の効果】以上説明したように、この発明の構成に
よれば、ＣＰＵのターゲットプログラムの実行を中断す
ることなく、要所要所の履歴情報を獲得できる。また、
トレースの中断時間を短縮できると共に、トレースの中
断箇所を特定できる。これにより、プログラムの検査に
必要な履歴情報が得られ、ターゲットプログラムの検査
を簡単・迅速に行うことができる。さらに、アドレスバ
スやデータバス用の端子とは別の端子から履歴情報を出
力するようにしたので、高速のＣＰＵであっても、アド
レスバスやデータバスの信号波形をなまらせることがな
く、履歴情報を獲得することができる。また、トレース
手段をＣＰＵチップの内部に構成することにより、キャ
ッシュ回路を内蔵していても、キャッシュ回路にヒット
したアクセス履歴情報をトレースすることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例であるプログラム検査
装置の電気的構成を示すブロック図である。

【図２】７種類のトレースパケットのフォーマットを示
す図である。

【図３】ターゲットプログラムの一部に対応したフロー
チャートである。

【図４】同実施例におけるトレース手段の動作を表すフ
ローチャートである。

【図５】同実施例のトレースバッファにおけるトレース
パケットの記憶状態の一例を示す図である。

【図６】この発明の第２の実施例であるプログラム検査
装置の電気的構成を示すブロック図である。

【図７】同実施例におけるトレースパケット記憶部の構
成を示すブロック図である。

【図８】同実施例におけるトレース手段の動作を表すフ
ローチャートである。

【図９】この発明の第３の実施例であるプログラム検査
装置の電気的構成を示すブロック図である。

【図１０】同実施例におけるトレース手段の動作を表す
フローチャートである。

【図１１】従来のプログラム検査装置の電気的構成例を
示すブロック図である。

【符号の説明】

１２，２１，４１ＣＰＵチップ１５ＣＰＵ（中央処理装置）１６，２２，４２トレース手段１７トレースバッファ（第１の記憶手段）１３外部記憶装置（第２の記憶手段）２３トレースパケット記憶部（第１の記憶手
段）２４，４４履歴情報等検出部２５，４５トレースパケット生成部２６，４９比較部２７，４６オーバーフロー制御部２８，４８ポインタ制御部２９，５０トレースデータ出力部４３トレースパケットメモリ（第１の記憶手
段）４７メモリコントローラ

Claims

(57)【特許請求の範囲】

【請求項１】開発の対象であるシステムを構成する中
央処理装置が実行すべきプログラムを実行すると共に、
その際のプログラム実行の履歴に関する履歴情報を獲得
し、前記履歴情報に基づいて前記プログラムを検査する
プログラム検査方法において、前記履歴情報が記憶される第１及び第２の記憶手段を備
え、前記プログラムが実行され、前記履歴情報が供給された
場合、前記第１の記憶手段に前記履歴情報が記憶可能な
記憶容量がある場合には、前記履歴情報を前記第１の記
憶手段に一時的に記憶し、前記記憶容量がない場合に
は、前記第１の記憶手段に記憶された全ての履歴情報を
読み出して前記第２の記憶手段に記憶した後、前記第１
の記憶手段に前記履歴情報が記憶不可能であったことを
示す記憶不可能情報を記憶する第１の処理と、前記履歴情報が供給されない場合には、前記第１の記憶
手段に記憶された前記履歴情報及び前記記憶不可能情報
を読み出し、前記第２の記憶手段に記憶する第２の処理
とからなることを特徴とするプログラム検査方法。
【請求項２】開発の対象であるシステムを構成する中
央処理装置が実行すべきプログラムを実行すると共に、
その際のプログラム実行の履歴に関する履歴情報を獲得
し、前記履歴情報に基づいて前記プログラムを検査する
プログラム検査方法において、前記履歴情報が記憶される第１及び第２の記憶手段を備
え、前記プログラムが実行され、前記履歴情報が供給された
場合、前記第１の記憶手段に前記履歴情報が記憶可能な
第１の記憶容量がある場合には、前記履歴情報を前記第
１の記憶手段に一時的に記憶し、前記第１の記憶容量が
ないが、前記第１の記憶手段に前記履歴情報が記憶不可
能であったことを示す記憶不可能情報が記憶可能な第２
の記憶容量がある場合には、前記記憶不可能情報を前記
第１の記憶手段に一時的に記憶し、前記第２の記憶容量
がない場合には、前記第１の記憶手段に前記第２の記憶
容量ができるまで待機した後、前記記憶不可能情報を記
憶する第１の処理と、前記第１の記憶手段に記憶された前記履歴情報及び前記
記憶不可能情報を読み出し、前記第２の記憶手段に記憶
する第２の処理とからなることを特徴とするプログラム
検査方法。
【請求項３】前記第１の記憶手段は、複数個のフリッ
プフロップが直列接続されたシフトレジスタが複数個直
列接続されて構成され、前記履歴情報及び前記記憶不可
能情報が前記第１の記憶手段に記憶可能か否かは、前記
履歴情報及び前記記憶不可能情報のビット長と、前記第
１の記憶手段の次に記憶すべき情報の最下位ビットのア
ドレスを示すポインタとを比較して判断することを特徴
とする請求項２記載のプログラム検査方法。
【請求項４】開発の対象であるシステムを構成する中
央処理装置が実行すべきプログラムを実行すると共に、
その際のプログラム実行の履歴に関する履歴情報を獲得
し、前記履歴情報に基づいて前記プログラムを検査する
プログラム検査方法において、前記履歴情報が記憶される第１及び第２の記憶手段を備
え、前記プログラムが実行され、前記履歴情報が供給された
場合、前記第１の記憶手段に前記履歴情報が記憶可能な
第１の記憶容量がある場合には、前記履歴情報を前記第
１の記憶手段に一時的に記憶し、前記第１の記憶容量が
ないが、前記第１の記憶手段に前記履歴情報が記憶不可
能であったことを示す記憶不可能情報が記憶可能な第２
の記憶容量がある場合には、前記記憶不可能情報を前記
第１の記憶手段に一時的に記憶し、前記第２の記憶容量
がない場合には、前記第１の記憶手段に前記第２の記憶
容量ができるまで前記履歴情報及び前記記憶不可能情報
を読み出し、前記第２の記憶手段に記憶した後、前記記
憶不可能情報を記憶する第１の処理と、前記履歴情報が供給されない場合には、前記第１の記憶
手段に記憶された前記履歴情報及び前記記憶不可能情報
を読み出し、前記第２の記憶手段に記憶する第２の処理
とからなることを特徴とするプログラム検査方法。
【請求項５】前記第１の記憶手段は、半導体メモリに
より構成され、前記履歴情報及び前記記憶不可能情報が
前記第１の記憶手段に記憶可能か否かは、前記履歴情報
及び前記記憶不可能情報のビット長と、前記第１の記憶
手段の最大アドレスと次に記憶すべき情報の最上位ビッ
トのアドレスを示す第１のポインタとの差又は前記第１
の記憶手段の次に読み出すべき情報の最上位ビットのア
ドレスを示す第２のポインタとを比較して判断すること
を特徴とする請求項４記載のプログラム検査方法。
【請求項６】前記履歴情報は、割込・例外・分岐がそ
れぞれ発生した時の分岐元のアドレス及び分岐先のアド
レス、アクセスしたデータの値又はデータが記憶された
アドレスからなることを特徴とする請求項１乃至５のい
ずれか１に記載のプログラム検査方法。
【請求項７】前記履歴情報及び前記記憶不可能情報に
代えて、前記履歴情報の種類又は前記記憶不可能情報を
示すコードと、前記アドレス又はデータの値からなるパ
ケットを前記第１及び第２の記憶手段に記憶することを
特徴とする請求項６記載のプログラム検査方法。
【請求項８】前記第１の記憶手段は、前記プログラム
を実行する中央処理装置及び前記第１及び前記第２の処
理を実行する手段と同一のチップ内に形成されているこ
とを特徴とする請求項１乃至７のいずれか１に記載のプ
ログラム検査方法。
【請求項９】開発の対象であるシステムを構成する中
央処理装置が実行すべきプログラムを実行すると共に、
その際のプログラム実行の履歴に関する履歴情報を獲得
し、前記履歴情報に基づいて前記プログラムを検査する
プログラム検査装置において、前記履歴情報が記憶される第１及び第２の記憶手段と、前記プログラムが実行され、前記履歴情報が供給された
場合、前記第１の記憶手段に前記履歴情報が記憶可能な
記憶容量がある場合には、前記履歴情報を前記第１の記
憶手段に一時的に記憶し、前記記憶容量がない場合に
は、前記第１の記憶手段に記憶された全ての履歴情報を
読み出して前記第２の記憶手段に記憶した後、前記第１
の記憶手段に前記履歴情報が記憶不可能であったことを
示す記憶不可能情報を記憶し、前記履歴情報が供給され
ない場合には、前記第１の記憶手段に記憶された前記履
歴情報及び前記記憶不可能情報を読み出し、前記第２の
記憶手段に記憶するトレース手段とからなることを特徴
とするプログラム検査装置。
【請求項１０】開発の対象であるシステムを構成する
中央処理装置が実行すべきプログラムを実行すると共
に、その際のプログラム実行の履歴に関する履歴情報を
獲得し、前記履歴情報に基づいて前記プログラムを検査
するプログラム検査装置において、前記履歴情報が記憶される第１及び第２の記憶手段と、前記プログラムが実行され、前記履歴情報が供給された
場合、前記第１の記憶手段に前記履歴情報が記憶可能な
第１の記憶容量がある場合には、前記履歴情報を前記第
１の記憶手段に一時的に記憶し、前記第１の記憶容量が
ないが、前記第１の記憶手段に前記履歴情報が記憶不可
能であったことを示す記憶不可能情報が記憶可能な第２
の記憶容量がある場合には、前記記憶不可能情報を前記
第１の記憶手段に一時的に記憶し、前記第２の記憶容量
がない場合には、前記第１の記憶手段に前記第２の記憶
容量ができるまで待機した後、前記記憶不可能情報を記
憶し、前記第１の記憶手段に記憶された前記履歴情報及
び前記記憶不可能情報を読み出し、前記第２の記憶手段
に記憶するトレース手段とからなることを特徴とするプ
ログラム検査装置。
【請求項１１】前記第１の記憶手段は、複数個のフリ
ップフロップが直列接続されたシフトレジスタが複数個
直列接続されて構成され、前記トレース手段は、前記履
歴情報及び前記記憶不可能情報が前記第１の記憶手段に
記憶可能か否かを、前記履歴情報及び前記記憶不可能情
報のビット長と、前記第１の記憶手段の次に記憶すべき
情報の最下位ビットのアドレスを示すポインタとを比較
して判断することを特徴とする請求項１０記載のプログ
ラム検査装置。
【請求項１２】開発の対象であるシステムを構成する
中央処理装置が実行すべきプログラムを実行すると共
に、その際のプログラム実行の履歴に関する履歴情報を
獲得し、前記履歴情報に基づいて前記プログラムを検査
するプログラム検査装置において、前記履歴情報が記憶される第１及び第２の記憶手段と、前記プログラムが実行され、前記履歴情報が供給された
場合、前記第１の記憶手段に前記履歴情報が記憶可能な
第１の記憶容量がある場合には、前記履歴情報を前記第
１の記憶手段に一時的に記憶し、前記第１の記憶容量が
ないが、前記第１の記憶手段に前記履歴情報が記憶不可
能であったことを示す記憶不可能情報が記憶可能な第２
の記憶容量がある場合には、前記記憶不可能情報を前記
第１の記憶手段に一時的に記憶し、前記第２の記憶容量
がない場合には、前記第１の記憶手段に前記第２の記憶
容量ができるまで前記履歴情報及び前記記憶不可能情報
を読み出し、前記第２の記憶手段に記憶した後、前記記
憶不可能情報を記憶し、前記履歴情報が供給されない場
合には、前記第１の記憶手段に記憶された前記履歴情報
及び前記記憶不可能情報を読み出し、前記第２の記憶手
段に記憶するトレース手段とからなることを特徴とする
プログラム検査装置。
【請求項１３】前記第１の記憶手段は、半導体メモリ
により構成され、前記トレース手段は、前記履歴情報及
び前記記憶不可能情報が前記第１の記憶手段に記憶可能
か否かを、前記履歴情報及び前記記憶不可能情報のビッ
ト長と、前記第１の記憶手段の最大アドレスと次に記憶
すべき情報の最上位ビットのアドレスを示す第１のポイ
ンタとの差又は前記第１の記憶手段の次に読み出すべき
情報の最上位ビットのアドレスを示す第２のポインタと
を比較して判断することを特徴とする請求項１２記載の
プログラム検査装置。
【請求項１４】前記履歴情報は、割込・例外・分岐が
それぞれ発生した時の分岐元のアドレス及び分岐先のア
ドレス、アクセスしたデータの値又はデータが記憶され
たアドレスからなることを特徴とする請求項９乃至１３
のいずれか１に記載のプログラム検査装置。
【請求項１５】前記履歴情報及び前記記憶不可能情報
に代えて、前記履歴情報の種類又は前記記憶不可能情報
を示すコードと、前記アドレス又はデータの値からなる
パケットを前記第１及び第２の記憶手段に記憶すること
を特徴とする請求項１４記載のプログラム検査装置。
【請求項１６】前記第１の記憶手段は、前記プログラ
ムを実行する中央処理装置及び前記トレース手段と同一
のチップ内に形成されていることを特徴とする請求項９
乃至１５のいずれか１に記載のプログラム検査装置。
【請求項１７】コンピュータに請求項１乃至１６のい
ずれか１に記載の機能を実現させるためのプログラム検
査プログラムを記録したコンピュータ読取可能な記録媒
体。