JPH05334462A

JPH05334462A - 制御装置

Info

Publication number: JPH05334462A
Application number: JP4168487A
Authority: JP
Inventors: Hideo Sakamoto; 秀男坂本
Original assignee: J T KK; JT KK
Current assignee: J T KK; JT KK
Priority date: 1992-06-02
Filing date: 1992-06-02
Publication date: 1993-12-17
Anticipated expiration: 2019-11-24
Also published as: JP3593701B2

Abstract

(57)【要約】【目的】ウォッチドッグタイマ回路による暴走監視を
実行している制御装置において、更に記憶素子が正規品
であるか否かを判断し、人為的かつ組織的な不正に対し
ても高い信頼性を得る。【構成】電源ラインＶＣの電圧が立ち上がった直後に
ＣＰＵ１０は初期処理マクロプログラムを実行し、ＰＲ
ＯＭ１２の所定エリアに格納された識別コードを確認
し、ＰＲＯＭが正規品であるか否かを判断する。この判
断するのに必要な期間はウォッチドッグタイマ回路１８
への電源供給が遅延され、ＣＰＵ１０がウォッチドッグ
タイマ回路１８をリセットしなくとも暴走したと誤認知
されることがない。しかも、ＣＰＵ１０が制御プログラ
ムに基づく処理を実行している期間は、従来同様にウォ
ッチドッグタイマ回路１８による暴走監視が実行され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、制御用のプログラムを
格納する記憶素子が正規品であるか否かを判断した後
に、その記憶素子に格納された制御プログラムに基づく
機器制御を実行する制御装置に関する。

【０００２】

【従来の技術】従来、各種機器の制御を司る制御装置
は、汎用性を高め、かつ、開発負荷を軽減するために、
制御規則を記述した制御プログラムを格納する記憶素子
（例えば、ＰＲＯＭ等）と、その記憶素子から順次制御
プログラムを読み出しては実行するＣＰＵとを中心とし
た論理回路にて構成されている。しかし、この種の制御
装置は、制御プログラムのバグや飛来ノイズ等の原因に
よりＣＰＵが暴走する可能性があり、これに対処する装
置の一つとして、ウォッチドッグタイマ回路が提唱され
ている。

【０００３】ここにウォッチドッグタイマ回路とは、Ｃ
ＰＵからの定期的なリセット信号が入力されなくなった
とき、ＣＰＵが暴走した判断し、以後のＣＰＵの動作を
禁止するように構成された暴走監視のための一種のタイ
マ回路である。従って、ＣＰＵが本来的に実行すべき制
御プログラムが格納される記憶素子には、このウォッチ
ドッグタイマ回路を定期的にリセットするような特定の
暴走監視プログラムが別途格納され、ＣＰＵが正常に動
作し続ける限りにおいてはウォッチドッグタイマ回路は
定期的にリセットされ、制御プログラムに従った機器制
御が実行される。

【０００４】

【発明が解決しようとする課題】しかし、こうして装置
の信頼性を確保している従来の制御装置には、信頼性を
確保する他の回路構成と共に使用しようとすると次のよ
うな問題点があった。ウォッチドッグタイマ回路を採用
した従来の制御装置は、その制御装置自体の信頼性向上
には十分な効果を発揮する。しかしながら、制御プログ
ラムの改変あるいはその制御プログラムを記述した記憶
素子を取り替えるといった人為的、組織的な不正行為に
対しては全く無力である。

【０００５】この内、「制御プログラムの改変」という
不正に対しては、書き換え不能なＲＯＭ、例えばヒュー
ズＲＯＭ等を記憶素子として採用することにより簡単に
対処できる。しかし、後者の「記憶素子を取り替える」
という不正行為に対しては効果がなく、手の施しようが
なかった。そこで、ＰＲＯＭなどの記憶素子を取り替え
るといった不正に対して、記憶素子を識別する構成を、
発明者は先に別途出願しているが（特願平２−４１４８
８８）、ウォッチドッグタイマ回路との併用について
は、何等検討されていなかった。本発明の制御装置はこ
うした問題点を解決し、制御装置自体の高信頼性を確保
しつつ、人為的かつ組織的な不正に対しても高い信頼性
を得ることを目的としてなされ、次の構成を採った。

【０００６】

【課題を解決するための手段】本発明の制御装置は、記
憶素子に格納される制御プログラムにしたがって機器制
御を実行するＣＰＵの暴走を監視するため、所定間隔で
ウォッチドッグタイマ回路へリセット信号を出力させる
暴走監視プログラムを前記制御プログラムと並行して前
記ＣＰＵに実行させる制御装置において、前記ＣＰＵに
内蔵され、該ＣＰＵが前記制御プログラムに従った機器
制御を実行する以前に、前記制御プログラムが格納され
た記憶素子が正規品であるか否かを判断し、前記記憶素
子が正規品でないと判断されたとき、前記ＣＰＵの動作
を禁止する記憶素子判断手段と、前記記憶素子判断手段
の動作中は、前記ウォッチドッグタイマ回路の機能を停
止させる暴走監視機能停止手段と、を備えることをその
要旨としている。

【０００７】

【作用】以上のように構成された本発明の制御装置で
は、ＣＰＵに内蔵された記憶素子判断手段によって記憶
素子が正規品であるか否かが判断され、その記憶素子が
正規品であるときにのみ制御プログラムが処理される。
また、記憶素子判断手段の動作中には暴走監視機能停止
手段が同時に作動し、ウォッチドッグタイマ回路の機能
が停止される。

【０００８】ＣＰＵに内蔵された記憶素子判断手段は、
記憶素子に記憶された制御プログラムの実行に先だって
働き、その処理には記憶素子に記憶されたプログラムは
関与しない。一方、ウォッチドッグタイマ回路は、記憶
素子に記憶されたプログラムが関与して初めて機能す
る。従って、ウォッチドッグタイマ回路の動作を、記憶
素子判断手段の動作中は停止することにより、記憶素子
判断手段の動作中に誤ってウォッチドッグタイマ回路が
動作してしまうことがない。

【０００９】

【実施例】以上説明した本発明の構成、作用を一層明ら
かにするために、以下本発明の検出装置の好適な実施例
について説明する。図１は、本発明の一実施例であるパ
チンコ機制御装置１のブロック図である。図示するよう
にパチンコ機制御装置１は、全体の制御を司るマイクロ
コンピュータ１０（以下、ＣＰＵ１０という）、そのＣ
ＰＵ１０にて実行すべき各種プログラムやデータが格納
されるＰＲＯＭ１２およびＣＰＵ１０にて利用されるメ
モリ空間を提供するＲＡＭ１４を中心とした論理回路に
より構成されている。

【００１０】本実施例のＣＰＵ１０には、内部シーケン
ス回路にマイクロプログラム方式を採用するコンピュー
タが用いられる。従って、その内部には高速のマイクロ
プログラムメモリ１０Ａが備えられ、このマイクロプロ
グラムメモリ１０Ａに記述されたマイクロプログラム、
内部制御回路１０ＢのワイヤドロジックおよびＣＰＵ１
０内部状態に応じたシーケンスにて、内部バス１０Ｃに
接続されるその他のＣＰＵ構成回路が制御される。

【００１１】このマイクロプログラムメモリ１０Ａの記
憶内容は、図２に示すごときものである。図示するよう
に、本実施例のマイクロプログラムメモリ１０Ａには、
通常の加算用、乗算用、比較用その他の論理演算用のマ
イクロプログラムに加え、ＣＰＵ１０の立ち上げ時に最
初に実行される先頭アドレス以下に後述する初期処理マ
イクロプログラムが格納されている。

【００１２】内部バス１０Ｃに接続されるコントロール
バス制御回路１０Ｄは、ＣＰＵ１０のＲＥＳＥＴポート
およびＨＡＬＴ、ＷＡＩＴ、ＭＲＥＱ等のコントロール
ポートの入出力信号を制御する。例えば、ＲＥＳＥＴポ
ートから信号が入力された場合には、ＣＰＵ１０の内部
状態を変更し、内部制御回路１０Ｂに対してそれまで実
行していたシーケンス処理を総て中断させ、これに代わ
ってマイクロプログラムメモリ１０Ａに記述されている
初期処理マイクロプログラムを実行させる。これにより
パチンコ機制御装置１は、電源投入直後と同じ制御を開
始する。

【００１３】データバス／アドレスバスインタフェイス
１０Ｅは、ＣＰＵ１０の周辺回路である前記ＰＲＯＭ１
２、ＲＡＭ１４および外部回路との入出力制御用ＬＳＩ
１６（以下、Ｉ／Ｏデバイス１６という）とのデータの
授受を管理する。割込み制御回路１０Ｆは、マスク可能
な割込み信号用の割込みポート（ＩＮＴポート）および
マスク不可能な割込みポート（ＮＭＩポート）から入力
される割込み信号を受け付け、その信号によりＣＰＵ１
０の内部状態を変更する。これらの割込み信号を利用す
ることで、ＣＰＵ１０の実行すべきプログラムの優先順
位をリアルタイムに変更することができる。

【００１４】また、本実施例のＣＰＵ１０にはプログラ
マブルカウンタ１０Ｇが内蔵されている。このプログラ
マブルカウンタ１０Ｇは、ＣＬＫＩＮポートから入力さ
れるクロック信号Φを基準信号としたカウント処理を実
行し、そのカウント値と内部バス１０Ｃを介してセット
された設定カウント値とが一致したとき、出力ポートＰ
Ｃからカウントアップ信号を出力する。この出力ポート
ＰＣは、後述するウオッチドッグ回路１８のリセット端
子ＲＥＳＥＴと共に、ＣＰＵ１０の割込みＩＮＴポート
にも接続されている。このため、プログラマブルカウン
タ１０Ｇからカウントアップ信号が出力されると、ウォ
ッチドッグタイマ回路１８がリセットされると共に、Ｃ
ＰＵ１０にマスク可能な割込みが発生する。

【００１５】本実施例では、ＩＮＴポートに信号が入力
されると、前述したプログラマブルカウンタ１０Ｇをリ
セットし、設定カウント値ＴＰを再度セットする。これ
によりＣＰＵ１０は、設定カウント値ＴＰまでプログラ
マブルカウンタ１０Ｇがカウントアップする毎に出力ポ
ートＰＣからカウントアップ信号を出力する処理を繰り
返すことになる。

【００１６】パチンコ機制御装置１として上記構成のＣ
ＰＵ１０が実行すべき処理手順は、制御プログラムおよ
び制御データの形式としてＰＲＯＭ１２に予め書き込ま
れている。例えば制御プログラムには、大当たり条件が
成立したか否かの判断処理、遊技状況に応じた表示処
理、大当たり時の役物駆動処理などの遊技規則が記述さ
れる。制御データとは、センター役物のデジタル表示装
置に表示する図柄のデータを始めとして、大当たりを決
める乱数発生のための乱数テーブルなどである。また、
本実施例のＰＲＯＭ１２には、所定の記憶エリアに予め
定められた識別コードが記憶されており、この識別コー
ドを用いて後述するＰＲＯＭチェックがなされる。

【００１７】次に、Ｉ／Ｏデバイス１６について説明す
る。３つの１６ビット入出力ポートを備えるＩ／Ｏデバ
イス１６は、ＣＰＵ１０による制御下に置かれ、パチン
コ機に備え付けられるその他の外部回路、例えばセンタ
ー役物デジタル表示装置などを制御する表示回路３０、
大当たり駆動装置などを制御する駆動回路４０、スピー
カなどを制御するサウンド回路５０などを統合的に制御
する。パチンコ機制御装置１にはその他に、ＣＰＵ１０
の暴走を監視するためのウォッチドッグタイマ回路１８
およびそのウォッチドッグタイマ回路１８の電源ライン
ＶＣを管理する遅延タイマ回路２０が構成されている。

【００１８】ウォッチドッグタイマ回路１８は、遅延タ
イマ回路２０にて管理される電源ラインＶＣから電力が
供給され始めた時点、およびそのリセット端子ＲＥＳＥ
Ｔへの信号入力時点から計時処理に入り、その経過時間
が所定時間ＴＷを経過するまでに再度リセット端子ＲＥ
ＳＥＴへ信号が入力されなかった場合には、その出力ポ
ートＷＤから暴走判断信号を出力する。この出力ポート
ＷＤとＣＰＵ１０のＲＥＳＥＴポートが接続されるた
め、ウォッチドッグタイマ回路１８から暴走判断信号が
出力されるとパチンコ機制御装置１は電源投入直後と同
じ初期処理マイクロプログラムの処理を開始する。

【００１９】この様な暴走判断信号がウォッチドッグタ
イマ回路１８から出力されないように、ＣＰＵ１０の出
力ポートＰＣとウォッチドッグタイマ回路１８のリセッ
ト端子ＲＥＳＥＴが接続され、プログラマブルカウンタ
１０Ｇからのタイムアップ信号によりウォッチドッグタ
イマ回路１８をリセットできる構成としている。従っ
て、前述した設定カウント値ＴＰの値は、ウォッチドッ
グタイマ回路１８による計時時間ＴＷよりも早くプログ
ラマブルカウンタ１０Ｇがカウントアップを完了するよ
うな値に設定されている。

【００２０】遅延タイマ回路２０は、電源ラインＶＣか
ら電力供給が開始されたときおよびそのＲＥＳＥＴ端子
に信号が与えられた時から一定の禁止時間、本実施例で
は約３秒間、ウォッチドッグタイマ回路１８の電源ライ
ンＶＣをオープンにする。従って、この間、ウォッチド
ッグタイマ回路１８は動作しない。この様な一定時間を
計時する回路は、簡単にはＲＣの時定数回路により構成
されるが、単安定マルチバイブレータなどを利用するな
ど回路構成は何れでも構わない。遅延タイマ回路２０の
ＲＥＳＥＴ端子は、図示するごとくウォッチドッグタイ
マ回路１８の出力ポートＷＤに接続されている。従っ
て、この遅延タイマ回路２０による動作禁止は、パチン
コ機制御装置１への電力供給が開始されたときおよびウ
ォッチドッグタイマ回路１８がＣＰＵ１０を暴走したと
判断してリセットしたときに限り実行される。

【００２１】次に、以上のように構成された本実施例の
パチンコ機制御装置１の動作について説明する。図３
は、ＣＰＵ１０のマイクロプログラムメモリ１０Ａに記
憶された初期処理マイクロプログラムのフローチャート
である。この処理は、ＣＰＵ１０のマイクロプログラム
メモリ１０Ａに記憶された処理であり、ＰＲＯＭ１２に
記憶された処理プログラムとは、関係がない。前述のご
とくこの初期処理マイクロプログラムはＣＰＵ１０の電
源投入直後あるいはリセット直後に実行され、初めにＰ
ＲＯＭ１２の所定アドレスをアクセスし、そこに記憶さ
れている識別コードを読み込む（ステップ１００）。そ
して、この識別コードが正常であるか否かを判断し（ス
テップ１１０）、正常である場合には通常処理を許可し
（ステップ１２０）、それ以外であれば通常処理を禁止
する（ステップ１３０）。なお、ＰＲＯＭ１２が正規の
ものであるか否かの判断は、ＣＰＵ１０とＰＲＯＭ１２
との双方に予め所定の識別コードを書き込むものとし、
この識別コードの一致を判別する手法の他、ＰＲＯＭ１
２に書き込まれたプログラムコードと相関のある値を予
め書き込んでおき、これを判別する手法など、様々な手
法を用いることができる。

【００２２】また、ここで通常処理の許可とは、処理
を、ＰＲＯＭ１２に格納された制御プログラムに移管
し、これに従って、その他の加算用、乗算用、比較用等
の論理演算用マイクロプログラムの使用を許可すること
であり、このステップ１２０の許可処理が実行されない
かぎりＣＰＵ１０は一切の制御処理を実行することはで
きない。もとより、ＣＰＵ１０がテストモードなど特殊
な目的のモードを有する場合、ステップ１２０での許可
処理が得られなかった場合に、テストモードなどの処理
を実行する構成とすることも差し支えない。なお、本実
施例では、この初期処理マイクロプログラムの処理に３
秒弱の時間を必要とする。

【００２３】上記のような特殊な初期処理マイクロプロ
グラムがＣＰＵ１０の内部にて実行されている期間は、
ＣＰＵ１０の外部からはＣＰＵ１０が何等動作していな
いように見える。すなわち、ＣＰＵ１０の出力ポートＰ
Ｃからカウントアップ信号が出力することはできない。

【００２４】一方、この様な初期処理マイクロプログラ
ムがＣＰＵ１０の内部にて実行されている期間、すなわ
ち電源投入直後あるいはＣＰＵ１０のリセット直後は、
遅延タイマ回路２０が動作してウォッチドッグタイマ回
路１８への電源供給を遅延している。この時間関係を図
４のタイムチャートに示した。

【００２５】図示するように、電源ラインＶＣの電圧が
立ち上がった直後にＣＰＵ１０が初期処理マクロプログ
ラムを完了するのに必要な３秒間は、ウォッチドッグタ
イマ回路１８への電源供給が遅延されＣＰＵ１０の暴走
監視機能が停止される。従って、この期間にはＣＰＵ１
０の出力ポートＰＣからカウントアップ信号が出力され
なくともウォッチドッグタイマ回路１８から暴走判断信
号が出力されることはない。そしてこの期間後、ＣＰＵ
１０が通常の制御プログラムに基づいた制御を実行する
期間は、ウォッチドッグタイマ回路１８への電源供給が
開始され、ウォッチドッグタイマ回路１８による暴走監
視機能が作動する。

【００２６】こうしたウォッチドッグタイマ回路１８に
よる暴走監視機能に基づきＣＰＵ１０が暴走していると
判断されると、ウォッチドッグタイマ回路１８の暴走判
断信号が出力され、ＣＰＵ１０および遅延タイマ回路２
０がリセットされる。このため、ＣＰＵ１０は再度初期
処理マイクロプログラムの処理を開始し、この処理期間
を暴走と誤認知しないためにウォッチドッグタイマ回路
１８への電力供給が再度停止される。

【００２７】以上のように構成される本実施例のパチン
コ機制御装置１によれば、ＣＰＵ１０のマイクロプログ
ラムメモリ１０Ａに記憶された初期処理マイクロプログ
ラムによりＰＲＯＭ１２の識別コードが確認され、ＰＲ
ＯＭ１２が正規品であると判断された後にその他の論理
演算用のマイクロプログラムの使用を許可する。このた
め、ＰＲＯＭ１２を取り替える不正行為が実行されたな
らば、パチンコ機制御装置１の電源投入直後にこれを判
断することが可能となり、不正ＲＯＭに記載された不当
な制御プログラムに基づく処理を一切行なうことがな
い。

【００２８】しかも、この様な不正行為の検出は、初期
処理マイクロプログラムによりソフト的に実行される。
従って、ＰＲＯＭ１２として複数種の正規品を備え、そ
の種類毎に識別コードを変更する場合など、パチンコ機
制御装置１の多品種生産に有利である。また、ＰＲＯＭ
１２が正規品でありＣＰＵ１０が真正の制御プログラム
の処理を実行している期間は、従来同様にウォッチドッ
グタイマ回路１８による暴走監視機能が作動し、ＣＰＵ
１０の暴走が厳しくチェックされる。

【００２９】以上、本発明である制御装置の一実施例と
してパチンコ機制御装置１の構成、動作につき詳述した
が、本発明はこうした実施例に何等限定されるものでは
なく、本発明の要旨を逸脱しない種々なる態様にて実施
することができるのは勿論のことである。例えば、上記
実施例ではマイクロプログラムによりＰＲＯＭが正規品
であるか否かを判断しているが、ワイヤドロジックによ
りＰＲＯＭの判断を実行すれば、その判断処理に要する
時間が短時間となり、高速応答性を要求される制御装置
として有益である。また実施例では、ＰＲＯＭの所定ア
ドレスに識別コードを記憶させ、この識別コードにより
正規品のＰＲＯＭであるか否かを判断している。この様
な判断は、正規品のＰＲＯＭが有する何れかの特徴ある
いはその複合的な特徴を判断することであり、識別コー
ドを用いる方法に替えあるいはその方法と複合的に、正
規品の制御プログラムが記述されるエリアの確認、制御
プログラムの一部分のコード確認など自由に設計され
る。

【００３０】

【発明の効果】以上説明したように本発明の制御装置
は、論理回路により構成されるためにシステムの柔軟性
に富み、汎用性に優れ、開発負荷を軽減することができ
る。また、ウォッチドッグタイマ回路による厳重な暴走
監視機能が備えられ、何等かの原因によりＣＰＵが暴走
した場合には直ちにＣＰＵの動作が禁止され、不測の事
態を避けることができる。しかも、制御プログラムを格
納している記憶素子が正規品であるか否かを判断した後
に、その制御プログラムを実行するため、制御プログラ
ムの不正書き換え、記憶素子の不正取り替えによる人為
的、組織的な不正に対しても高い信頼性を発揮する。

【図面の簡単な説明】

【図１】本発明の一実施例としてのパチンコ機制御装置
のブロック図である。

【図２】そのマイクロプログラムメモリの記憶内容説明
図である。

【図３】そのマイクロプログラムの１つである初期処理
マイクロプログラムのフローチャートである。

【図４】その初期処理マイクロプログラムの実行タイミ
ングチャートである。

【符号の説明】

１パチンコ機制御装置１０ＣＰＵ１２ＰＲＯＭ１４ＲＡＭ１６Ｉ／Ｏデバイス１８ウォッチドッグタイマ回路２０遅延タイマ回路３０表示回路４０駆動回路５０サウンド回路１０Ａマイクロプログラムメモリ１０Ｂ内部制御回路１０Ｃ内部バス１０Ｄコントロールバス制御回路１０Ｅデータバス／アドレスバスインタフェイス１０Ｆ制御回路１０Ｇプログラマブルカウンタ

Claims

【特許請求の範囲】

【請求項１】記憶素子に格納される制御プログラムに
したがって機器制御を実行するＣＰＵの暴走を監視する
ため、所定間隔でウォッチドッグタイマ回路へリセット
信号を出力させる暴走監視プログラムを前記制御プログ
ラムと並行して前記ＣＰＵに実行させる制御装置におい
て、前記ＣＰＵに内蔵され、該ＣＰＵが前記制御プログラム
に従った機器制御を実行する以前に、前記制御プログラ
ムが格納された記憶素子が正規品であるか否かを判断
し、前記記憶素子が正規品でないと判断されたとき、前
記ＣＰＵの動作を禁止する記憶素子判断手段と、前記記憶素子判断手段の動作中は、前記ウォッチドッグ
タイマ回路の機能を停止させる暴走監視機能停止手段と
を備えることを特徴とする制御装置。