JP3442474B2 - 遊技機制御用マイクロコンピュータチップ - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、遊技機械のパチンコ遊
技機、回胴式遊技機、アレンジボール、ジャン球遊技機
等に搭載されその遊技機制御に使用されるアプリケーシ
ョンプログラム（機器制御プログラムやデータ）の不正
を防止するように構成された半導体チップに関するもの
である。 【０００２】パチンコ機械等の遊技機は、風俗営業法の
規則に基づく国家公安委員会の規則に従い遊技機の認定
及び型式の検定を受け合格しなければ販売することがで
きない製品であり、マイクロプロセッサーを使用したも
のも第三者検査機関が行う型式試験に合格しなければな
らず、この型式合格を受けたものについて第三者監督機
関に対して検定申請をし、検定合格した遊技機を市場に
流通させることができ、またパチンコホール等で営業に
供することができる仕組みとなっている。 【０００３】そのため型式合格を受けた後に第三者が遊
技機の基板を取り替えたり、チップを取り替えたり、マ
イクロプロセッサーを改造したり、マイクロプロセッサ
ーのＲＯＭを書き換えたりする等の改造を行い、不正遊
技機として使用されるケースが考えられ、型式合格後の
改造を防止することが今日の課題となっている。 【０００４】 【従来技術】従来のこの種の遊技機は、マイクロプロセ
ッサーと一体となった回路を組み、電動役物を連続して
作動させる装置や、電動役物等を電気的にコントロール
するものや、回胴式遊技機において回転する回胴の回転
制御するものなどが知られており、これらの回路では第
三者検査機関の型式試験に合格したものは所定の確率
で、遊技者に勝利球を放出するように構成されている。
また遊技機の場合アプリケーションプログラム及びデー
タは所定のアドレス領域内に格納することが義務付けら
れている。また遊技機においては所定の入賞口に玉が入
った時に大当たり又は小当たりするようにプログラムさ
れているものが多く、大当たり又は小当たりは所定の確
率で出ることが要求されており、メーカーはプログラム
的に乱数を作ったり、乱数発生回路を組み込んでその条
件を満たすようにしている。パチンコ遊技機は、２m se
c.位の間隔で中央処理装置にリセットをかけており、全
ての処理は２m sec.内に行われ、乱数の更新もこの中で
行われ、同時に球の入賞もこの２m sec.内で調べられ
る。つまり、入賞判定と乱数更新は一定のタイミングと
なる。この為乱数発生には混合合同法等の手法が用いら
れているが、いずれにせよ乱数発生パターンは規則性を
持ち、不正できないこともない。 【０００５】 【発明が解決しようとする課題】しかしながら、かかる
従来のマイクロプロセッサーの場合は、型式試験に合格
した後に第三者が回路内の制御プログラムやデータを改
変しても型式試験合格製品と外見だけでは区別がつきに
くく型式試験合格製品として取り扱われる可能性が高
い。そのためかかる第三者による遊技機への不正行為を
充分に阻止出来ないといった不都合がある。かかる不正
を野放しにすれば、遊技者が不利益を被ると共に、型式
試験を行っている公的第三者検査機関の信用も毀損され
ることになり、ひいては型式試験を行う意義が薄れてく
るおそれがある。また乱数の発生にも様々な方式が存在
するために検査機関が所定の確率で大当たりがでるかど
うかを確認するのに手間がかかり中々試験結果がでない
という不都合や、型式認定後に乱数発生回路がいじられ
たりするという不都合がある。そこで本発明はかかる従
来技術の欠点に鑑みなされたもので、遊技機に内蔵され
るマイクロプロセッサーの不正改造を不可能にするため
の構成を設けると共に、乱数発生回路自体もチップ内に
収め、遊技機内のマイクロプロセッサー内の内蔵ＲＯＭ
や制御回路にプログラムやデータ及び乱数の改竄等を防
止するための機能を持たせること及び入賞センサーのチ
ャタリングにより誤動作を生じないようにすることを目
的とする。 【０００６】本発明の基本概念は、入賞センサーから送
られてくる信号はチャタリングしているものが多く、チ
ャタリングしている部分を除去してやればきれいな波形
として検出することができる。さらにこのチャタリング
除去回路を不正防止としてチップ内に装着することによ
りチャタリング除去の精度を悪くする等の不正を防ぐ。 【０００７】 【課題を解決するための手段】すなわち、本発明は内蔵
ＲＯＭと、遊技制御用のデータを一時保存するための内
蔵ＲＡＭと、内蔵ＲＯＭデータのチェック コードの算出
及び予め内蔵ＲＯＭに書かれたチェックコードとの比較
を行い、その後に内蔵ＲＯＭデータの内容及び内蔵ＲＡ
Ｍデータの内容を外部装置に出力する識別手段としての
識別回路と、内蔵ＲＯＭに書かれたアプリケーションプ
ログラム及びユーザーデータに基づき遊技プログラムを
実行するための中央処理装置と、アプリケーションプロ
グラムからの信号に基づき前記中央処理装置に対して乱
数を送信する乱数発生回路と、入賞口に設けた入賞セン
サーからの信号を検知しチャタリングを除去する回路と
からなり、前記乱数発生回路がチャタリング除去回路を
介して入賞センサーからの信号を受けた時に乱数データ
を中央処理装置に送信するように構成されており、チャ
タリング除去回路が、所定の周期に分周されたセレクト
クロック波形と入賞センサーからの信号を入力する第１
Ｄフリップフロップと、該第１Ｄフリップフロップの出
力とセレクトクロック波形が入力される第２Ｄフリップ
フロップと、前記第１及び第２Ｄフリップフロップの出
力とインバータを介して入力されるセレクトクロック波
形とが入力されるアンド回路と、前記第１及び第２Ｄフ
リップフロップの出力とセレクトクロック波形とが入力
されるノア回路と、前記ノア回路とアンド回路の出力が
入力されるＲＳフリップフロップとからなり、前記ＲＳ
フリップフロップのＳ側にクリヤ信号の否定したものが
入力され、かつＲＳフリップフロップの負の出力側がト
ライステート出力されるように構成され、このトライス
テートの出力信号は、最初に入賞された入賞波形が、ク
ロックセレクタで選択されたクロック信号に基づきその
クロック信号一周期より短いチャタリング成分を取り除
いた入賞信号として、その入賞信号を受けた時に乱数デ
ータを中央処理装置に送信する遊技機制御用マイクロコ
ンピュータチップ。尚、Ｄフリップフロップは、Ｄ入力
がＨならクロック信号の立上りでＱ＝Ｈとなり、ＤがＬ
なら同じくクロック信号の立上りでＱ＝Ｌとなるもので
ある。ＲＳフリップフロップは、記憶機能を持たせたも
のである。 【０００８】 【作用】本発明にかかるマイクロイコンピュータチップ
では、チップ内蔵ＲＯＭに書き込まれたプログラムにつ
いてそれが検査合格したものであるか否についてのチェ
ックが行われ、これが正しい場合に装置を作動させる。
チップ内蔵ＲＯＭに書かれた制御プログラム及び内蔵Ｒ
ＡＭに書かれたデータに基づき中央処理装置が遊技機を
制御している。尚、本発明にかかる装置では、プログラ
ムが指定領域から外れてプログラムを動作することを禁
止しており、また各プログラム制御回路はプログラムが
チップ外の記憶手段のデータ等を読み込みにいくことを
禁止しているので、プログラム実行中に外部記憶手段へ
のアクセスが禁止される。尚、チップ内蔵ＲＯＭは再書
き込み禁止のもので作られており、許可を受けた後にプ
ログラムを書き換えることはできない。 【０００９】一方プログラムに記載された大当たり等の
確率情報は、乱数発生回路に入力され、該入力された数
値ｍ（100，200）等により大当たりが起こる確率が定ま
る。そして入賞センサーから発信された入賞信号を受け
取った時点の乱数を読み込みこれを中央制御装置に送信
する。従って乱数発生回路は、内蔵ＲＯＭから入力され
る数値により乱数の数が変更されるため、プログラムを
見るだけで大当たり確率を判別することが可能となる。
また入賞確率を定める乱数データは内蔵ＲＯＭに書き込
まれたプログラムから入力される数値により決定される
ために、検査終了後に入賞確率を変更することは不可能
となる。さらに、入賞センサーで検出される入賞波形
は、はっきりとした矩形波ではなく、チャタリングを起
こしている場合が多い。そこで本発明では、クロック発
生回路から適当な波長の分周波を作り出し、該分周波の
周期より短いチャタリング成分を除去する。すなわち、
分周波と入賞波形とを第１Ｄフリップフロップに入力
し、その正の値と分周波を第２Ｄフリップフロップに入
力することにより周期の大きな波形を作り出す。これら
第１、第２Ｄフリップフロップの正の出力をそれぞれア
ンド回路とノア回路に入力すると共にアンド回路の分周
波を逆転させた波形を、ノア回路に分周波を入力するこ
とにより、出力波形がそれぞれ最小波形が分周波と同じ
矩形波となり、これらをＲＳフリップフロップに入力す
ることにより連続した矩形波がつながりチャタリングを
除去した入賞波形となる。これを乱数発生回路に入力す
ることにより入賞球にあった乱数の発生を促すことにな
る。 【００１０】 【実施例】以下に本発明を図示された実施例に従って詳
細に説明する。本発明にかかる遊技機制御用マイクロコ
ンピュータチップ及びそのチップ内の不正プログラム検
出のための照合装置が考える運用方式は図１に示すよう
にＩＣメーカーにより生産されたＥＰＲＯＭ内蔵のチッ
プ（開発チップ）が遊技機用マイクロコンピュータチッ
プメーカーより遊技機開発メーカーに卸され、該開発メ
ーカーは当該ＥＰＲＯＭ内蔵チップを用いて法律に適合
した範囲内で遊技機制御用をプログラムを作成し、これ
を遊技機の第三者検査機関に提出して型式試験申請を行
う。検査機関はチップ内蔵ＥＰＲＯＭにかかれたプログ
ラムが適正なものか否かを試験し、試験結果（合格か否
か）を開発メーカーに通知する。試験に合格したＲＯＭ
データは検査機関からマイクロコンピュータチップメー
カーに対して適合ＲＯＭデータとして流され、そこで各
ＲＯＭに対して個々の機種に対応した識別コード（許可
日等のデータや暗号化キーコードの選択番号を含む）と
所定の暗号化アルゴリズム（例えばフィールエイト）に
より暗号化処理が施された識別コードと内蔵ＲＯＭに記
載されるプログラム、識別コード及び暗号化識別コード
に基づき算出されるチェックコードが付与される。第三
者検査機関は、合格した機種とそれに付与された識別番
号の対応表を作成する。そして適合ＲＯＭデータと識別
コードは例えば公的なＲＯＭ書き込み機関に流され、Ｒ
ＯＭ書き込み機関はＩＣメーカー（又はチップメーカ
ー）から量産用の再書き込み禁止ＲＯＭ（例えばヒュー
ズＲＯＭ）内蔵チップ（量産チップ）の提供を受け、所
定の書式にて型式試験に合格したＲＯＭデータならびに
識別コード及び暗号化識別コードを書き込むと共にＲＯ
Ｍに再書き込み禁止の処理を施す。 【００１１】次にＲＯＭ書き込み機関から型式試験合格
ＲＯＭデータ、識別コード及び暗号化識別コード等が書
き込まれた再書き込み禁止のＲＯＭ内蔵のチップが納品
され、納品されたチップに基づき開発メーカーは遊技機
を生産し、これを第三者監督機関に検定申請し、検定試
験に合格した遊技機がパチンコホールに納品され営業に
用いられる。パチンコホール側は、かかる検定合格した
製品を用いて営業を行う為に監督機関に認定申請を行い
営業が許可される。 【００１２】本発明の遊技機制御用チップは図２のブロ
ック図で示すような構成からなる。図２において５は、
遊技機プログラムの実行・制御を行う中央処理装置（Ｃ
ＰＵ）であり、ＣＰＵ５に動作に必要なクロックを発生
するクロック発生回路６と接続されている。ＣＰＵ５は
各種バスを介して外部の各種データを入力または外部へ
出力するためのパラレル入出力ポートと、遊技用のアプ
リケーションプログラム、照合用の識別コード、それを
所定の暗号化キーコードに基づき暗号化した照合用の識
別コード、エラーコードならびにアプリケーションプロ
グラム、識別コード及びエラーコードから所定のアルゴ
リズム（フィールエイト、循環冗長検査）により算出さ
れたチェックコードが書かれた再書き込み禁止内蔵ＲＯ
Ｍ７と、遊技制御用のデータを一時保存するための内蔵
ＲＡＭ８と、外部装置から入力された認識コードに基づ
きこれが合致していたときに後述する手順にて内蔵ＲＯ
Ｍ７データのチェックコードの算出及び予め内蔵ＲＯＭ
７に書かれたチェックコードとの比較を行い、その後に
内蔵ＲＯＭ７データの内容（識別コード及び暗号化識別
コード又はエラーコード）及び内蔵ＲＡＭ８データの内
容を外部装置に出力する識別手段としての識別回路９
と、時間を設定し各種タイミングを制御するカウンタ・
タイマ回路10と、ＣＰＵの異常動作を監視するウオッチ
ドグタイマ（ＷＤＴ）12と、内蔵ＲＯＭ７以外からのプ
ログラムの実行を禁止する不正アドレス実行禁止制御回
路（ＩＡＴＧ）14と、リセット回路16と接続されてお
り、18は内蔵ＲＯＭ７のメモリー制御回路であり、20は
内蔵ＲＯＭ７のＲＯＭ書き込みの為のメモリープログラ
ム制御回路である。尚、チェックコードの比較の結果正
しい時に識別番号を正しくない時にエラーコードを送信
するように構成されている。また１は、チップ内に装着
された乱数発生回路であり、該乱数発生回路１から出力
される数値は所定の数値ｍ（自然数）内の数値であり、
その数値は内部データバスを介して中央処理装置５に入
力される。この乱数発生回路１から出力される数値は、
遊技機に設置された入賞センサー２の信号をチャタリン
グ除去回路３（チップ内蔵）を経て、入力された時点の
数値が出力される。 【００１３】次に図３に示すものは識別回路９の具体的
なブロック図を示すものであり、識別回路９のデータの
入出力を行うデータ入出力回路22と、データ入出力回路
22を介して外部装置による照合の場合は外部装置から入
力されたトリガタイミングパルスに基づきトリガのタイ
ミングを調整すると共に通信速度に関する情報（ボー・
レート）を出力するタイミング発生回路24と、チップの
内蔵ＲＯＭ，内蔵ＲＡＭアクセス時のアドレスの発生及
びそのアドレスの順次アクセス動作を行うアドレスバス
と接続されたアドレスカウンタ26と、チップのデータバ
スと接続されたパラレル／シリアル変換回路28と、各ブ
ロックの基準クロックの発生、シリアルデータ送信時の
ボー・レートの決定及び各動作時のタイマー監視を行う
デバイダ／タイマ回路30と、外部装置から入力された認
識コードと予め記憶された認識コードとの一致を判定す
る認識コード判定回路32と、チップ内蔵ＲＯＭ７に書き
込まれたプログラム、識別コード、暗号化識別コード及
びエラーコードに基づき所定の前述したアルゴリズムと
同じ手法にてチェックコードを算出するＲＯＭチェック
回路34と、前記データ入出力回路22，タイミング発生回
路24，アドレスカウンタ26，パラレル／シリアル変換回
路28，デバイダ／タイマ回路30，認識コード判定回路32
及びＲＯＭチェック回路34の作動を制御するＩＤコント
ロール回路36とからなる。ＩＤコントロール回路36は、
照合装置から送出された認識コードを確認した後に中央
処理装置５をフローティング状態にするためにバス開放
要求を行い、ＣＰＵ５を一時停止させる。また、データ
入出力回路22には、図４に示すように第三者がいたずら
か何かでマイクロコンピュータチップのＳＤ端子に過度
な電流を流すことにより回路を破壊することが考えられ
るので、かかる場合に遊技機を作動させないように自己
診断回路21を組み込んである。この自己診断回路21は、
ＣＰＵ５からフェッチ・サイクルを受け所定のチェック
パルスを２回発振する発振回路21ａと、該発振回路21ａ
から発振されたチェックパルスをＯＲ回路21ｂ、出力端
子21ｃ、出力回路21ｄ（バッファー機能を持つ）、入力
回路21ｅ（バッファー機能を持つ）、入力端子21ｆを介
して比較回路21ｇに接続されたものからなり、該比較回
路21ｇにはチェックパルス発振回路21ａからも直接パル
スが入力されるように構成されており、さらに前記比較
回路21ｇはリセット回路16へ出力されるようになってい
る。 【００１４】次に乱数発生回路１及びチャタリング除去
回路３は図６に示すような構成からなる。すなわちｎビ
ットのユーザ設定レジスタ４０と、該レジスタ４０と接
続されたリロードレジスタ４１と、リロードレジスタ４
１と接続されたｎビットのプリセッタブルダウンカウン
タ４２と、該カウンタ４２から出力される数値をラッチ
し格納するｎビットの第１レジスタ４３，ｎビットの第
２レジスタ４４とからなり、第２レジスタ４４に転送さ
れた乱数データが内部データバスを介して中央処理装置
４に転送される。このｎビットのプリセッタブルダウン
カウンタ４２は例えば１２ＭＨｚのクロック発生回路６
からクロック信号が入力され、その信号に基づき所定の
数だけカウントを行う。このカウンタ４２のカウントす
べき数値は、リロードレジスタ４１からの入力信号に基
づき変更されるが、図に示すようにカウント終了信号が
インプットされた時にのみ変更されるように構成されて
いる。 【００１５】またチャタリング除去回路３は、入賞セン
サー２からの１２ＭＨｚの入力信号と、クロック発生回
路６のクロック信号を１／２¹³、１／２¹⁴、１／２¹⁵、
１／２¹⁶に分周するプリスケーラ４５によりサンプリン
グクロック信号を作り出し、該作り出したクロック信号
を選択させるサンプリングクロックセレクタ４６と該ク
ロックセレクタ４６で選択されたクロック信号に基づき
そのクロック信号一周期より短いチャタリング成分を取
り除くように構成されている。これは、入賞センサー２
の特性によりチャタリングの波形の周期が長かったり、
短かったりするので、ユーザの都合により自由に選択で
きるようにしたものである。 【００１６】さらにチャタリング除去回路３の出力信号
は、第１レジスタ４４と第１フリップフロップ回路４７
に出力され、第２フリップフロップ回路４８、オア回路
４９、１クロックディレイ５０，５１及び第２レジスタ
のデコード回路５２からなるラッチデータ内部データバ
スを介して読み出す。すなわち第１レジスタにラッチさ
れた乱数データはエンプティフラグが空きならば、エン
プティフラグを立てる。ユーザはエンプティフラグを確
認して第２レジスタに転送された乱数データを読みだ
す。そして読み出した後にエンプティフラグをクリヤす
る。 【００１７】一方チップの内蔵ＲＯＭ７には例えば、図
５に示すように００００Ｈ番地から３ＦＤＦＨ番地まで
のエリアまでをユーザープログラム領域（アプリケーシ
ョンプログラム領域）とし、３ＦＥ０Ｈ番地から３２バ
イトに識別コード、暗号化識別コード及び暗号化キーコ
ードの選択番号が書き込まれている。そして４０００Ｈ
番地から７ＤＦＦ番地までを未使用領域として７Ｅ００
Ｈ番地から７ＦＦＦＨ番地までの５１２バイトを内蔵Ｒ
ＡＭ専用の番地とし、さらに８０００ＨからＦＦＦＦＨ
までを未使用領域としており、例えばメモリーのアドレ
ス制御により通常は、３ＦＣ０Ｈ番地から３ＦＦＦＨ番
地へは、データ内容を読み込めないように制御してい
る。尚、本実施例では、内蔵ＲＡＭの容量は切り替え装
置により２５６／５１２バイトにより切り替わるように
構成されている。 【００１８】次に図７に示すものは本発明にかかる乱数
発生回路１の第２実施例を示すものでチャタリング除去
回路３は前述第１実施例と同じように構成されている。
前述第１実施例のプリセッタブルダウンカウンタ４２の
代わりにｎビットのフリーランニングカウンタ４２ｂを
用い、リロードレジスタ４１から直接にカウンタ４２ｂ
に入力せずに、ｎビットのコンパレータ６０を設置し、
リロードレジスタ４１の数値データｍとカウンタ４２ｂ
の出力データをコンパレータ６０に入力してカウンタ４
２ｂの出力データがリロードレジスタ４１のデータと一
致した時にカウンタ４２ｂにリセット信号を送り、カウ
ンタ４２ｂの数値を０にクリヤーするように構成したも
のからなる。このｎビットのカウンタ４２ｂも例えば１
２ＭＨｚのクロック発生回路６からクロック信号が入力
され、その信号に基づき所定の数（ｍ）だけカウントを
行う。このカウンタ４２のカウントすべき数値は、リロ
ードレジスタ４１からの入力データに基づき変更される
が、図に示すようにカウント数値が予めリロードレジス
タ４１から入力された数値（ｍ）と一致した時にのみ変
更できるように構成されている。 【００１９】チャタリング除去回路３は具体的には以下
の構成からなる。所定の周期に分周されたセレクトクロ
ック波形（ＳＣＬＫ）と入賞センサーからの信号（Ｄ）
を入力する第１Ｄフリップフロップ５３と、該第１Ｄフ
リップフロップ５３の正の出力（ＱＡ）とセレクトクロ
ック波形（ＳＣＬＫ）が入力される第２Ｄフリップフロ
ップ５４と、前記第１及び第２Ｄフリップフロップ５
３，５４の正の出力とインバータ５５を介して入力され
るセレクトクロック波形（ＳＣＬＫ）とが入力されるア
ンド回路５６と、前記第１及び第２Ｄフリップフロップ
５３，５４の正の出力（ＱＡ，ＱＢ）とセレクトクロッ
ク波形（ＳＣＬＫ）とが入力されるノア回路５７と、前
記ノア回路５７とアンド回路５６の出力（Ｓ，Ｒ）が入
力されノア回路５８，５９で構成されたＲＳフリップフ
ロップとからなり、前記ＲＳフリップフロップのＳ側に
インバータ６２を介してクリヤ信号が入力され、かつＲ
Ｓフリップフロップの負の出力側がトライステート出力
される（クリヤ信号がＨのときに出力される）ように構
成され、このトライステートの出力信号を検出信号
（Ｑ）としてとらえ、乱数発生回路１に対して出力する
ように構成されている。 【００２０】以上述べた構成において本発明の実施例に
かかるマイクロコンピュータチップは、次のように作動
する。マイクロコンピュータチップでは、電源が入れら
れた時点で、識別回路号９のデータ入出力回路22内の自
己診断回路21内のチェックパルス発振回路21ａがフェッ
チ・サイクルを受信し、出力端子21ｃ及び比較回路21ｇ
に対して２回ほどチェックパルスを発振し、出力回路21
ｄ、入力回路21ｅ、入力端子21ｆを介して入力されたパ
ルスとを比較する。パルスが一致していれば比較回路21
ｇからリセット回路16に出力されず、一致しないとき
(入力端子から入ってくるパルスがない時)は比較回路21
ｇから回路が異常ということでリセット回路16にリセッ
ト信号を出力し、遊技機制御用ＣＰＵ５をリセットし、
遊技機が作動しないようにする。異常ない時及び外部装
置からの照合信号がインプットされた時には、識別回路
９のＩＤコントロール回路36は、チップのＣＰＵ５をフ
ローティング状態（リセット）とし、次にＲＯＭチェッ
ク回路34に対して内蔵ＲＯＭ７に書かれたデータのチェ
ックを指示する。 【００２１】ＲＯＭチェック回路34は、マイクロコンピ
ュータチップ内蔵のＲＯＭ７にアクセスし、プログラ
ム、識別コード及び暗号化識別コードを順次走査しなが
ら所定のアルゴリズムに従いチェックコードを算出す
る。本実施例では、チェックコードの算出は、日本電信
電話（株）が開発したフィールエイトとか、循環冗長検
査により行っている。算出されたチェックコードは、内
蔵ＲＯＭ７の所定番地に予め記載された算出済みチェッ
クコードとの照合が行われ、一致していない時には遊技
機を停止状態とし、一致していた時には遊技機を作動さ
せる。この時ＣＰＵ５では、ＩＡＴＧ14がプログラムが
走行しているアドレスを常時監視し、規定のアドレス範
囲を外れた時には割込みしてリセット回路を作動させて
いる。またＷＤＴ12がノイズ等による誤動作(暴走)を検
出し、正常な状態に戻すようにしている。尚プログラム
による遊技機の制御はパラレルＩ／Ｏポートを介して制
御が行われている。 【００２２】次に内蔵ＲＯＭに書き込まれたプログラム
に基づき遊技機が作動中において、遊技機の入賞口２に
球が入った時には、図７に示すようにまずチャタリング
除去回路３を経て検出信号が第１レジスタに入力され、
その時点におけるカウンタの数値（乱数）が格納され
る。格納された乱数データは第２レジスタに転送され、
中央処理装置５に送信され、そこでその乱数の数値が大
当たりか否かが判別されることになり、数値が一致した
時には大当たりとして役物が作動し、他方一致しなかっ
た時には大当たりでないとして、役物を作動させない。 【００２３】例えば、プログラムに記載される確率が１
０００分の１の時にはカウンタへに９９９を入力し、カ
ウンタをして０から９９９までカウントすることを繰返
し行わせ、入賞口２に球が入った時点で出力される検出
信号を受け取った時点の第１レジスタに入力されるカウ
ンタのカウント数値ｐ−１（ｐ−１≦９９９）をラッチ
して中央処理装置５に判定させ、ｐ−１＝９９９の時に
大当たりとする（確率は１／１０００）。ここでカウン
タが８ビット（ｎ＝８）の時には最大２５５までしかカ
ウントできないため、確率は１／２５６が最小となる
が、１６ビットのカウンタを用いれば最大６５５３５ま
でカウントでき、確率を１／６５５３６とすることがで
きる。また、複数の乱数発生回路で出てくる数値の判定
を２通り行い、判定がいずれも一致した時に大当たりと
するように構成すれば、例え８ビットのカウンタを用い
た場合には、確率を１／６５５３６まで落すことができ
る。 【００２４】またこの確率を決定するものは内蔵ＲＯＭ
のプログラム領域からカウンタに入力されるプログラム
で決定されるため、検定終了後の確率の変更はプログラ
ム改変としてチェックされるために、事実上できないこ
とになる。 【００２５】次に入賞センサー２から送信される入賞出
力波形にチャタリング部分を含む場合の除去は、図９に
示すように行われる。セレクトクロック波形（ＳＣＬ
Ｋ）は、クロック発生回路６から入賞センサー２の出力
波形の特性に併せて複数種類の分周波を作成し、この中
から適当な周波数のものを選択する。また、クリヤ信号
（ＣＬＲＮ）は、本実施例では常にHIGHの状態に設定し
ている。第１Ｄフリップフロップ５３に入賞波形（Ｄ）
が入力されると、図９で示すような周期の長い矩形波
（ＱＡ）となる。この矩形波（ＱＡ）を第２Ｄフリップ
フロップ５４に入力することにより、矩形波（ＱＡ）に
タイムラグを与えた矩形波（ＱＢ）となる。 【００２６】これら矩形波（ＱＡ，ＱＢ）をそれぞれ、
アンド回路５６及びノア回路５７に入力することによ
り、最小周期がセレクトクロック波形（ＳＣＬＫ）と同
じ構成からなる矩形波（Ｓ，Ｒ）となる。さらにこれら
矩形波（Ｓ，Ｒ）を２つのノア回路５８，５９からなる
ＲＳフリップフロップに入力することにより、連続した
矩形波がつながり周期の大きな矩形波（Ｑ）として出力
される。この矩形波は、最初に入力された入賞波形
（Ｄ）よりも若干遅れた波形となるが、チャタリングが
完全に除去されたものとなる。尚、本実施例ではチャタ
リング除去回路を１個設けたもので構成したが、これに
限定されるものではなく入賞センサーの数に合わせて回
路を複数設けるのが好ましい。 【００２７】 【効果】以上述べたように本発明にかかるマイクロコン
ピュータチップでは、チップ内に乱数発生回路を内蔵さ
せ、その乱数が出力される範囲を内蔵ＲＯＭのプログラ
ム領域に記載されたデータに基づくように構成すると共
に内蔵ＲＯＭ内のプログラムを遊技機の起動時に識別回
路でチェックするように構成したので、第三者検査機関
は大当たりの起こる確率を簡単に判別することができ
る。また大当たりの確率を検定後に改変することができ
ないことから、遊技者は安心して遊技をすることができ
る。さらに、チャタリング除去回路をチップ内に装着し
ており、乱数発生回路にノイズのない入賞信号が入力さ
れることになるので、入賞数に対応した乱数の発生を行
うことができ、誤動作を防ぐことができる。

【図面の簡単な説明】 【図１】 本発明かかる装置の運用方式を示す概略図で
ある。 【図２】 本発明にかかるマイクロコンピュータチップ
ブロック図である。 【図３】 チップ内の識別回路回路のブロック図であ
る。 【図４】 データ入力回路に組み込まれた自己診断回路
のブロック図である。 【図５】 内蔵ＲＯＭ及び内蔵ＲＡＭに格納されている
プログラム等の番地を示す図である。 【図６】 チップに内蔵される乱数発生回路の第１実施
例を示すブロック図である。 【図７】 チップに内蔵される乱数発生回路の第２実施
例を示すブロック図である。 【図８】 チャタリング除去回路のブロック図である。 【図９】 チャタリング除去回路における核部所の波形
を示すタイミングチャートである。 【符号の説明】 １ 乱数発生回路 ２ 入賞センサー ３ チャタリング除去回路 ５ 中央処理装置（ＣＰＵ） ６ クロック発生回路 ７ 再書き込み禁止内蔵ＲＯＭ ８ 内蔵ＲＡＭ ９ 識別回路 10 カウンタ・タイマ回路 11 パラレル入出力ポート 12 ウォッチドグタイマ（ＷＤＴ） 14 不正アドレス実行禁止制御回路（ＩＡＴＧ） 16 リセット回路 18 メモリー制御回路 20 メモリープログラム制御回路 21 自己診断回路 21ａ チェックパルス発生回路 21ｂ ＯＲ回路 21ｃ 出力端子 21ｄ 出力回路 21ｅ 入力回路 21ｆ 入力端子 21ｇ 比較回路 21ｈ 切換回路 22 データ入出力回路 24 タイミング発生回路 26 アドレスカウンタ 28 パラレル／シリアル変換回路 30 デバイダ／タイマ回路 32 認識コード判定回路 34 ＲＯＭチェック回路 36 ＩＤコントロール回路 40 ユーザ設定レジスタ 41 リロードレジスタ 42 プリセッタブルカウンタ 42ｂ フリーランニングカウンタ 43 第１レジスタ 44 第２レジスタ 45 プリスケーラ 46 クロックセレクタ 47 第１フリップフロップ 48 第２フリップフロップ 49 オア回路 50，51 １クロックディレイ 52 デコード回路 53 第１Ｄフリップフロップ 54 第２Ｄフリップフロップ 55 インバータ 56 アンド回路 57 ノア回路 58，59 ノア回路 60 コンパレータ 62 インバータ

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 内蔵ＲＯＭと、遊技制御用のデータを一
   時保存するための内蔵ＲＡＭと、内蔵ＲＯＭデータのチ
   ェックコードの算出及び予め内蔵ＲＯＭに書かれたチェ
   ックコードとの比較を行い、その後に内蔵ＲＯＭデータ
   の内容及び内蔵ＲＡＭデータの内容を外部装置に出力す
   る識別手段としての識別回路と、内蔵ＲＯＭに書かれた
   アプリケーションプログラム及びユーザーデータに基づ
   き遊技プログラムを実行するための中央処理装置と、ア
   プリケーションプログラムからの信号に基づき前記中央
   処理装置に対して乱数を送信する乱数発生回路と、入賞
   口に設けた入賞センサーからの信号を検知しチャタリン
   グを除去する回路とからなり、前記乱数発生回路がチャ
   タリング除去回路を介して入賞センサーからの信号を受
   けた時に乱数データを中央処理装置に送信するように構
   成されており、チャタリング除去回路が、所定の周期に
   分周されたセレクトクロック波形と入賞センサーからの
   信号を入力する第１Ｄフリップフロップと、該第１Ｄフ
   リップフロップの出力とセレクトクロック波形が入力さ
   れる第２Ｄフリップフロップと、前記第１及び第２Ｄフ
   リップフロップの出力とインバータを介して入力される
   セレクトクロック波形とが入力されるアンド回路と、前
   記第１及び第２Ｄフリップフロップの出力とセレクトク
   ロック波形とが入力されるノア回路と、前記ノア回路と
   アンド回路の出力が入力されるＲＳフリップフロップと
   からなり、前記ＲＳフリップフロップのＳ側にクリヤ信
   号の否定したものが入力され、かつＲＳフリップフロッ
   プの負の出力側がトライステート出力されるように構成
   され、このトライステートの出力信号は、最初に入賞さ
   れた入賞波形が、クロックセレクタで選択されたクロッ
   ク信号に基づきそのクロック信号一周期より短いチャタ
   リング成分を取り除いた入賞信号として、その入賞信号
   を受けた時に乱数データを中央処理装置に送信すること
   を特徴とする遊技機制御用マイクロコンピュータチッ
   プ。