JP2000155690A - 演算処理装置 - Google Patents

Abstract

(57)【要約】 【課題】同一アドレス内で割込みルーチンが順次実行さ
れる場合、メモリアクセスの回数が削減されて割込み応
答速度を十分に高めることのできる演算処理装置を提供
する。 【解決手段】割込み処理制御回路１３が、割り込まれた
メインルーチンへ制御を戻すリターン命令に応答して、
次の割込み要求が存在しかつその割込み要求の割込みが
許可されていた場合は、メモリ２０上のＣＰＵ内情報を
ＣＰＵ１０内へ復元する処理を省いて次の割込みに応じ
た割込みルーチンを起動するものであって、さらに次の
割込み要求による割込みが許可されているか否かを判定
するにあたり、フラグレジスタ１５を参照して割込モー
ド記憶レジスタ１４に有効な割込許否情報が格納されて
いたときは割込モード記憶レジスタ１４に格納された割
込許否情報を、マルチプレクサ１６を経由して参照し
て、メモリ２０に対するメモリアクセスの回数を削減す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、割込み要求に応じ
た割込みルーチンを起動する演算処理装置に関する。

【０００２】

【従来の技術】従来より、プログラムカウンタ情報が格
納されるプログラムカウンタと、各レベルの割込みが許
可されているか否かをあらわす割込許否情報や演算結果
の状態をあらわす情報等（以下、ＰＳＷ（Ｐｒｏｃｅｓ
ｓｏｒ Ｓｔａｔｕｓ Ｗｏｒｄ）情報と称する）が格
納されるＰＳＷレジスタと、演算結果や作業用のデータ
である汎用レジスタ情報が格納される汎用レジスタとを
内蔵したＣＰＵ、および割込みにあたりプログラムカウ
ンタ情報，ＰＳＷ情報，汎用レジスタ情報が退避される
スタック領域を有する主記憶部を備えた演算処理装置が
知られている。

【０００３】図５は、従来の演算処理装置において、同
一アドレス内で割込みルーチンが順次実行される様子を
示す図である。

【０００４】メインルーチンの実行中に、１回目の割込
み要求が発生する。ここで、ＣＰＵ内のＰＳＷレジスタ
に格納されるＰＳＷ情報のうちの割込許否情報は、１回
目の割込み要求、および後述する２回目，３回目の割込
み要求を許可するものであるとする。また、２回目の割
込み要求のレベルは、１回目の割込み要求のレベルと同
等以下のレベルであり、３回目の割込み要求のレベル
は、２回目の割込み要求のレベルと同等以下のレベルで
あるものとする。

【０００５】割込許否情報は、１回目の割込み要求を許
可するものであるため、１回目の割込み要求が受け付け
られる。すると、図５に示す退避処理１＿１が行なわれ
る。この退避処理１＿１では、ＣＰＵ内のプログラムカ
ウンタ，ＰＳＷレジスタ，汎用レジスタに格納されたプ
ログラム情報，ＰＳＷ情報，汎用レジスタ情報が主記憶
上のスタック領域に退避される。

【０００６】次に、１回目の割込み要求に対応する１回
目の割込みルーチンが実行される。ここで、１回目の割
込みルーチンの実行中に２回目の割込み要求が発生す
る。割込許否情報は２回目の割込み要求も許可するもの
であるが、２回目の割込み要求のレベルは１回目の割込
み要求のレベルと同等以下であるため、１回目の割込み
ルーチンがそのまま続行される。１回目の割込みルーチ
ンが終了すると、メインルーチンへ制御を戻すリターン
命令に応答して、図５に示す復元処理１＿２が行なわれ
る。この復元処理１＿２では、主記憶上のスタック領域
に退避されたプログラムカウンタ情報，ＰＳＷ情報，汎
用レジスタ情報が、ＣＰＵ内のプログラムカウンタ，Ｐ
ＳＷレジスタ，汎用レジスタに復元される。

【０００７】さらに、２回目の割込み要求が発生してい
るため、同一アドレス内で２回目の割込み要求に応答し
て、前述した退避処理１＿１と同じ退避処理２＿１が行
なわれ、引き続き２回目の割込みルーチンが実行され
る。ここで、２回目の割込みルーチンの実行中に３回目
の割込み要求が発生する。割込許否情報は３回目の割込
み要求も許可するものであるが、３回目の割込み要求の
レベルは２回目の割込み要求のレベルと同等以下である
ため、２回目の割込みルーチンがそのまま続行される。
２回目の割込みルーチンが終了すると、メインルーチン
へ制御を戻すリターン命令に応答して、前述した復元処
理１＿２と同じ復元処理２＿２が行なわれる。以下、２
回目の割込み要求の場合と同様にして、同一アドレス内
で３回目の割込み要求に応答して、前述した退避処理２
＿１と同じ退避処理３＿１、３回目の割込みルーチンの
実行、前述した復元処理２＿２と同じ復元処理３＿２が
順次行なわれてメインルーチンへ制御が戻る。

【０００８】

【発明が解決しようとする課題】上述した演算処理装置
では、同一アドレス内で割込みルーチンが３回にわたり
順次実行される。このため、同じ内容のプログラムカウ
ンタ情報，ＰＳＷ情報，汎用レジスタ情報が主記憶上の
スタック領域に３回退避され、また同じ内容のプログラ
ムカウンタ情報，ＰＳＷ情報，汎用レジスタ情報が主記
憶上のスタック領域からＣＰＵ内のプログラムカウン
タ，ＰＳＷレジスタ，汎用レジスタに３回復元される。
従って、無駄な処理があり、これに伴い割込み応答速度
が低いという問題がある。

【０００９】そこで、特開昭５７−１４３６４３号公報
には、割込みルーチン実行中に次の割込み要求があった
場合、その割込みルーチン終了後に行なわれるリターン
命令に応答して、主記憶上のスタック領域に退避された
割込許否情報を読み出して次の割込み要求を許可するか
否かを判定し、次の割込要求が許可されていると判定さ
れた場合、割込みルーチン終了後に行なわれる復元処理
および次の割込みルーチン実行前に行なわれる退避処理
を省略する技術が提案されている。この技術では、割込
みルーチン終了後に行なわれる復元処理と次の割込みル
ーチン実行前に行われる退避処理が省かれるため、同一
アドレス内で割込みルーチンが順次実行される場合、前
述した、同じ内容のＣＰＵ内情報が主記憶上のスタック
領域に繰り返し退避され、また同じ内容のＣＰＵ内情報
が主記憶上のスタック領域からＣＰＵ内に繰り返し復元
される技術と比較し、メモリアクセスの回数が削減され
て割込み応答速度が高まる。

【００１０】しかし、この技術では、割込み要求毎に、
主記憶上のスタック領域から割込許否情報を読み出す必
要があり、このため同一アドレス内で割込みルーチンが
順次実行される場合、主記憶上のスタック領域に対して
その都度メモリアクセスが行なわれる。従って、割込み
応答速度を十分高めることは困難である。特にメモリア
クセス時のＣＰＵに対して、例えば数クロック分のウエ
イトサイクルが挿入される構成を採用した場合、数クロ
ック分のウエイトサイクルの時間だけメモリサイクルの
時間も長くなり、割込み応答速度を十分高めることはさ
らに困難になる。

【００１１】本発明は、上記事情に鑑み、同一アドレス
内で割込みルーチンが順次実行される場合、メモリアク
セスの回数が削減されて割込み応答速度を十分に高める
ことのできる演算処理装置を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】上記目的を達成する本発
明の演算処理装置は、割込み要求に応じて、プログラム
カウンタ情報および各レベルの割込みが許可されている
か否かをあらわす割込許否情報を含む、ＣＰＵの現在の
状態をあらわすＣＰＵ内情報を主記憶上に退避した上
で、その割込み要求に対応した割込みルーチンに遷移す
る割込受付手段と、割り込まれたルーチンへ制御を戻す
リターン命令に応答して主記憶上のＣＰＵ内情報をＣＰ
Ｕ内へ復元する復元手段とを備えた演算処理装置におい
て、ＣＰＵ内の、ＣＰＵ内情報の格納場所とは別に、Ｃ
ＰＵ内に、割り込まれたルーチンの割込許否情報を退避
しておく割込モード記憶レジスタと、その割込モード記
憶レジスタに有効な割込許否情報が格納されているか否
かをあらわす情報を記憶しておくフラグレジスタとを備
え、上記復元手段が、リターン命令に応答して、次の割
込み要求が存在するか否かを判定する第１の判定と、そ
の割込み要求による割込みが許可されているか否かを判
定する第２の判定とを行なって、次の割込み要求が存在
しかつその割込み要求の割込みが許可されていた場合は
主記憶上のＣＰＵ内情報をＣＰＵ内へ復元する処理を省
いて次の割込み要求に応じた割込みルーチンを起動する
ものであって、この復元手段はさらに、上記第２の判定
を行なうにあたり、上記フラグレジスタを参照して上記
割込モード記憶レジスタに有効な割込許否情報が格納さ
れているか否かを判定し、その割込モード記憶レジスタ
に有効な割込許否情報が格納されていたときは上記割込
モード記憶レジスタに格納された割込許否情報を参照し
て上記第２の判定を行ない、上記割込モード記憶レジス
タに有効な割込許否情報が格納されていないときは主記
憶上のＣＰＵ内情報の割込許否情報を参照して上記第２
の判定を行なうとともにこの割込許否情報を割込モード
記憶レジスタに格納して上記フラグレジスタの内容を変
更するものであることを特徴とする。

【００１３】本発明の演算処理装置は、復元手段が、次
の割込み要求が存在しかつその割込み要求による割込み
が許可されている場合は主記憶上のＣＰＵ内情報をＣＰ
Ｕ内へ復元する処理を省いて次の割込み要求に応じた割
込みルーチンを起動するものであるため、最初の割込み
ルーチン終了後に行なわれる復元処理と次の割込みルー
チン実行前に行われる退避処理が省かれることとなり、
同一アドレス内で割込みルーチンが順次実行される場
合、前述した従来の、割込み要求毎に主記憶上のスタッ
ク領域から割込許否情報を読み出す技術と同様、メモリ
アクセスの回数が削減されて割込み応答速度が高まる。
これに加え、本発明ではさらに、復元手段が、次の割込
み要求による割込みが許可されているか否かを行なう第
２の判定にあたり、ＣＰＵ内の、割込モード記憶レジス
タに格納された割込許否情報を参照するものであるた
め、次の割込み要求による割込みが許可されているか否
かを行なう判定にあたり主記憶に対するメモリアクセス
が行われることはなく、同一アドレス内で割込みルーチ
ンが順次実行される場合、上述の従来の技術と比較し、
メモリアクセスの回数がさらに削減される。従って、割
込み応答速度を十分に高めることができる。

【００１４】ここで、上記復元手段はさらに、割込みル
ーチン実行時であって、かつリターン命令実行時以外の
タイミングにおける割込み受付時に、上記フラグレジス
タに、上記割込モード記憶レジスタに有効な割込許否情
報が格納されていることを表す情報を記憶させるもので
あることが効果的である。

【００１５】このようにすると、例えば初期状態におい
て、フラグレジスタがリセットされている場合であって
も、上記割込み受付時に、フラグレジスタに、割込モー
ド記憶レジスタに有効な割込許否情報が格納されている
ことを表す情報が記憶されるため、割込モード記憶レジ
スタから有効な割込許否情報を読み出すことにより、退
避されたＣＰＵ内情報のうちのＰＳＷ情報を外部メモリ
から読み出すという動作が不要になり、従って最初の割
込みルーチンからのリターン時（復元処理）にメモリア
クセスが行なわれこともなく、メモリアクセスの回数を
さらに削減することができる。

【００１６】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００１７】図１は、本発明の第１実施形態の演算処理
装置の回路構成を示した図である。

【００１８】図１に示す演算処理装置１００には、ＣＰ
Ｕ１０と、主記憶部（以下メモリと記述する）２０と、
複数の割込み要求信号が出力される割込み回路３０とが
備えられている。ＣＰＵ１０，メモリ２０，割込み回路
３０は、システムバス４０で互いに接続されている。

【００１９】ＣＰＵ１０には、外部バス制御回路１１
と、割込み受付回路１２と、割込み処理制御回路１３
と、割込モード記憶レジスタ１４と、フラグレジスタ１
５と、マルチプレクサ１６と、その他図示しないプログ
ラムカウンタ，ＰＳＷレジスタ，汎用レジスタ等が備え
られている。

【００２０】外部バス制御回路１１は、システムバス４
０を経由してメモリ２０や割込み回路３０とデータのや
り取りを行なう。

【００２１】割込み受付回路１２は、割込み回路３０か
ら出力される複数の割込み信号を入力し、入力された割
込み要求信号のうち最も優先順位の高いレベルの割込み
要求信号を受け付けて、その割り込み要求信号をあらわ
すデータを割込み処理制御回路１３に向けて出力する。

【００２２】割込み処理制御回路１３には、図示しない
割込受付手段および復元手段が備えられている。割込み
処理制御回路１３の割込受付手段は、割込み受付回路１
２からの割込み要求に応じて、ＣＰＵ１０内のプログラ
ムカウンタ，ＰＳＷレジスタ，汎用レジスタに格納され
た、ＣＰＵ１０の現在の状態をあらわすプログラムカウ
ンタ情報，各レベルの割込みが許可されているか否かを
あらわす割込許否情報を含むＰＳＷ情報，演算結果や作
業用のデータである汎用レジスタ情報（以下、これらプ
ログラムカウンタ情報，ＰＳＷ情報，汎用レジスタ情報
を、ＣＰＵ内情報と総称する）を、外部バス制御回路１
１，システムバス４０を経由してメモリ２０上に退避し
た上で、その割込み要求に対応した割込みルーチンに遷
移する。割込み処理制御回路１３の復元手段について
は、割込モード記憶レジスタ１４、フラグレジスタ１
５、マルチプレクサ１６を説明した後で行なう。

【００２３】割込モード記憶レジスタ１４には、割り込
まれたルーチンの割込許否情報が退避される。

【００２４】フラグレジスタ１５には、割込モード記憶
レジスタ１４に有効な割込許否情報が格納されているか
否かをあらわす情報が記憶される。

【００２５】マルチプレクサ１６は、フラグレジスタ１
５の情報に応じて、割込モード記憶レジスタ１４に格納
された割込許否情報、もしくはメモリ２０の、外部バス
制御回路１１を経由したＣＰＵ内情報のうちの割込許否
情報を、割込み処理制御回路１３に向けて出力する。

【００２６】割込み処理制御回路１３の復元手段では、
割り込まれたルーチンへ制御を戻すリターン命令に応答
して、次の割込み要求が存在するか否かを判定する第１
の判定と、その割込み要求による割込みが許可されてい
るか否かを判定する第２の判定とを行なって（第１の判
定と第２の判定の順番はどちらでもよい）、次の割込み
要求が存在しかつその割込み要求の割込みが許可されて
いた場合は、メモリ２０上のＣＰＵ内情報をＣＰＵ１０
内のプログラムカウンタ、ＰＳＷレジスタ、汎用レジス
タへ復元する処理を省いて、次の割込みに応じた割込み
ルーチンを起動する。このため、割込みルーチン終了後
に行なわれる復元処理および次の割込みルーチン実行前
に行なわれる退避処理が省かれることとなり、同一アド
レス内で割込みルーチンを順次実行するにあたり、従来
の、割込み要求毎に主記憶上のスタック領域から割込許
否情報を読み出す技術と同様、メモリアクセスの回数が
削減される。

【００２７】さらに、この割込み処理制御回路１３の復
元手段では、次の割込み要求による割込みが許可されて
いるか否かを判定する第２の判定を行なうにあたり、フ
ラグレジスタ１５を参照して割込モード記憶レジスタ１
４に有効な割込許否情報が格納されているか否かを判定
し、その割込モード記憶レジスタ１４に有効な割込許否
情報が格納されていたときは割込モード記憶レジスタ１
４に格納された割込許否情報を、マルチプレクサ１６を
経由して参照して第２の判定を行なう。このように、次
の割込み要求による割込みが許可されているか否かを行
なう判定にあたり、メモリ２０に対するメモリアクセス
が行われることはなく、前述した従来の、割込み要求毎
に主記憶上のスタック領域から割込許否情報を読み出す
技術と比較し、同一アドレス内で割込みルーチンが順次
実行される場合、メモリアクセスの回数が削減される。
従って、割込み応答速度を十分に高めることができる。

【００２８】尚、割込モード記憶レジスタ１４に有効な
割込許否情報が格納されていないときは、メモリ２０上
の、ＣＰＵ内情報のうちの割込許否情報を、外部バス制
御回路１１，マルチプレクサ１６を経由して参照して第
２の判定を行なうとともに、この割込許否情報を割込モ
ード記憶レジスタ１４に格納してフラグレジスタ１５の
内容を変更する。

【００２９】このように構成された演算処理装置１００
において、同一アドレス内で割込みルーチンが順次実行
される場合について、図２，図３、および前述した図５
を参照して説明する。

【００３０】図２は、図１に示す演算処理装置におい
て、割り込まれたメインルーチンへ制御を戻すリターン
命令に応答して起動されるルーチンのフローチャートを
示す図、図３は、図２に示すルーチンにおけるフラグレ
ジスタの遷移状態を示す図である。

【００３１】メインルーチンの実行中に、１回目の割込
み要求が発生する。ここでは、割込許否情報は、１回目
の割込み要求、および後述する２回目，３回目の割込み
要求を許可するものであるとする。また、２回目の割込
み要求のレベルは、１回目の割込み要求のレベルと同等
以下のレベルであり、３回目の割込み要求のレベルは、
２回目の割込み要求のレベルと同等以下のレベルである
ものとする。

【００３２】割込許否情報は、１回目の割込み要求を許
可するものであるため、１回目の割込み要求が受け付け
られる。これにより、図５に示す退避処理１＿１が行な
われ、ＣＰＵ内情報がメモリ２０に退避されて１回目の
割込みルーチンが実行される。この１回目の割込みルー
チン実行中に２回目の割込み要求が発生するが、２回目
の割込み要求のレベルは、１回目の割込み要求のレベル
と同等以下のレベルであるため、１回目の割込みルーチ
ンがそのまま続行される。１回目の割込みルーチン終了
後、割り込まれたメインルーチンへ制御を戻すリターン
命令に応答して、図２に示すルーチンが起動される。

【００３３】図２に示すステップＳ１１において、フラ
グレジスタ１５のフラグが‘１’か‘０’かが判定され
る。ここで、フラグレジスタ１５の遷移状態について図
３を参照して説明する。フラグレジスタ１５のフラグ
は、図３に示す、リターン命令でかつ割込みが有る条件
１では、‘１’にセットされる。また、ＣＰＵ１０がリ
セットされたり、リターン命令以外で割込み要求が受け
付けられたり（多重割込みにおける、ある割込みルーチ
ンが実行中に優先順位の高い他の割込み要求の受付
け）、あるいはリターン命令でかつ次の割込みが無い条
件２では、‘０’にリセットされる。

【００３４】再びステップＳ１１に戻って説明を続け
る。フラグレジスタ１５のフラグは、最初はＣＰＵ１０
のリセットにより‘０’にリセットされている。従っ
て、このステップＳ１１では、フラグレジスタ１５のフ
ラグは‘０’であると判定され、ステップＳ１２に進
む。ステップＳ１２では、退避されたＣＰＵ内情報のう
ちのＰＳＷ情報をメモリ２０から読み出してステップＳ
１３に進む。

【００３５】ステップＳ１３では、読み出したＰＳＷ情
報のうちの割込許否情報が有効か否か、即ち割込みが許
可されているか禁止されているかが判定（前述した第２
の判定）される。ここでは、割込許否情報は、前述した
ように１回目，２回目，３回目の割込み要求を許可する
ものであるため、割込みは許可されていると判定されて
ステップＳ１４に進む。ステップＳ１４では、許可され
ている割込み要求が有るか否かが判定（前述した第１の
判定）される。ここでは、２回目の割込み要求が有るた
め、割込み要求が有ると判定されてステップＳ１５に進
む。

【００３６】ステップＳ１５ではフラグレジスタ１５の
フラグが‘１’か‘０’かが判定される。フラグレジス
タ１５のフラグは‘０’であるため、ステップＳ１６に
進む。ステップＳ１６では、読み出されたＰＳＷ情報の
うちの割込許否情報を割込モード記憶レジスタ１４にロ
ードする。また、リターン命令でかつ割込みが受け付け
られている（条件１）ため、フラグレジスタ１５のフラ
グを‘１’にセットする。その後、２回目の割込みルー
チンへ制御を移すための手続きが行なわれる。このた
め、図５に示す復元処理１＿２および退避処理２＿１の
内ＰＳＷ情報の読み出し以外が省略され、これに伴いメ
モリ２０のアクセスも省略される。

【００３７】引き続き、２回目の割込みルーチンが実行
される。この２回目の割込みルーチンの実行中に３回目
の割込み要求が発生する。３回目の割込み要求のレベル
は、２回目の割込み要求のレベルと同等以下のレベルで
あるため、２回目の割込みルーチンがそのまま続行され
る。２回目の割込みルーチン終了後、割り込まれたメイ
ンルーチンへ制御を戻すリターン命令に応答して、図２
に示すルーチンが再び起動される。

【００３８】ステップＳ１１では、今度はフラグレジス
タ１５のフラグが‘１’にセットされているため、ステ
ップＳ１７に進む。ステップＳ１７では、あらかじめ退
避されたＰＳＷ情報のうちの割込許否情報を割込モード
記憶レジスタ１４から読み出してステップＳ１３に進
む。ステップＳ１３では、割込許否情報が有効か否かが
判定される。割込許否情報は有効であるため、ステップ
Ｓ１４に進む。ステップＳ１４では、割込み要求の有無
が判定される。３回目の割込み要求が有るため、割込み
要求有りと判定されてステップＳ１５に進む。ステップ
Ｓ１５ではフラグレジスタ１５のフラグが‘１’か
‘０’かが判定される。フラグレジスタ１５のフラグが
‘１’にセットされているため、フラグは‘１’と判定
され、さらに３回目の割込みルーチンへ制御を移すため
の手続きが行なわれる。このため、図５に示す復元処理
２＿２および退避処理３＿１が省略され、これに伴いメ
モリ２０のアクセスは完全に省略される。

【００３９】引き続き３回目の割込みルーチンが実行さ
れる。３回目の割込みルーチンが終了後、メインルーチ
ンへ制御を戻すリターン命令において、図２に示すルー
チンが再び起動される。すると、前述したようにしてス
テップＳ１１，ステップＳ１７，ステップＳ１３を順次
実行してステップＳ１４に進む。ステップＳ１４では、
割込み要求が今度は無いため、ステップＳ１８に進む。
ステップＳ１８では、フラグレジスタ１５のフラグが
‘１’か‘０’かが判定される。ここではフラグレジス
タ１５のフラグは‘１’であるため、ステップＳ１９に
進む。ステップＳ１９では、退避されたＰＳＷ情報をメ
モリ２０から読み出してステップＳ２０に進む。

【００４０】ステップＳ２０では、読み出されたＰＳＷ
情報をＣＰＵ１０内のＰＳＷレジスタにセット（格納）
する。また、退避されたＣＰＵ内情報（除く：ＰＳＷ情
報）をメモリ２０から読み出してＣＰＵ１０内のプログ
ラムカウンタ，汎用レジスタにセット（格納）する。さ
らに、スタックポインタを更新する。また、リターン命
令でかつ割込みが無い（条件２）ため、フラグレジスタ
１５のフラグを‘０’にリセットして、このルーチンを
終了し、メインルーチンに戻る。

【００４１】次に、本発明の第２実施形態の演算処理装
置について説明する。

【００４２】第１実施形態の演算処理装置では、図３を
参照して説明したように、リターン命令以外で割込み要
求が受け付けられた場合（条件２）、フラグレジスタ１
５のフラグが‘０’にリセットされる。すると、図２に
示すステップ１１において、フラグレジスタ１５のフラ
グは‘０’であると判定され、ステップＳ１２に進み、
退避されたＣＰＵ内情報のうちのＰＳＷ情報をメモリ２
０から読み出すという動作が行なわれる。即ち、最初の
割込みルーチンからのリターン時（図５に示す復元処理
１＿２）ではメモリアクセスが行なわれる。従って、３
つ以上の割込みが連続する場合は半数以上のメモリアク
セスが削減されるが、２つの連続する割込みの場合は１
／４程度の削減となる。そこで、第２実施形態の演算処
理装置では、復元手段がさらに、割込みルーチン実行時
であって、かつリターン命令実行時以外のタイミングに
おける割込み受付時に、フラグレジスタ１５に、割込モ
ード記憶レジスタ１４に有効な割込許否情報が格納され
ていることを表す情報を記憶させることとする。

【００４３】図４は、第２実施形態の演算処理装置にお
けるフラグレジスタの遷移状態を示す図である。

【００４４】フラグレジスタ１５のフラグは、図４に示
す条件１のように、割込み受付けが有る場合は‘１’に
セットされる。また、ＣＰＵ１０がリセットされたり、
あるいはリターン命令でかつ次の割込みが無い条件２で
は‘０’にリセットされる。以下、第２実施形態の演算
処理装置において、同一アドレス内で割込みルーチンが
順次実行される場合について、図２，図４、および図５
を参照して説明する。

【００４５】フラグレジスタ１５のフラグは、初期状態
では、条件２（ＣＰＵリセット）により‘０’にリセッ
トされる。ここで、メインルーチンの実行中に、１回目
の割込み要求が発生し、図５に示す退避処理１＿１が行
なわれてＣＰＵ内情報がメモリ２０に退避されるととも
にＰＳＷ情報のうちの割込許否情報が割込モード記憶レ
ジスタ１４に格納される。また、ここで、フラグレジス
タ１５のフラグが‘１’にセットされる。さらに、１回
目の割込みルーチンが実行される。この１回目の割込み
ルーチン実行中に２回目の割込み要求が発生するが、２
回目の割込み要求のレベルは、１回目の割込み要求のレ
ベルと同等以下のレベルであるため、１回目の割込みル
ーチンがそのまま続行される。１回目の割込みルーチン
終了後、割り込まれたメインルーチンへ制御を戻すリタ
ーン命令に応答して、図２に示すルーチンが起動され
る。

【００４６】先ず、ステップＳ１１において、フラグレ
ジスタ１５のフラグが‘１’か‘０’かが判定される。
ここで、上述したようにフラグレジスタ１５のフラグは
‘１’にセットされているため、このステップＳ１１
ではフラグレジスタ１５のフラグは‘１’であると判定
され、ステップＳ１７に進む。ステップＳ１７では、あ
らかじめ退避されたＰＳＷ情報のうちの割込許否情報を
割込モード記憶レジスタ１４から読み出してステップＳ
１３に進む。ステップＳ１３では、割込許否情報が有効
か否かが判定される。割込許否情報は有効であるため、
ステップＳ１４に進む。以下、前述したようにして各ス
テップを実行する。このように第２実施形態の演算処理
装置では、最初の割込みルーチンからのリターン時（図
５に示す復元処理１＿２）ではメモリアクセスが行なわ
れことはなく、従ってメモリアクセスの回数をさらに削
減することができる。

【００４７】

【発明の効果】以上説明したように、本発明によれば、
同一アドレス内で割込みルーチンが順次実行される場
合、メモリアクセスの回数が削減されて割込み応答速度
を十分に高めることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の演算処理装置の回路構
成を示した図である。

【図２】図１に示す演算処理装置において、割り込まれ
たメインルーチンへ制御を戻すリターン命令に応答して
起動されるルーチンのフローチャートを示す図である。

【図３】図２に示すルーチンにおけるフラグレジスタの
遷移状態を示す図である。

【図４】第２実施形態の演算処理装置におけるフラグレ
ジスタの遷移状態を示す図である。

【図５】従来の演算処理装置において、同一アドレス内
で割込みルーチンが順次実行される様子を示す図であ
る。

【符号の説明】

１０ ＣＰＵ １１ 外部バス制御回路 １２ 割込み受付回路 １３ 割込み処理制御回路 １４ 割込モード記憶レジスタ １５ フラグレジスタ １６ マルチプレクサ ２０ メモリ ３０ 割込み回路 １００ 演算処理装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】 割込み要求に応じて、プログラムカウン
   タ情報および各レベルの割込みが許可されているか否か
   をあらわす割込許否情報を含む、ＣＰＵの現在の状態を
   あらわすＣＰＵ内情報を主記憶上に退避した上で、該割
   込み要求に対応した割込みルーチンに遷移する割込受付
   手段と、 割り込まれたルーチンへ制御を戻すリターン命令に応答
   して主記憶上のＣＰＵ内情報をＣＰＵ内へ復元する復元
   手段とを備えた演算処理装置において、 ＣＰＵ内の、ＣＰＵ内情報の格納場所とは別に、ＣＰＵ
   内に、割り込まれたルーチンの割込許否情報を退避して
   おく割込モード記憶レジスタと、該割込モード記憶レジ
   スタに有効な割込許否情報が格納されているか否かをあ
   らわす情報を記憶しておくフラグレジスタとを備え、 前記復元手段が、リターン命令に応答して、次の割込み
   要求が存在するか否かを判定する第１の判定と、該割込
   み要求による割込みが許可されているか否かを判定する
   第２の判定とを行なって、次の割込み要求が存在しかつ
   その割込み要求の割込みが許可されていた場合は主記憶
   上のＣＰＵ内情報をＣＰＵ内へ復元する処理を省いて次
   の割込み要求に応じた割込みルーチンを起動するもので
   あって、 この復元手段はさらに、前記第２の判定を行なうにあた
   り、前記フラグレジスタを参照して前記割込モード記憶
   レジスタに有効な割込許否情報が格納されているか否か
   を判定し、該割込モード記憶レジスタに有効な割込許否
   情報が格納されていたときは前記割込モード記憶レジス
   タに格納された割込許否情報を参照して前記第２の判定
   を行ない、前記割込モード記憶レジスタに有効な割込許
   否情報が格納されていないときは主記憶上のＣＰＵ内情
   報の割込許否情報を参照して前記第２の判定を行なうと
   ともにこの割込許否情報を割込モード記憶レジスタに格
   納して前記フラグレジスタの内容を変更するものである
   ことを特徴とする演算処理装置。
2. 【請求項２】 前記復元手段はさらに、割込みルーチン
   実行時であって、かつリターン命令実行時以外のタイミ
   ングにおける割込み受付時に、前記フラグレジスタに、
   前記割込モード記憶レジスタに有効な割込許否情報が格
   納されていることを表す情報を記憶させるものであるこ
   とを特徴とする請求項１記載の演算処理装置。