KR100300510B1 - 전자 기기 장치 - Google Patents

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KR100300510B1
KR100300510B1 KR1019990002407A KR19990002407A KR100300510B1 KR 100300510 B1 KR100300510 B1 KR 100300510B1 KR 1019990002407 A KR1019990002407 A KR 1019990002407A KR 19990002407 A KR19990002407 A KR 19990002407A KR 100300510 B1 KR100300510 B1 KR 100300510B1
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가제토고우세이
오오시타사토시
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야마시나 마꼬도
가부시키가이샤 반다이
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Abstract

<과제>
전원 투입시에 핀 단자의 단락 체크를 함과 함께, 더욱 개선된 세큐리티 체크를 하는 것에 의해서 오동작을 확실하게 방지하면서, 부정한 카트리지를 배제할 수 있는 전자 기기 장치를 제공하는 것을 목적으로 한다.
<해결 수단>
전자 기기 장치 본체(2)와, 전자 기기 장치 본체(2)에 장착/탈착이 자유롭게 장착되는 카트리지(5)를 갖고, 카트리지(5)는 복수의 단자를 갖는 커넥터를 구비하고, 상기 커넥터를 통해서 전자 기기 장치 본체(2)와 접속된다. 전자 기기 장치 본체(2)는 복수의 단자를 통해서 접속되는 회로부의 단락 검출을 하기 위한 제 1 단락 검출 신호를 출력하는 제 1 신호 출력 수단과, 제 2 단락 검출 신호를 출력하는 제 2 신호 출력 수단을 갖는다. 카트리지(5)는 복수의 단자를 통해서 제 1 단락 검출 신호 및 제 2 단락 검출 신호를 수신하는 수신 수단[이니셜 제어부(47)]을 갖고, 이니셜 제어부(47)는 수신한 제 1 및 제 2 단락 검출 신호에 기초하여 단락하고 있는가 여부를 판정하는 판정 수단[단락 판정 수단(52)]을 갖고 구성된다.

Description

전자 기기 장치{A electronic equipment}
<발명이 속하는 기술 분야>
본원 발명은 전자 기기 장치 본체에 장착/탈착이 자유롭게 장착되는 카트리지를 갖고, 이 카트리지에 조립되는 메모리로부터 게임 프로그램을 판독하여 실행하는 전자 기기 장치에 관한 것이다.
<종래의 기술>
종래, 카트리지를 장착/탈착이 자유롭게 전자 기기 장치 본체에 장착하고, 카트리지에 조립되는 메모리로부터 게임 프로그램을 판독하여 실행하는 전자 기기 장치가 여러 종류 제안되고 있다. 종래 이런 종류의 전자 기기 장치에 장착되는 카트리지는 접속용의 커넥터를 갖고, 커넥터에는 복수의 핀 단자가 설치되고, 이들 핀 단자를 경유해서 전자 기기 장치 본체 쪽의 회로부와, 카트리지 쪽의 메모리 회로부가 전기적으로 접속되어 있다.
최근에 제안되는 전자 기기 장치는 기술 진보가 상당하고, 전자 기기 장치 본체 쪽과, 카트리지 쪽의 사이에서 여려 종류의 데이터나 각종 신호의 전달을 하기 위한 다수의 핀 단자가 설치되어 있다. 이와 같이 커넥터의 한정된 공간에 다수의 핀 단자를 배열하면, 각각의 핀 단자의 폭을 좁게 설정함과 동시에, 인접하는 핀 단자 사이의 간격도 가능한 좁게 할 필요가 있다.
또한, 종래의 전자 기기 장치는, 카트리지가 장착되면, 그 카트리지가 정규의 카트리지인가, 부정한 카트리지인가를 판정하고, 부정한 카트리지인 경우에는 게임 프로그램의 실행을 금지하도록 하고 있다.
예를 들면, 전자 기기 장치 본체 쪽에 설치된 메모리에 상표 등의 제 1 화상 데이터를 기억하고, 카트리지 쪽에 설치된 메모리에 제 2 화상 데이터를 기억하여 두고, 양쪽의 화상 데이터가 일치한 경우에만 게임의 실행을 허가하도록 하고 있다.
그러나, 커넥터의 한정된 공간에 다수의 핀 단자를 배열하고, 각각의 핀 단자의 폭을 좁게 설정함과 함께, 인접하는 핀 단자 사이의 간격도 가능한 좁게 한 경우는, 카트리지를 장착할 때의 근소한 차이로 인해서 핀 단자가 다른 핀 단자나 회로부와 접촉하는 경우가 예상된다. 이와 같이 핀 단자가 다른 핀 단자나 회로부와 접속하면, 신호가 적절하게 전달되지 않는다던가, 다른 신호로 둔갑하는 등 하여, 오동작을 일으킬 우려가 있었다.
또한, 종래의 전자 기기 장치는 장착된 카트리지가 진정한 것이 아닌 경우에는, 그 카트리지를 배제하도록 하고 있음에도 불구하고, 시장에는 여전히 부정한 카트리지가 돌아다니고 있으며, 더욱 개량된 세큐리티 체크를 하는 것에 의해서, 부정한 카트리지를 확실하게 배제하는 것이 요구되고 있었다.
본원 발명은 상기를 감안하여 제안된 것으로서 복수의 핀 단자와, 이들 핀 단자에 접속되는 회로부의 단락을 확실하게 검출하여, 오동작을 방지할 수 있는 전자 기기 장치를 제공하는 것을 목적으로 한다.
또한, 본원 발명은 전원 투입시에 핀 단자의 단락 체크를 자동적으로 함과 함께, 더욱 개선된 세큐리티 체크를 하는 것으로서, 오동작을 확실하게 방지하면서, 부정한 카트리지를 배제할 수 있는 전자 기기 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명에 관계되는 전자 기기 장치의 회로부의 블록도.
도 2는 전자 기기 장치 본체와 카트리지의 사이의 신호의 전달을 나타내는 설명도.
도 3은 커넥터의 핀 단자의 배열과, 핀 단자를 경유해서 전달되는 단락 검출 신호를 나타내는 설명도.
도 4는 도 1의 이니셜 제어부의 블록도.
도 5는 도 4의 이니셜 체크부의 블록도.
도 6은 도 1의 버스 인터페이스의 블록도.
도 7은 전자 기기 장치 본체 쪽의 시스템 LSI에서의 제어 처리를 나타내는 플로차트.
도 8은 카트리지 쪽의 이니셜 제어부에서의 제어 처리를 나타내는 플로차트.
도 9는 단락 검출시의 신호 파형도.
* 도면의 주요부분에 대한 부호의 설명 *
1: 전자 기기 장치2: 전자 기기 장치 본체
3: 시스템 LSI4: 커넥터
5: 카트리지6: 커넥터
7: 키 조작부11: CPU
15: ROM17: 버스 인터페이스
19: RAM43: 마스크 ROM
45: S-RAM47: 이니셜 제어부
51: 이니셜 체크부52: 단락 판정 회로
54: 시프트 레지스터61: 시프트 레지스터
62: 레지스터63: 비교 회로
<과제를 해결하기 위한 수단>
본 발명이 제공하는 청구항 1에 관계되는 전자 기기 장치는 상기 목적을 달성하기 위해서, 하기의 요건을 구비하는 것을 특징으로 한다. 즉,
(a) 전자 기기 장치 본체와, 상기 전자 기기 장치 본체에 장착/탈착이 자유롭게 장착되는 카트리지를 갖는 것.
(b) 상기 카트리지는 복수의 단자를 갖는 커넥터를 구비하고, 상기 커넥터를 통해서 전자 기기 장치 본체와 접속되는 것.
(c) 상기 전자 기기 장치 본체는, 상기 복수의 단자를 통해서 접속되는 회로부의 단락 검출을 하기 위한 제 1 단락 검출 신호를 출력하는 제 1 신호 출력 수단을 갖는 것.
(d) 상기 전자 기기 장치 본체는 상기 제 1 단락 검출 신호를 출력한 후에 제 2 단락 검출 신호를 출력하는 제 2 신호 출력 수단을 갖는 것.
(e) 상기 제 1 단락 검출 신호는 복수의 비트로 이루어지고, 각각의 비트는 상기 커넥터의 각각의 단자를 경유해서 전송되는 것.
(f) 상기 제 1 단락 검출 신호를 형성하는 각각의 비트는 인접하는 단자를 경유하는 비트끼리가 서로 다른 논리 레벨로 설정되어 있는 것.
(g) 상기 제 2 단락 검출 신호는 복수의 비트로 이루어지고, 각각의 비트는 상기 커넥터의 각각의 단자를 경유해서 전송되는 것.
(h) 상기 제 2 단락 검출 신호를 형성하는 각각의 비트는 인접하는 단자를 경유하는 비트끼리가 서로 다른 논리 레벨로 설정되고, 또한 제 1 단락 검출 신호에 대응하는 각각의 비트의 논리 레벨과는 다른 논리 레벨로 설정되어 있는 것.
(i) 상기 카트리지는 상기 복수의 단자를 통해서 제 1 단락 검출 신호 및 제 2 단락 검출 신호를 수신하는 수신 수단을 갖는 것.
(j) 상기 수신 수단은 수신한 제 1 및 제 2 단락 검출 신호에 기초하여 단락하고 있는가 여부를 판정하는 판정 수단을 갖는 것.
(k) 상기 판정 수단은, 제 1 단락 검출 신호의 인접하는 비트끼리의 논리 레벨이 서로 다른 논리 레벨이고, 또한 제 2 단락 검출 신호의 인접하는 비트끼리의 논리 레벨이 서로 다른 논리 레벨이고, 또한 제 2 단락 검출 신호를 형성하는 각각의 비트가 대응하는 제 1 단락 검출 신호의 각각의 비트의 논리 레벨과 다른 논리 레벨인 경우에, 단락 검출 결과가 양호하다는 판정을 하는 것.
또한, 본 발명이 제공하는 청구항 2에 관계되는 전자 기기 장치는 청구항 1에 하기의 요건을 부가한 것을 특징으로 한다. 즉,
(a) 상기 카트리지는 게임 프로그램을 기억한 프로그램 기억 수단과, 세큐리티 체크(security check)에 관한 제 1 코드 데이터를 기억한 제 1 코드 데이터 기억 수단을 갖는 것.
(b) 상기 카트리지는 상기 판정 수단에 의해서 단락 검출 결과가 양호하다고 판정된 경우에 상기 제 1 코드 데이터 기억 수단으로부터 제 1 코드 데이터를 판독하는 판독 수단을 갖는 것.
(c) 상기 카트리지는 상기 판독된 제 1 코드 데이터를 상기 커넥터를 통해서 전자 기기 장치 본체에 출력하는 코드 데이터 출력 수단을 갖는 것.
(d) 상기 전자 기기 장치 본체는 세큐리티 체크에 관한 제 2 코드 데이터를 기억한 제 2 코드 데이터 기억 수단을 갖는 것.
(e) 상기 전자 기기 장치 본체는 제 1 코드 데이터와 제 2 코드 데이터를 비교하고, 양쪽이 소정의 관계에 있는가 여부를 판정하는 비교 판정 수단을 갖는 것.
(f) 상기 전자 기기 장치 본체는, 비교 판정 수단에 의해서 제 1 코드 데이터와 제 2 코드 데이터가 소정의 관계에 없다고 판정된 경우, 상기 카트리지로부터 전자 기기 장치 본체에의 게임 프로그램의 전송을 금지하는 금지 수단을 갖는 것.
(g) 상기 전자 기기 장치 본체는, 비교 판정 수단에 의해서 제 1 코드 데이터와 제 2 코드 데이터가 소정의 관계에 있다고 판정된 경우에, 상기 카트리지로부터 전자 기기 장치 본체에 게임 프로그램의 전송을 허가하는 허가 수단을 갖는 것.
(h) 상기 전자 기기 장치 본체는 상기 카트리지로부터 전송된 게임 프로그램에 기초하여 게임에 관계되는 제어 처리를 실행하는 제어 처리 수단을 갖는 것.
<발명의 실시의 형태>
본원 발명에 관계되는 전자 기기 장치의 실시의 형태를 도면에 기초하여 설명한다.
청구항 1에 관계되는 전자 기기 장치(1)는 도 1 내지 도 3에 나타내는 바와 같이 전자 기기 장치 본체(2)와, 상기 전자 기기 장치 본체(2)에 장착/탈착이 자유롭게 장착되는 카트리지(5)를 구비한다. 카트리지(5)는 복수의 단자(핀 단자)를 갖는 커넥터(6)를 구비하고, 상기 커넥터(6)를 통해서 전자 기기 장치 본체(2)와 접속된다. 동일하게, 전자 기기 장치 본체(2)는 복수의 단자(핀 단자)를 갖는 커넥터(4)를 구비하고, 상기 커넥터(4)를 통해서 카트리지(5)와 접속된다. 즉, 카트리지(5)가 전자 기기 장치 본체(2)에 접속되면, 커넥터(4)와 커넥터(6)의 각각에 대응하는 핀 단자끼리가 접속되고, 이들 단자를 통해서 전자 기기 장치 본체(2)와 카트리지(5)가 전기적으로 접속된다.
전자 기기 장치 본체(2)는 시스템 LSI(3)와 시스템 LSI(3)에 접속되는 키 조작부(7), 스피커(8), LCD 패널(9)을 갖는다. 키 조작부(7)는 방향 키, 선택 키, 결정 키 등의 복수의 키 스위치를 갖는다. 스피커(8)는 게임에 관한 각종 음성, 효과음 등을 출력한다. LCD 패널(9)은 전원 투입시의 초기 화면이나, 게임의 전개에 따라서 각종의 캐릭터나 배경 화상을 표시한다.
도 1에 나타내는 바와 같이 시스템 LSI(3)는, CPU(11)와, ROM(15)과, 버스 인터페이스(I/F) 회로(17)와, RAM(19)과, DMA 컨트롤러(21)(DMAC)와, 표시 제어 회로(23)와, LCD 인터페이스(I/F) 회로(25)와, 키 인터페이스(I/F) 회로(27)와, 사운드 컨트롤러(29)를 갖는다. 이들 각각의 회로부는 내부 버스(13)를 통해서 서로 접속된다. 또한 시스템 LSI(3)에는 발진 회로(33)(OSC)가 설치되어 있다.
ROM(15)에는 전원이 온 되었을 때에 초기화를 하여 단락 체크 및 세큐리티 체크를 실행하기 위한 초기화 프로그램 등의 여러 가지의 프로그램이나 각종 게임의 제어 데이터 등이 기억되어 있다.
CPU(11)는 ROM(15)에 기억된 각종 프로그램이나 제어 데이터에 기초하여 전체적인 제어 처리를 실행하는 것이다.
버스 인터페이스(I/F) 회로(17)는 시스템 LSI(3)의 각각의 회로부와 접속되고, 카트리지(5)와의 사이에서 데이터나 각종 신호의 전달을 하기 위한 인터페이스이다. 또한 버스 인터페이스 회로(17)는 단락 검출을 하기 위한 제 1 및 제 2 단락 검출 신호를 기억한 기억부를 갖고, 전원 투입시에 이 제 1 및 제 2 단락 검출 신호를 출력한다. 즉, 버스 인터페이스 회로(17)는 커넥터(4, 6)의 각각의 단자를 통해서 접속되는 회로부의 단락 검출을 하기 위한 제 1 단락 검출 신호를 출력하는 제 1 신호 출력 수단을 갖고, 이 제 1 단락 검출 신호를 출력한 후에 제 2 단락 검출 신호를 출력하는 제 2 신호 출력 수단을 갖는다.
RAM(19)은 표시 데이터나 사운드 데이터 등의 각종 사운드를 일시적으로 기억하는 기억부이다.
DMA 컨트롤러(21)는 RAM(19)과 접속되고, RAM(19)에 기억된 표시 데이터나 사운드 데이터 등의 각종 데이터를 CPU(11)의 제어를 통하지 않고 직접적으로 표시 제어 회로(23)나 사운드 컨트롤러(29)에 전송하는 것이다.
표시 제어 회로(23)는 DMA 컨트롤러(21)와 접속되고, DMA 컨트롤러(21)로부터 전송된 좌표 데이터, 폰트 데이터, 화상 데이터 등의 각종 데이터를 표시용 데이터로 가공하기 위한 표시에 관한 제어를 하는 것이다.
사운드 컨트롤러(29)는 DMA 컨트롤러(21)와 접속되고, DMA 컨트롤러(21)로부터 전송된 사운드 데이터 등의 각종 데이터를 음성 신호로 변환하여 스피커(8)에 출력하는 것이다.
LCD 인터페이스 회로(25)는 표시 제어 회로(23)와 접속되고, 표시 제어 회로(23)로부터 입력한 표시 데이터를 LCD 패널(9)에 출력하는 것이다.
키 인터페이스 회로(27)는 키 조작부(7)와 접속되고, 키 조작부(7)의 키 스위치가 조작된 때에 조작 신호를 CPU(11)에 출력하는 것이다.
발진 회로(33)는 발진기(31)와 접속되고, 발진기(31)로부터의 일정 주기의 발진 펄스를 분주하여 주기가 다른 복수 종류의 클럭 펄스를 생성한다. 시스템 LSI(3)는 발진 회로(33)로부터의 일정 주기의 클럭 펄스에 기초하여 시간 정보를 출력하는 시간 정보 출력부를 갖는다.
도 2에 나타내는 바와 같이 시스템 LSI(3)와 카트리지(5)는 커넥터(4, 6)를 통해서 접속되고, 이 커넥터(4, 6)를 경유해서 어스(GND) 및 전원(VCC)이 시스템LSI(3)로부터 카트리지(5)에 공급됨과 함께, 여러 가지의 데이터의 전달이 행해진다. 또한, 신호(X0 내지 X7) 및 클럭 신호가 시스템 LSI(3)로부터 카트리지(5)에 전송됨과 함께, OK 신호가 카트리지(5)로부터 시스템 LSI(3)에 전송된다.
도 3에 나타내는 바와 같이 단락 검출을 하기 위한 제 1 단락 검출 신호는 복수의 비트로 이루어지고, 각각의 비트는 커넥터(6)의 각각의 핀 단자를 경유해서 패러렐로 전송된다. 이 제 1 단락 검출 신호를 형성하는 각각의 비트는 서로 인접하는 핀 단자를 경유하는 비트끼리가 서로 다른 논리 레벨로 설정되어 있다.
즉, 커넥터(6)의 핀 단자(P2)를 경유하여 전송되는 신호(X0)는 논리 레벨「0」으로 설정되고, 핀 단자(P3)를 경유하여 전송되는 신호(X1)는 논리 레벨 「1」로 설정되고, 핀 단자(P4)를 경유하여 전송되는 신호(X2)는 논리 레벨 「0」으로 설정되고, 핀 단자(P5)를 경유하여 전송되는 신호(X3)는 논리 레벨 「1」로 설정되고, 핀 단자(P6)를 경유하여 전송되는 신호(X4)는 논리 레벨 「0」으로 설정되고, 핀 단자(P7)를 경유하여 전송되는 신호(X5)는 논리 레벨 「1」로 설정되고, 핀 단자(P8)를 경유하여 전송되는 신호(X6)는 논리 레벨 「0」으로 설정되고, 핀 단자(P9)를 경유하여 전송되는 신호(X7)는 논리 레벨 「1」로 설정된다.
또한, 상기에서는, 핀 단자(P2)로부터 핀 단자(P9)까지의 8개의 연속되어 배치된 각각의 핀 단자를 경유해서 제 1 단락 검출 신호를 전송하도록 구성하였으나, 본 발명은 이에 한정되지 않고, 연속해서 배치된 더욱 많은 핀 단자를 경유해서 제 1 단락 검출 신호를 전송하도록 구성하여도 된다.
상기 제 1 단락 검출 신호를 출력한 후에 전송되는 제 2 단락 검출 신호는복수의 비트로 이루이지고, 각각의 비트는 커넥터(6)의 각각의 단자(핀)를 경유해서 패러렐로 전송된다. 이 제 2 단락 검출 신호를 형성하는 각각의 비트는 서로 인접하는 핀 단자를 경유하는 비트끼리가 서로 다른 논리 레벨로 설정되고, 또한, 제 1 단락 검출 신호의 대응하는 각각의 비트의 논리 레벨과는 다른 논리 레벨로 설정되어 있다.
즉, 커넥터(6)의 핀 단자(P2)를 경유하여 전송되는 신호(X0)는, 논리 레벨 「1」로 설정되고, 핀 단자(P3)를 경유해서 전송되는 신호(X1)는, 논리 레벨 「0」으로 설정되고, 핀 단자(P4)를 경유하여 전송되는 신호(X2)는, 논리 레벨 「1」로 설정되고, 핀 단자(P5)를 경유해서 전송되는 신호(X3)는, 논리 레벨 「0」으로 설정되고, 핀 단자(P6)를 경유하여 전송되는 신호(X4)는, 논리 레벨 「1」로 설정되고, 핀 단자(P7)를 경유해서 전송되는 신호(X5)는, 논리 레벨 「0」으로 설정되고, 핀 단자(P8)를 경유하여 전송되는 신호(X6)는, 논리 레벨 「1」로 설정되고, 핀 단자(P9)를 경유해서 전송되는 신호(X7)는, 논리 레벨 「0」으로 설정된다.
또한 상기에서는 핀 단자(P2)로부터 핀 단자(P9)까지의 8개의 연속하여 배치된 각각의 핀 단자를 경유해서 제 2 단락 검출 신호를 전송하도록 구성하였으나, 본 발명은 이것에 한정되는 것이 아니고, 연속해서 배치된 더욱 많은, 또는 8개보다 적은 수량의 핀 단자를 경유해서 제 2 단락 검출 신호를 전송하도록 구성하여도 된다.
다시 도 1을 참조하면, 카트리지(5)는 마스크(MASK) ROM(43), S-RAM(45), 이니셜 제어부(47)를 갖고, 이들 각각의 회로부는 버스(41)를 통해서 서로 접속되어있다.
마스크 ROM(43)에는, 게임 프로그램이 기억되어 있고, 이들 게임 프로그램에 따라서 게임이 진행된다.
S-RAM(45)은 백업용의 전지를 갖고 있고, 불휘발성의 메모리로서 기능한다. S-RAM(45)에는 각종 게임 정보, 예를 들면 게임을 종료하였을 시점에서의 데이터 등이 기억된다. 오락자는 다음에 전원을 투입했을 때에 이 S-RAM(45)에 기억된 게임 정보를 참조하는 것에 의해서, 전번에 종료한 부분에서부터 다시 게임을 재개할 수 있다.
또한, 본 발명은 상기 S-RAM(45)에는 한정되지 않고, 다른 적당한 종류의 불휘발성 메모리를 이용할 수 있다.
도 4에 나타내는 바와 같이 이니셜 제어부(47)는 이니셜 체크부(54)와 액세스 컨트롤부(53)와, 뱅크 제어부(55)와, 시리얼 ROM 인터페이스(57)(I/F)를 갖는다.
이니셜 체크부(51)는 상기 커넥터(6)의 복수의 단자를 통해서 제 1 단락 검출 신호 및 제 2 단락 검출 신호를 수신하는 수신 수단을 갖고, 이 수신한 제 1 단락 검출 신호 및 제 2 단락 검출 신호에 기초하여 커넥터(6)를 통해서 접속되는 회로부의 단락 검출을 하는 것이다.
액세스 컨트롤부(53)는 마스크 ROM(43)과 접속됨과 함께, S-RAM(45)과 접속되어 있고, 시스템 LSI(3)로부터의 제어 지령에 기초하여 마스크 ROM(43)에의 액세스와 S-RAM(45)에의 액세스를 제어하는 것이다.
뱅크 제어부(55)는 마스크 ROM(43)과 접속되고, 시스템 LSI(3)로부터의 제어 지령에 기초하여 뱅크 전환에 관계되는 제어를 한다. 또한 뱅크 제어부(55)는 S-RAM(45)과 접속되어 있다.
시리얼 ROM 인터페이스(57)는 엑세스 컨트롤부(53)와 접속되어 있다.
도 5에 나타내는 바와 같이 상기 이니셜 체크부(51)는 단락 판정 회로(52)와, 시프트 레지스터(54)를 갖는다.
단락 판정 회로(52)는 수신한 제 1 및 제 2 단락 검출 신호에 기초하여, 복수의 핀 단자와, 이들 핀 단자에 접속되는 접속선 및 회로부가 단락하고 있는가 여부를 판정하는 판정 수단이다. 이 판정 수단은, 수신한 제 1 단락 검출 신호의 서로 인접하는 비트끼리의 논리 레벨이 서로 다른 논리 레벨이고, 또한 수신한 제 2 단락 검출 신호의 서로 인접하는 비트끼리의 논리 레벨이 서로 다른 논리 레벨이고, 또한 제 2 단락 검출 신호를 형성하는 각각의 비트가, 대응하는 제 1 단락 검출 신호의 각각의 비트의 논리 레벨과는 다른 논리 레벨인 경우에, 복수의 핀 단자와, 이들 핀 단자에 접속되는 접속선 및 회로부가 단락 상태가 아닌 것을 판정하는 것이다.
시프트 레지스터(54)는 단락 판정 회로(52)가 단락 상태가 아닌 것을 판정한 경우, 즉, 단락 검출 결과가 양호하다는 것을 판정한 경우에, 나중에 설명하는 OK 신호를 출력한다.
이상과 같이, 청구항 1에 관계되는 발명은 전원 투입시에 있어서, 제 1 단락 검출 신호의 서로 인접하는 비트끼리의 논리 레벨이 서로 다른 논리 레벨이고, 또한, 제 2 단락 검출 신호의 서로 인접하는 비트끼리의 논리 레벨이 서로 다른 논리 레벨이고, 또한 제 2 단락 검출 신호를 형성하는 각각의 비트가 대응하는 제 1 단락 검출 신호의 각각의 비트의 논리 레벨과는 다른 논리 레벨인 경우에, 복수의 핀 단자와, 이들 핀 단자에 접속되는 회로부가 단락 상태가 아닌 것을 판정하도록 구성하였으므로, 세큐리티 체크를 하는데 앞서서 용이하게 단락 체크를 할 수 있고, 확실하게 오동작을 방지할 수 있다.
다음으로 청구항 2에 관계되는 발명을 설명한다.
도 1에 나타내는 바와 같이, 카트리지(5)는 마스크 ROM(43)을 갖는다. 이 마스크 ROM(43)은 게임 프로그램을 기억한 프로그램 기억 수단이다. 또한, 이니셜 제어부(47) 내에 설치되는 시프트 레지스터(54)는 세큐리티 체크에 관한 제 1 코드 데이터, 즉, 도9(e)에 나타내는 바와 같은 18 비트의 시리얼 데이터로 이루어지는 OK 신호를 기억한 제 1 코드 데이터 기억 수단이다.
또한 이니셜 제어부(47)는 단락 판정 회로(52)가 단락 상태가 아닌 것을 판정한 경우, 즉, 단락 검출 결과가 양호하다는 것을 판정한 경우에, 제 1 코드 데이터 기억 수단[시프트 레지스터(54)]으로부터 제 1 코드 데이터를 판독하는 판독 수단을 갖는다. 그리고 이니셜 제어부(47)는 이 판독된 제 1 코드 데이터(OK 신호)를 커넥터(6)를 통해서 시스템 LSI(3)에 출력하는 코드 데이터 출력 수단을 갖는다.
도 6은 도 1에 나타내는 버스 인터페이스(17)의 내부 구성을 나타낸 블록도이다.
버스 인터페이스(17)는 시프트레지스터(61)와, 시프트레지스터(62)와, 비교회로(63)와, 플립플롭 회로(64, 65)를 갖는다.
시프트 레지스터(61)는 카트리지(5)의 이니셜 제어부(47)로부터 전송되어 오는 제 1 코드 데이터를 입력함과 함께, 클럭 신호를 입력하고 있고, 이 클럭 신호에 동기하여 제 1 코드 데이터를 순차로 출력한다.
시프트 레지스터(62)는 세큐리티 체크에 관한 제 2 코드 데이터를 기억하는 제 2 코드 데이터 기억 수단이다.
비교 회로(63)는 시프트 레지스터(61)로부터 제 1 코드 데이터를 입력함과 함께, 시프트 레지스터(62)로부터 제 2 코드 데이터를 입력하고, 양쪽이 일치하는가 여부를 판정한다. 즉, 비교 회로(63)는 제 1 코드 데이터와 제 2 코드 데이터를 비교하고, 양쪽이 소정의 관계에 있는가 여부를 판정하는 비교 판정 수단이다.
이 제 1 코드 데이터와 제 2 코드 데이터의 비교 판정은 양쪽이 일치한 경우뿐만 아니라, 한 쪽의 코드 데이터가 다른 쪽이 코드 데이터를 보완하는 경우, 예를 들면, 한쪽의 코드 데이터를 형성하는 각각의 비트의 논리 레벨이, 다른 쪽의 코드 데이터의 대응하는 각각의 비트의 논리 레벨과는 다른 경우도 포함된다.
플립플롭 회로(64, 65)에는 클럭 신호가 부여됨과 함께, 플립플롭 회로(64)에는 비교 회로(63)로부터의 출력 신호가 부여된다. 그리고, 플립플롭 회로(65)의 출력 신호는, 시스템 제어 레지스터(70)에 부여되어 제 1 코드 데이터와 제 2 코드 데이터가 소정의 관계에 있는 것을 나타내는 플래그, 또는 소정의 관계에 없는 것을 나타내는 플래그로서 기록된다.
CPU(11)는, 상기 시스템 제어 레지스터(70)에 기록된 플래그에 기초하여 각종 제어 처리를 실행한다. 즉, CPU(11)는 비교 판정 수단[비교 회로(63)]에 의해서 제 1 코드 데이터와 제 2 코드 데이터가 소정의 관계에 없다고 판정된 경우에 카트리지(5)로부터 전자 기기 장치 본체(2)에의 소정의 게임 프로그램의 전송을 금지하는 금지 수단이다. 또한 CPU(11)는 비교 판정 수단[비교 회로(63)]에 의해서 제 1 코드 데이터와 제 2 코드 데이터가 소정의 관계에 있다고 판정된 경우에 카트리지(5)로부터 전자 기기 장치 본체(2)에의 게임 프로그램의 전송을 허가하는 허가 수단이다. 그리고, CPU(11)는 카트리지(5)로부터 전송된 게임 프로그램에 기초하여 게임에 관계되는 제어 처리를 실행하는 제어 처리 수단이다.
또한, 버스 인터페이스(17)는, 레지스터(66, 67)와, 타이밍 회로(68)와, 셀렉터(69)를 갖는다.
레지스트(66)에는 제 1 단락 검출 신호가 기억되어 있다. 또한 레지스터(67)에는 제 2 단락 검출 신호가 기억되어 있다.
타이밍 회로(68)는 클럭 신호를 입력하고, 이 클럭 신호에 동기하여 동작한다. 또한, 타이밍 회로(68)의 출력은 셀렉터(69)와 접속되고, 제 1 단락 검출 신호의 출력 타이밍과, 제 2 단락 검출 신호의 출력 타이밍을 부여하는 것이다.
셀렉터(69)는 레지스터(66, 67)와 접속되고, 타이밍 회로(68)로부터의 타이밍에 기초하여 제 1 단락 검출 신호의 출력 타이밍과, 제 2 단락 검출 신호의 출력 타이밍을 전환한다.
이상과 같이 청구항 2에 관계되는 발명은 전원 투입시에 복수의 핀 단자를 경유하는 회로부의 단락 체크를 함과 함께, 또한 세큐리티 체크를 하도록 구성하였으므로, 오동작을 확실하게 방지하면서, 부정한 카트리지를 배제할 수 있다.
다음으로 도 7 내지 도 9를 참조하여 작용을 설명한다. 도 7은 전자 기기 장치 본체(7) 쪽의 시스템 LSI(3)에서의 제어 처리를 나타내는 플로차트이고, 도 8은 카트리지(5) 쪽의 이니셜 제어부(47)에서의 제어 처리를 나타내는 플로차트이고, 도 9는 신호 파형도이다.
스텝(S1)에 있어서, 카트리지(5)를 전자 기기 장치 본체(2)에 장착하고, 그 후, 키 조작부(7)를 조작하여 전원을 투입하면, 전자 기기 장치 본체(2)로부터의 카트리지(5)에 전원이 공급된다[스텝(S2)].
이와 같이 전자 기기 장치 본체(2)로부터 카트리지(5)에 전원이 공급되면, 각각의 회로부의 초기화를 실행한다[스텝(S3, S4)].
시스템 LSI(3)에서는 스텝(S5)에 있어서, 도 3에 나타내는 바와 같은 제 1 단락 검출 신호를 카트리지(5)에 출력한다. 즉, 도 9(c)에 나타내는 시각(t3)까지의 사이의 제 1 단락 검출 신호를 형성하는 신호(X7 내지 X4)가 출력됨과 함께, 도 9(d)에 나타내는 시각(t3)까지의 사이에서 제 1 단락 검출 신호를 형성하는 신호(X3 내지 X0)가 출력된다.
그 후, 스텝(S7)에 있어서, 또한, 도 3에 나타내는 바와 같은 제 2 단락 검출 신호를 카트리지(5)에 출력한다. 즉, 도 9(c)에 나타내는 시각(t3)에서 제 2 단락 검출 신호를 형성하는 신호(X7 내지 X4)가 출력됨과 함께, 도9(d)에 나타내는 시각(t3)에서 제 2 단락 검출 신호를 형성하는 신호(X3 내지 X0)가 출력된다.
카트리지(5)의 이니셜 제어부(47)에서는 상기 제 1 단락 검출 신호를 수신[스텝(S6)]한 후에, 제 2 단락 검출 신호를 수신한다[스텝(S8)]. 여기서, 이니셜 제어부(47)는 도 9(b)에 나타내는 리셋 신호가 논리 레벨 「0」에서 논리 레벨 「1」로 상승하는 시각(t1)으로부터 소정 시간(T1) 이상의 사이에서 제 1 단락 검출 신호를 검출한 것, 및 그 후, 시각(t1)에서 소정 시간(T2)(T2>T1)이 경과한 후에 있어서, 제 2 단락 검출 신호를 검출한 것을 판정한다. 상기 소정 시간(T1, T2)의 값은, 제 1 단락 검출 신호를 확실하게 검출할 수 있는 적당한 값으로 설정할 수 있다. 예를 들면, 소정 시간(T1)은, 도 9(a)에 나타내는 클럭 신호의 적어도 3 주기분에 상응하는 시간 이상의 길이로 설정하면 좋다.
계속해서 스텝(S9)에서는 이니셜 제어부(47)가 상기 수신한 제 1 및 제 2 단락 검출 신호에 기초하여, 복수의 핀 단자 및 이들 핀 단자에 접속되는 각각의 회로부가 단락하고 있는가 여부를 판정한다. 즉, 이니셜 제어부(47)는 수신한 제 1 단락 검출 신호의 서로 인접하는 비트끼리의 논리 레벨이 서로 다른 논리 레벨이고, 또한 수신한 제 2 단락 검출 신호의 서로 인접하는 비트끼리의 논리 레벨이 서로 다른 논리 레벨이고, 또한 제 2 단락 검출 신호를 형성하는 각각의 비트가 대응하는 제 1 단락 검출 신호의 각각의 비트의 논리 레벨과는 다른 논리 레벨인 경우에는 쇼트 체크 OK, 즉, 단락 검출 결과가 양호하다는 판정을 한다[스텝(S10)].
이상과 같이, 단락 검출 결과가 양호하다는 것을 판정하면, 스텝(S10)에서 스텝(S11)에 진행하고, OK 신호를 시스템 LSI(3)에 출력한다. 즉, 이니셜 제어부(47)는, 도 9(e)에 나타내는 바와 같이 시각(t3)에서 소정 시간(T3)이 경과한 시각(t4)에 있어서, 시작 부호 1비트와, 특정의 코드 데이터 16 비트와, 종료부호 1 비트로 이루어지는 계 18 비트의 OK 신호를 출력한다.
상기 소정 시간(T3)은 제 2 단락 검출 신호를 확실하게 검출할 수 있는 적당한 값으로 설정할 수 있다.
또한, OK 신호는 상기 비트수에는 한정되지 않고 적당한 비트수로 구성할 수 있고, 또한 상기 코드 데이터는 논리 레벨 「1」과 논리 레벨 「0」의 조합으로 이루어지는 적당한 코드 데이터를 이용할 수 있다.
시스템 LSI(3)에서는, 스텝(S12)에 있어서, 버스 인터페이스(17)가 이니셜 제어부(47)로부터 전송되는 OK 신호를 수신하면, 이 OK 신호를 시프트 레지스터(61)에 기록한다.
계속해서, 스텝(S13)에서는 비교 회로(63)가 시프트 레지스터(61)로부터 OK 신호에 포함되는 제 1 코드 데이터를 입력함과 함께, 시프트 레지스터(62)로부터 제 2 코드 데이터(내부 ID)를 입력하고, 양쪽이 일치하는가 여부를 판정한다.
상기 비교 회로(63)의 비교 판정이 결과, 양쪽의 코드 데이터가 일치하지 않는다고 판정된 경우에는, 스텝(S17)에 진행하고, 장착된 카트리지가 부정한 카트리지라고 판단하여 카트리지(5)로부터 전자 기기 장치 본체(2)에의 게임 프로그램의 전송을 금지한다.
스텝(S13)에 있어서, 양쪽의 코드 데이터가 일치한 경우에는 세큐리티 체크 OK로 판정되고, 장착된 카트리지가 적정한 카트리지라고 판정하여[스텝(S15)], 시스템 제어 레지스터(70)의 소정의 비트로 논리 레벨 「1」의 플래그를 출력한다. 또한 세큐리티 체크 OK라고 판정된 경우에, 진정한 카트리지라는 것을 나타내는 OK마크가 LCD 패널(9)에 표시된다. 오락자는 이 OK 마크를 확인하는 것으로서 진정한 카트리지라는 것을 확인할 수 있다.
스텝(16)에서는 상기 시스템 제어 레지스터(70)의 소정의 비트에 논리 레벨 「1」의 플래그가 출력되어 있는 경우에만 카트리지(5)로부터 전자 기기 장치 본체(2)에의 게임 프로그램의 전송을 허가한다. 이것에 의해서, 마스크 ROM(43)으로부터 게임 프로그램이 판독되고, 이 게임 프로그램에 기초하여 게임에 관계되는 제어 처리를 실행한다.
이상과 같이, 양쪽의 코드 데이터가 일치하지 않는다고 판정된 경우에는, 카트리지(5)로부터 전자 기기 장치 본체(2)에의 게임 프로그램의 전송을 금지하므로, 부정한 카트리지를 확실하게 배제할 수 있다.
이상에서 설명한 바와 같이 청구항 1에 관계되는 발명은 전원 투입시에 있어서, 제 1 단락 검출 신호의 인접하는 비트끼리의 논리 레벨이 서로 다른 논리 레벨이고, 또한 제 2 단락 검출 신호의 인접하는 비트끼리의 논리 레벨이 서로 다른 논리 레벨이고, 또한 제 2 단락 검출 신호를 형성하는 각각의 비트가, 대응하는 제 1 단락 검출 신호의 각각의 비트의 논리 레벨과는 다른 논리 레벨인 경우에, 회로부가 단락 상태가 아닌 것을 판정하도록 구성하였으므로, 세큐리티 체크를 하는데 앞서서 용이하게 단락 체크를 할 수 있고, 전자 기기 장치의 오동작을 확실하게 방지할 수 있다는 효과를 갖는다.
또한, 청구항 2에 관계되는 발명은 전원 투입시에 복수의 핀 단자를 경유하는 회로부의 단락 체크를 함과 함께, 또한, 세큐리티 체크를 하도록 구성하였으므로, 전자 기기 장치의 오동작을 확실하게 방지하면서, 부정한 카트리지를 배제할 수 있는 신뢰성이 높은 전자 기기 장치를 실현할 수 있다는 효과를 갖는다.

Claims (2)

  1. 전자 기기 장치에 있어서,
    (a) 전자 기기 장치 본체와, 상기 전자 기기 장치 본체에 장착/탈착이 자유롭게 장착되는 카트리지를 갖는 것과,
    (b) 상기 카트리지는 복수의 단자를 갖는 커넥터를 구비하고, 상기 커넥터를 통해서 전자 기기 장치 본체와 접속되는 것과,
    (c) 상기 전자 기기 장치 본체는, 상기 복수의 단자를 통해서 접속되는 회로부의 단락 검출을 하기 위한 제 1 단락 검출 신호를 출력하는 제 1 신호 출력 수단을 갖는 것과,
    (d) 상기 전자 기기 장치 본체는 상기 제 1 단락 검출 신호를 출력한 후에 제 2 단락 검출 신호를 출력하는 제 2 신호 출력 수단을 갖는 것과,
    (e) 상기 제 1 단락 검출 신호는 복수의 비트로 이루어지고, 각각의 비트는 상기 커넥터의 각각의 단자를 경유해서 전송되는 것과,
    (f) 상기 제 1 단락 검출 신호를 형성하는 각각의 비트는 인접하는 단자를 경유하는 비트끼리가 서로 다른 논리 레벨로 설정되어 있는 것과,
    (g) 상기 제 2 단락 검출 신호는 복수의 비트로 이루어지고, 각각의 비트는 상기 커넥터의 각각의 단자를 경유해서 전송되는 것과,
    (h) 상기 제 2 단락 검출 신호를 형성하는 각각의 비트는 인접하는 단자를 경유하는 비트끼리가 서로 다른 논리 레벨로 설정되고, 또한 제 1 단락 검출 신호의 대응하는 각각의 비트의 논리 레벨과는 다른 논리 레벨로 설정되어 있는 것과,
    (i) 상기 카트리지는 상기 복수의 단자를 통해서 제 1 단락 검출 신호 및 제 2 단락 검출 신호를 수신하는 수신 수단을 갖는 것과,
    (j) 상기 수신 수단은 수신한 제 1 및 제 2 단락 검출 신호에 기초하여 단락하고 있는가 여부를 판정하는 판정 수단을 갖는 것과,
    (k) 상기 판정 수단은, 제 1 단락 검출 신호의 인접하는 비트끼리의 논리 레벨이 서로 다른 논리 레벨이고, 또한 제 2 단락 검출 신호의 서로 인접하는 비트끼리의 논리 레벨이 서로 다른 논리 레벨이고, 또한 제 2 단락 검출 신호를 형성하는 각각의 비트가 대응하는 제 1 단락 검출 신호의 각각의 비트의 논리 레벨과 다른 논리 레벨인 경우에, 단락 검출 결과가 양호하다는 판정을 하는 것을 구비하여 이루어지는 것을 특징으로 하는 전자 기기 장치.
  2. 제 1 항에 있어서,
    (a) 상기 카트리지는 게임 프로그램을 기억한 프로그램 기억 수단과, 세큐리티 체크(security check)에 관한 제 1 코드 데이터를 기억한 제 1 코드 데이터 기억 수단을 갖는 것과,
    (b) 상기 카트리지는 상기 판정 수단에 의해서 단락 검출 결과가 양호하다고 판정된 경우에 상기 제 1 코드 데이터 기억 수단으로부터 제 1 코드 데이터를 판독하는 판독 수단을 갖는 것과,
    (c) 상기 카트리지는 상기 판독된 제 1 코드 데이터를 상기 커넥터를 통해서전자 기기 장치 본체에 출력하는 코드 데이터 출력 수단을 갖는 것과,
    (d) 상기 전자 기기 장치 본체는 세큐리티 체크에 관한 제 2 코드 데이터를 기억한 제 2 코드 데이터 기억 수단을 갖는 것과,
    (e) 상기 전자 기기 장치 본체는 제 1 코드 데이터와 제 2 코드 데이터를 비교하고, 양쪽이 소정의 관계에 있는가 여부를 판정하는 비교 판정 수단을 갖는 것과,
    (f) 상기 전자 기기 장치 본체는, 비교 판정 수단에 의해서 제 1 코드 데이터와 제 2 코드 데이터가 소정의 관계에 없다고 판정된 경우에, 상기 카트리지로부터 전자 기기 장치 본체에의 게임 프로그램의 전송을 금지하는 금지 수단을 갖는 것과,
    (g) 상기 전자 기기 장치 본체는, 비교 판정 수단에 의해서 제 1 코드 데이터와 제 2 코드 데이터가 소정의 관계에 있다고 판정된 경우에, 상기 카트리지로부터 전자 기기 장치 본체에 게임 프로그램의 전송을 허가하는 허가 수단을 갖는 것과,
    (h) 상기 전자 기기 장치 본체는 상기 카트리지로부터 전송된 게임 프로그램에 기초하여 게임에 관계되는 제어 처리를 실행하는 제어 처리 수단을 갖는 것을 구비하여 이루어지는 것을 특징으로 하는 전자 기기 장치.
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