JPH0876993A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0876993A JPH0876993A JP6211336A JP21133694A JPH0876993A JP H0876993 A JPH0876993 A JP H0876993A JP 6211336 A JP6211336 A JP 6211336A JP 21133694 A JP21133694 A JP 21133694A JP H0876993 A JPH0876993 A JP H0876993A
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- JP
- Japan
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- address
- data
- output
- instruction
- circuit
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Abstract
(57)【要約】
【目的】 装置の大型化や高価格化を伴うことなく記憶
内容の盗用を防止することができる半導体記憶装置を提
供する。 【構成】 番地データを入力し、この番地データが指定
する番地に記憶された命令データを読み出して出力する
ＲＯＭ部と、このＲＯＭ部が予め定められた複数の番地
を予め定められた順序で指定されたときに予め定められ
た他のデータを出力するデータ出力手段とを備える。 【効果】 演算処理装置側に、「他のデータ」に基づい
て、命令記憶手段に記憶されたデータが盗用によるもの
でないかどうかを判断させ、盗用によるものであると判
断した場合には異常発生処理を行なわせることができ
る。
内容の盗用を防止することができる半導体記憶装置を提
供する。 【構成】 番地データを入力し、この番地データが指定
する番地に記憶された命令データを読み出して出力する
ＲＯＭ部と、このＲＯＭ部が予め定められた複数の番地
を予め定められた順序で指定されたときに予め定められ
た他のデータを出力するデータ出力手段とを備える。 【効果】 演算処理装置側に、「他のデータ」に基づい
て、命令記憶手段に記憶されたデータが盗用によるもの
でないかどうかを判断させ、盗用によるものであると判
断した場合には異常発生処理を行なわせることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、より詳細には、内部に記憶されたプログ
ラム等の盗用を防止する機能を有する半導体記憶装置に
関するものである。
るものであり、より詳細には、内部に記憶されたプログ
ラム等の盗用を防止する機能を有する半導体記憶装置に
関するものである。
【０００２】
【従来の技術】従来、半導体記憶装置に記憶されたプロ
グラム等の盗用を防止する技術としては様々なものが知
られている。盗用を防止する技術としては、この半導体
記憶装置から読み出したプログラム等に基づいて演算処
理を実行する演算処理装置内で盗用の防止を行うものが
一般的である。
グラム等の盗用を防止する技術としては様々なものが知
られている。盗用を防止する技術としては、この半導体
記憶装置から読み出したプログラム等に基づいて演算処
理を実行する演算処理装置内で盗用の防止を行うものが
一般的である。
【０００３】このように、半導体記憶装置と演算処理回
路とが一体となってシステムを構成しているような場合
には、演算処理装置内で盗用の防止を行うことによって
プログラム等の盗用を防止することができる。
路とが一体となってシステムを構成しているような場合
には、演算処理装置内で盗用の防止を行うことによって
プログラム等の盗用を防止することができる。
【０００４】一方、例えばゲーム用カセット等、半導体
記憶装置に簡単な周辺回路を内蔵させて単体システムと
し、これを使用者が自分でゲーム用コンピュータ等の演
算処理装置に接続して使用するようなものも存在する。
このような場合にプログラム等の盗用を防止しようとす
ると、半導体記憶装置自体に盗用防止機能を設ける必要
がある。
記憶装置に簡単な周辺回路を内蔵させて単体システムと
し、これを使用者が自分でゲーム用コンピュータ等の演
算処理装置に接続して使用するようなものも存在する。
このような場合にプログラム等の盗用を防止しようとす
ると、半導体記憶装置自体に盗用防止機能を設ける必要
がある。
【０００５】
【発明が解決しようとする課題】しかしながら、半導体
記憶装置自体に盗用防止機能を設けることとすると、こ
の半導体記憶装置の汎用性が薄れ、カスタム化によって
コストが上昇するという欠点が生じる。
記憶装置自体に盗用防止機能を設けることとすると、こ
の半導体記憶装置の汎用性が薄れ、カスタム化によって
コストが上昇するという欠点が生じる。
【０００６】また、半導体記憶装置に盗用防止機能を設
けるために周辺回路を追加しなければならなくなり、半
導体記憶装置の大型化の原因となる。
けるために周辺回路を追加しなければならなくなり、半
導体記憶装置の大型化の原因となる。
【０００７】したがって、半導体記憶装置自体に盗用防
止機能を設けることは、従来は行なわれていなかった。
このため、半導体記憶装置に記憶されたプログラム等を
簡単に読み出してコピーすることができ、盗用を防止す
ることができなかった。
止機能を設けることは、従来は行なわれていなかった。
このため、半導体記憶装置に記憶されたプログラム等を
簡単に読み出してコピーすることができ、盗用を防止す
ることができなかった。
【０００８】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、装置の大型化や高価格化を伴
うことなく記憶内容の盗用を防止することができる半導
体記憶装置を提供することを目的とする。
みてなされたものであり、装置の大型化や高価格化を伴
うことなく記憶内容の盗用を防止することができる半導
体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係わる半導体記
憶装置は、番地データを入力し、この番地データが指定
する番地に記憶された命令データを読み出して出力する
命令記憶手段と、この命令記憶手段が予め定められた複
数の番地を予め定められた順序で指定されたときに予め
定められた他のデータを出力するデータ出力手段と、を
備えたことを特徴とする。
憶装置は、番地データを入力し、この番地データが指定
する番地に記憶された命令データを読み出して出力する
命令記憶手段と、この命令記憶手段が予め定められた複
数の番地を予め定められた順序で指定されたときに予め
定められた他のデータを出力するデータ出力手段と、を
備えたことを特徴とする。
【００１０】
【作用】本発明によれば、命令記憶手段が予め定められ
た複数の番地を予め定められた順序で指定されたときに
は、データ出力手段が、上述の複数の番地のうちの最後
の番地に対応する命令データに代えて、予め定められた
他のデータを出力する。これにより、演算処理装置側
に、この「他のデータ」に基づいて、命令記憶手段に記
憶されたデータが盗用によるものでないかどうかを判断
させ、盗用によるものであると判断した場合には異常発
生処理を行なわせることができる。
た複数の番地を予め定められた順序で指定されたときに
は、データ出力手段が、上述の複数の番地のうちの最後
の番地に対応する命令データに代えて、予め定められた
他のデータを出力する。これにより、演算処理装置側
に、この「他のデータ」に基づいて、命令記憶手段に記
憶されたデータが盗用によるものでないかどうかを判断
させ、盗用によるものであると判断した場合には異常発
生処理を行なわせることができる。
【００１１】
【実施例】以下、本発明の一実施例について、図面を用
いて説明する。図１は、本発明に係わる半導体記憶装置
の要部を示す図である。同図において、アドレスバス１
０は、例えばゲーム用コンピュータ等の外部の演算処理
装置（図示せず）から半導体記憶装置内のＲＯＭ部（図
示せず）に、番地データを送る。ＲＯＭ部にはプログラ
ムが記憶されており、アドレスバス１０から入力された
番地データが示す番地に記憶された命令を出力する。
いて説明する。図１は、本発明に係わる半導体記憶装置
の要部を示す図である。同図において、アドレスバス１
０は、例えばゲーム用コンピュータ等の外部の演算処理
装置（図示せず）から半導体記憶装置内のＲＯＭ部（図
示せず）に、番地データを送る。ＲＯＭ部にはプログラ
ムが記憶されており、アドレスバス１０から入力された
番地データが示す番地に記憶された命令を出力する。
【００１２】シフトレジスタ１１は、上述した番地デー
タをアドレスバス１０から取り込み、取り込んだ番地デ
ータを、ＥＸ−ＯＲ回路３１に対して出力する。また、
シフトレジスタ１１に取り込まれた番地データは、この
シフトレジスタ１１が次の番地データを取り込む際に、
二段目のシフトレジスタ１２に送られる。そして、シフ
トレジスタ１２は、取り込んだ番地データを、ＥＸ−Ｏ
Ｒ回路３２に対して出力する。同様に、この番地データ
はシフトレジスタ１２が次の番地データを取り込む際に
シフトレジスタ１３に送られ、シフトレジスタ１３は取
り込んだ番地データをＥＸ−ＯＲ回路３３に対して出力
する。ＲＯＭキー回路２１からは、所定のコードが出力
されている。このコードの値は、シフトレジスタ１１か
らＥＸ−ＯＲ回路３１に入力された番地データが所定の
番地（ここではＣ番地とする）である場合にＥＸ−ＯＲ
回路３１からハイレベルが出力されるように、定められ
ている。また、ＲＯＭキー回路２２の出力コードの値
は、シフトレジスタ１２からＥＸ−ＯＲ回路３２に入力
された番地データが所定の番地（ここではＢ番地）であ
る場合にＥＸ−ＯＲ回路３２からハイレベルが出力され
るように、定められている。同様に、ＲＯＭキー回路２
３の出力コードの値は、シフトレジスタ１３からＥＸ−
ＯＲ回路３３に入力された番地データが所定の番地（こ
こではＡ番地）である場合にＥＸ−ＯＲ回路３３からハ
イレベルが出力されるように、定められている。
タをアドレスバス１０から取り込み、取り込んだ番地デ
ータを、ＥＸ−ＯＲ回路３１に対して出力する。また、
シフトレジスタ１１に取り込まれた番地データは、この
シフトレジスタ１１が次の番地データを取り込む際に、
二段目のシフトレジスタ１２に送られる。そして、シフ
トレジスタ１２は、取り込んだ番地データを、ＥＸ−Ｏ
Ｒ回路３２に対して出力する。同様に、この番地データ
はシフトレジスタ１２が次の番地データを取り込む際に
シフトレジスタ１３に送られ、シフトレジスタ１３は取
り込んだ番地データをＥＸ−ＯＲ回路３３に対して出力
する。ＲＯＭキー回路２１からは、所定のコードが出力
されている。このコードの値は、シフトレジスタ１１か
らＥＸ−ＯＲ回路３１に入力された番地データが所定の
番地（ここではＣ番地とする）である場合にＥＸ−ＯＲ
回路３１からハイレベルが出力されるように、定められ
ている。また、ＲＯＭキー回路２２の出力コードの値
は、シフトレジスタ１２からＥＸ−ＯＲ回路３２に入力
された番地データが所定の番地（ここではＢ番地）であ
る場合にＥＸ−ＯＲ回路３２からハイレベルが出力され
るように、定められている。同様に、ＲＯＭキー回路２
３の出力コードの値は、シフトレジスタ１３からＥＸ−
ＯＲ回路３３に入力された番地データが所定の番地（こ
こではＡ番地）である場合にＥＸ−ＯＲ回路３３からハ
イレベルが出力されるように、定められている。
【００１３】ＡＮＤ回路４１は、ＥＸ−ＯＲ回路３１，
３２，３３の出力がすべてハイレベルであった場合にの
み、ハイレベルを出力する。このＡＮＤ回路４１の出力
は、スイッチ５１に切換信号として入力されるととも
に、ＮＯＴ回路４２を介して、スイッチ５２に切換信号
として入力される。
３２，３３の出力がすべてハイレベルであった場合にの
み、ハイレベルを出力する。このＡＮＤ回路４１の出力
は、スイッチ５１に切換信号として入力されるととも
に、ＮＯＴ回路４２を介して、スイッチ５２に切換信号
として入力される。
【００１４】スイッチ５１は、入力した切換信号がハイ
レベルのときはオンとなってＩＤコードを出力し、切換
信号がローレベルのときはオフとなる。また、スイッチ
５２は、入力した切換信号がハイレベルのときはオンと
なってＲＯＭ部から読み出された命令データを出力し、
切換信号がローレベルのときはオフとなる。
レベルのときはオンとなってＩＤコードを出力し、切換
信号がローレベルのときはオフとなる。また、スイッチ
５２は、入力した切換信号がハイレベルのときはオンと
なってＲＯＭ部から読み出された命令データを出力し、
切換信号がローレベルのときはオフとなる。
【００１５】なお、ＲＯＭキー回路２１〜２３のコード
の設定は、半導体記憶装置の製造工程（例えばイオンイ
ンプラ時）に行うことが望ましい。盗用者が読み取れな
いようにするためである。
の設定は、半導体記憶装置の製造工程（例えばイオンイ
ンプラ時）に行うことが望ましい。盗用者が読み取れな
いようにするためである。
【００１６】次に、本実施例に係わる半導体記憶装置の
全体動作を説明する。動作開始時におけるシフトレジス
タの格納値は、０番地（≠Ａ，Ｂ，Ｃ）とする。
全体動作を説明する。動作開始時におけるシフトレジス
タの格納値は、０番地（≠Ａ，Ｂ，Ｃ）とする。
【００１７】上述のように、外部の演算処理装置等から
アドレスバス１０上に番地データが出力されると、この
番地データは半導体記憶装置内のＲＯＭ部に入力される
とともに、シフトレジスタ１１にも入力される。ＲＯＭ
部は、入力した番地データに対応する命令を出力する。
この動作は、演算処理装置によるプログラムの実行が終
了するまで繰り返される。
アドレスバス１０上に番地データが出力されると、この
番地データは半導体記憶装置内のＲＯＭ部に入力される
とともに、シフトレジスタ１１にも入力される。ＲＯＭ
部は、入力した番地データに対応する命令を出力する。
この動作は、演算処理装置によるプログラムの実行が終
了するまで繰り返される。
【００１８】ここで、アドレスバス１０上に出力される
番地データがＡ番地、Ｂ番地、Ｃ番地の順にならなかっ
た場合には、ＥＸ−ＯＲ回路３１〜３３の出力のうちの
少なくとも１種類はローレベルとなるので、ＡＮＤ回路
４１の出力はローレベルとなる。したがって、スイッチ
５１はオフとなり、スイッチ５２はオンとなるので、演
算処理装置に対して命令データが出力される。この場合
の例を、表１に，で示す。は、データバス１０上
にＡ番地、ｎ（≠Ｂ）番地、Ｃ番地の順に番地データが
出力された場合である。この場合、演算処理装置に対し
ては、データバス１０上にＡ番地が出力された際にはＡ
番地の命令データが出力され、データバス１０上にｎ番
地が出力された際にはｎ番地の命令データが出力され、
データバス１０上にＣ番地が出力された場合にはＣ番地
の命令データが出力される。また、は、データバス１
０上にｍ（≠Ａ）番地、Ｂ番地、Ｃ番地の順に番地デー
タが出力された場合である。この場合も、Ａ番地→Ｂ番
地→Ｃ番地の順にはなっていないので、演算処理装置に
対しては、データバス１０上にｍ番地が出力された際に
はｍ番地の命令データが出力され、データバス１０上に
Ｂ番地が出力された際にはＢ番地の命令データが出力さ
れ、データバス１０上にＣ番地が出力された場合にはＣ
番地の命令データが出力される。
番地データがＡ番地、Ｂ番地、Ｃ番地の順にならなかっ
た場合には、ＥＸ−ＯＲ回路３１〜３３の出力のうちの
少なくとも１種類はローレベルとなるので、ＡＮＤ回路
４１の出力はローレベルとなる。したがって、スイッチ
５１はオフとなり、スイッチ５２はオンとなるので、演
算処理装置に対して命令データが出力される。この場合
の例を、表１に，で示す。は、データバス１０上
にＡ番地、ｎ（≠Ｂ）番地、Ｃ番地の順に番地データが
出力された場合である。この場合、演算処理装置に対し
ては、データバス１０上にＡ番地が出力された際にはＡ
番地の命令データが出力され、データバス１０上にｎ番
地が出力された際にはｎ番地の命令データが出力され、
データバス１０上にＣ番地が出力された場合にはＣ番地
の命令データが出力される。また、は、データバス１
０上にｍ（≠Ａ）番地、Ｂ番地、Ｃ番地の順に番地デー
タが出力された場合である。この場合も、Ａ番地→Ｂ番
地→Ｃ番地の順にはなっていないので、演算処理装置に
対しては、データバス１０上にｍ番地が出力された際に
はｍ番地の命令データが出力され、データバス１０上に
Ｂ番地が出力された際にはＢ番地の命令データが出力さ
れ、データバス１０上にＣ番地が出力された場合にはＣ
番地の命令データが出力される。
【００１９】一方、アドレスバス１０上に出力される番
地データがＡ番地、Ｂ番地、Ｃ番地の順になった場合に
は、ＥＸ−ＯＲ回路３１〜３３の出力はすべてハイレベ
ルとなるので、ＡＮＤ回路４１の出力はハイレベルとな
る。したがって、スイッチ５１はオンとなり、スイッチ
５２はオフとなるので、演算処理装置に対してＩＤコー
ドが出力される。この場合の例を、表１にで示す。こ
の場合も、演算処理装置に対しては、データバス１０上
にＡ番地が出力された際にはＡ番地の命令データが出力
され、データバス１０上にＢ番地が出力された際にはＢ
番地の命令データが出力されるところまでは、半導体記
憶装置の動作は，の場合と同様である。しかし、こ
れに続いてデータバス１０上にＣ番地が出力されたとき
に、ＡＮＤ回路４１の出力はハイレベルとなってスイッ
チ５１，５２のオン／オフがそれぞれ切り換るので、演
算処理装置に対してはＩＤコードが出力され、Ｃ番地の
命令データは出力されない。そして、その次の番地デー
タが指定されると、スイッチ５１，５２のオン／オフが
再度切り換り、番地データで指定された番地の命令デー
タが演算処理装置に対して出力される。
地データがＡ番地、Ｂ番地、Ｃ番地の順になった場合に
は、ＥＸ−ＯＲ回路３１〜３３の出力はすべてハイレベ
ルとなるので、ＡＮＤ回路４１の出力はハイレベルとな
る。したがって、スイッチ５１はオンとなり、スイッチ
５２はオフとなるので、演算処理装置に対してＩＤコー
ドが出力される。この場合の例を、表１にで示す。こ
の場合も、演算処理装置に対しては、データバス１０上
にＡ番地が出力された際にはＡ番地の命令データが出力
され、データバス１０上にＢ番地が出力された際にはＢ
番地の命令データが出力されるところまでは、半導体記
憶装置の動作は，の場合と同様である。しかし、こ
れに続いてデータバス１０上にＣ番地が出力されたとき
に、ＡＮＤ回路４１の出力はハイレベルとなってスイッ
チ５１，５２のオン／オフがそれぞれ切り換るので、演
算処理装置に対してはＩＤコードが出力され、Ｃ番地の
命令データは出力されない。そして、その次の番地デー
タが指定されると、スイッチ５１，５２のオン／オフが
再度切り換り、番地データで指定された番地の命令デー
タが演算処理装置に対して出力される。
【００２０】
【表１】 次に、本実施例に係わる半導体記憶装置を用いて盗用を
防止する方法の一例について、図２を用いて説明する。
ここでは、Ａ番地の命令データをＢ番地へのジャンプ命
令とし、Ｂ番地の命令データをＣ番地のデータを読み取
る旨の命令であるとした場合を例にとって説明する。
防止する方法の一例について、図２を用いて説明する。
ここでは、Ａ番地の命令データをＢ番地へのジャンプ命
令とし、Ｂ番地の命令データをＣ番地のデータを読み取
る旨の命令であるとした場合を例にとって説明する。
【００２１】まず、演算処理装置は、半導体装置のＲＯ
Ｍ部のＤ番地から読みだした命令データに基づいて処理
１を行ない、さらに、Ｃ番地の命令データを読み出す。
このときは、読み出しがＡ番地→Ｂ番地→Ｃ番地の順に
はなっていないので、ＲＯＭ部のＣ番地に記憶された命
令データがそのまま読み出される。そして、Ｃ番地の命
令データに基づいて処理２を行なう。
Ｍ部のＤ番地から読みだした命令データに基づいて処理
１を行ない、さらに、Ｃ番地の命令データを読み出す。
このときは、読み出しがＡ番地→Ｂ番地→Ｃ番地の順に
はなっていないので、ＲＯＭ部のＣ番地に記憶された命
令データがそのまま読み出される。そして、Ｃ番地の命
令データに基づいて処理２を行なう。
【００２２】続いて、ＲＯＭ部のＥ番地から読みだした
命令データに基づいて処理３を行ない、さらに、Ａ番地
から読み出した命令データに基づく処理（Ｂ番地へのジ
ャンプ）を行う。
命令データに基づいて処理３を行ない、さらに、Ａ番地
から読み出した命令データに基づく処理（Ｂ番地へのジ
ャンプ）を行う。
【００２３】次に、演算処理装置は、Ｂ番地から読み出
した命令データに基づく処理（Ｃ番地のデータを読み取
る処理）を実行する。ここで、このＢ番地の命令データ
を実行するためには、ＲＯＭ部にＣ番地の命令データを
出力させなければならないので、演算処理装置はアドレ
スバス１０（図１参照）上にＣ番地を示す番地データを
出力する。したがって、このとき、アドレスバス１０上
には、Ａ番地→Ｂ番地→Ｃ番地の順で番地データが出力
されたことになる。したがって、半導体装置から演算処
理装置に出力されるデータは、Ｃ番地の命令データでは
なく、ＩＤコードである。
した命令データに基づく処理（Ｃ番地のデータを読み取
る処理）を実行する。ここで、このＢ番地の命令データ
を実行するためには、ＲＯＭ部にＣ番地の命令データを
出力させなければならないので、演算処理装置はアドレ
スバス１０（図１参照）上にＣ番地を示す番地データを
出力する。したがって、このとき、アドレスバス１０上
には、Ａ番地→Ｂ番地→Ｃ番地の順で番地データが出力
されたことになる。したがって、半導体装置から演算処
理装置に出力されるデータは、Ｃ番地の命令データでは
なく、ＩＤコードである。
【００２４】さらに、演算処理装置は、この読出データ
を予め設定されたコードと比較する。そして、読出デー
タとコードとが一致すれば、この読出データはＩＤコー
ドであるので、正常であると判断して処理を続行する。
一方、両コードが一致しない場合（読出データがＣ番地
の命令データであったとき）は、この演算処理装置に接
続された記憶装置は正規のものではない（すなわち本来
使用されるべき半導体記憶装置のＲＯＭ部からプログラ
ムをコピーした記憶装置である）と判断して、異常発生
処理（例えばハングアップ処理等）を行う。読出データ
とコードとの一致／不一致の判断は、例えば演算処理装
置のオペレーティングシステム等で行なうこととすれば
よい。
を予め設定されたコードと比較する。そして、読出デー
タとコードとが一致すれば、この読出データはＩＤコー
ドであるので、正常であると判断して処理を続行する。
一方、両コードが一致しない場合（読出データがＣ番地
の命令データであったとき）は、この演算処理装置に接
続された記憶装置は正規のものではない（すなわち本来
使用されるべき半導体記憶装置のＲＯＭ部からプログラ
ムをコピーした記憶装置である）と判断して、異常発生
処理（例えばハングアップ処理等）を行う。読出データ
とコードとの一致／不一致の判断は、例えば演算処理装
置のオペレーティングシステム等で行なうこととすれば
よい。
【００２５】このように、本実施例の半導体記憶装置
は、ＲＯＭ部の所定の番地が所定の順番で指定されたと
き（本実施例ではＡ番地→Ｂ番地→Ｃ番地の順）にのみ
ＩＤコードを出力し、他の場合には指令された番地の命
令データを出力する。したがって、演算処理装置に、Ａ
番地→Ｂ番地→Ｃ番地の順で番地データを出力した場合
にＣ番地からの読出データを所定のコードと比較してプ
ログラムの盗用／非盗用を判断させることができ、プロ
グラムが盗用されたものである場合は異常発生処理を行
なわせることができる。
は、ＲＯＭ部の所定の番地が所定の順番で指定されたと
き（本実施例ではＡ番地→Ｂ番地→Ｃ番地の順）にのみ
ＩＤコードを出力し、他の場合には指令された番地の命
令データを出力する。したがって、演算処理装置に、Ａ
番地→Ｂ番地→Ｃ番地の順で番地データを出力した場合
にＣ番地からの読出データを所定のコードと比較してプ
ログラムの盗用／非盗用を判断させることができ、プロ
グラムが盗用されたものである場合は異常発生処理を行
なわせることができる。
【００２６】なお、番地の指定数・指定順序やＩＤデー
タをオペレーティングシステム等から読み取ることは、
非常に困難である。
タをオペレーティングシステム等から読み取ることは、
非常に困難である。
【００２７】また、番地の指定数・指定順序の組み合わ
せを順次半導体装置に入力させて出力値をチェックする
ことによってこれらの情報を読み取ることも、実質的に
不可能である。
せを順次半導体装置に入力させて出力値をチェックする
ことによってこれらの情報を読み取ることも、実質的に
不可能である。
【００２８】また、本実施例によれば、このような盗用
防止措置を非常に簡単な回路で実現したので、半導体記
憶装置の大きさや製造コストを増大させることはない。
防止措置を非常に簡単な回路で実現したので、半導体記
憶装置の大きさや製造コストを増大させることはない。
【００２９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、装置の大型化や高価格化を伴うことなく記憶内容
の盗用を防止することができる半導体記憶装置を提供す
ることができる
れば、装置の大型化や高価格化を伴うことなく記憶内容
の盗用を防止することができる半導体記憶装置を提供す
ることができる
【図１】本実施例に係わる半導体記憶装置の要部を示す
回路図である。
回路図である。
【図２】本実施例の半導体記憶装置を用いて盗用を防止
する方法を説明するための図である。
する方法を説明するための図である。
１１，１２，１３ シフトレジスタ ２１，２２，２３ ＲＯＭキー回路 ３１，３２，３３ ＥＸ−ＯＲ回路 ４１ ＡＮＤ回路 ４２ ＮＯＴ回路 ５１，５２ スイッチ
Claims (1)
- 【請求項１】番地データを入力し、この番地データが指
定する番地に記憶された命令データを読み出して出力す
る命令記憶手段と、 この命令記憶手段が予め定められた複数の番地を予め定
められた順序で指定されたときに予め定められた他のデ
ータを出力するデータ出力手段と、 を備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6211336A JPH0876993A (ja) | 1994-09-05 | 1994-09-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6211336A JPH0876993A (ja) | 1994-09-05 | 1994-09-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0876993A true JPH0876993A (ja) | 1996-03-22 |
Family
ID=16604276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6211336A Withdrawn JPH0876993A (ja) | 1994-09-05 | 1994-09-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0876993A (ja) |
-
1994
- 1994-09-05 JP JP6211336A patent/JPH0876993A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |