JP2002041361A - 電子データ保護装置 - Google Patents
電子データ保護装置Info
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Abstract
(57)【要約】
【課題】修理や点検のときには、メモリ内のデータを消
去せずに分解することが可能な電子データ保護装置を提
供する。 【解決手段】装置本体の分解に際し、最初の１本のビス
が取り外され、１つのセンサー３の検出出力が「１」に
なると、ＣＰＵ２への割り込みが発生する。この割り込
みにより、ＣＰＵ２は、各センサー３の検出出力を用い
て、各ビスが取り外される順番を判定することを開始す
る。各ビスが予め定められた順番通りに取り外される
と、メモリＩＣ１内のデータやアプリケーションが消去
されない。また、各ビスが予め定められた順番通りに取
り外されなければ、ＣＰＵ２は、メモリＩＣ１内の全て
のデータやアプリケーションを消去する。
去せずに分解することが可能な電子データ保護装置を提
供する。 【解決手段】装置本体の分解に際し、最初の１本のビス
が取り外され、１つのセンサー３の検出出力が「１」に
なると、ＣＰＵ２への割り込みが発生する。この割り込
みにより、ＣＰＵ２は、各センサー３の検出出力を用い
て、各ビスが取り外される順番を判定することを開始す
る。各ビスが予め定められた順番通りに取り外される
と、メモリＩＣ１内のデータやアプリケーションが消去
されない。また、各ビスが予め定められた順番通りに取
り外されなければ、ＣＰＵ２は、メモリＩＣ１内の全て
のデータやアプリケーションを消去する。
Description
【０００１】
【発明の属する技術分野】本発明は、クレジットカード
やデビットカード等のプライベートなデータを記憶して
いる電子データ保護装置に関する。
やデビットカード等のプライベートなデータを記憶して
いる電子データ保護装置に関する。
【０００２】
【従来の技術】周知の様に、クレジットカードやデビッ
トカードとしては、データを記憶するメモリ、あるいは
データを処理する中央処理装置（ＣＰＵ）を内蔵するも
のがある。この様なカードにおいては、重要かつプライ
ベートなデータがメモリに記憶されるので、このメモリ
内のデータを保護するために、様々な工夫が施されてい
る。
トカードとしては、データを記憶するメモリ、あるいは
データを処理する中央処理装置（ＣＰＵ）を内蔵するも
のがある。この様なカードにおいては、重要かつプライ
ベートなデータがメモリに記憶されるので、このメモリ
内のデータを保護するために、様々な工夫が施されてい
る。
【０００３】例えば、カードが分解されて、メモリ内の
データが読み出されることを防止するために、カードの
分解が検されると、メモリ内のデータを消去している。
より具体的には、図６のフローチャートに示す様にカー
ドの外側を覆う筐体が分解されていることをセンサーに
より検出し（ステップＳ６０１）、このセンサーの検出
出力に応答して、ＣＰＵがメモリ内のデータを消去して
いる（ステップＳ６０２）。
データが読み出されることを防止するために、カードの
分解が検されると、メモリ内のデータを消去している。
より具体的には、図６のフローチャートに示す様にカー
ドの外側を覆う筐体が分解されていることをセンサーに
より検出し（ステップＳ６０１）、このセンサーの検出
出力に応答して、ＣＰＵがメモリ内のデータを消去して
いる（ステップＳ６０２）。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のカードでは、該カードが分解されると、メモリ内の
データが必ず消去される。このため、カードの修理や点
検のときに、サービスマンによってカードが分解されて
も、メモリ内のデータが消去されてしまい、修理や点検
の後で、プライベートなデータあるいはアプリケーショ
ン等を再入力して、セットアップする必要があった。
来のカードでは、該カードが分解されると、メモリ内の
データが必ず消去される。このため、カードの修理や点
検のときに、サービスマンによってカードが分解されて
も、メモリ内のデータが消去されてしまい、修理や点検
の後で、プライベートなデータあるいはアプリケーショ
ン等を再入力して、セットアップする必要があった。
【０００５】そこで、本発明は、上記従来の問題点に鑑
みてなされたものであり、修理や点検のときには、メモ
リ内のデータを消去せずに分解することが可能な電子デ
ータ保護装置を提供することを目的とする。
みてなされたものであり、修理や点検のときには、メモ
リ内のデータを消去せずに分解することが可能な電子デ
ータ保護装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、データを記憶したメモリを内蔵する電子
データ保護装置において、装置本体が分解されているこ
とを検出する分解検出手段と、分解検出手段の検出出力
に応答して、メモリ内のデータを消去するデータ消去手
段と、予め定められた入力に応答して、データ消去手段
によるデータの消去を禁止する消去禁止手段とを備えて
いる。
に、本発明は、データを記憶したメモリを内蔵する電子
データ保護装置において、装置本体が分解されているこ
とを検出する分解検出手段と、分解検出手段の検出出力
に応答して、メモリ内のデータを消去するデータ消去手
段と、予め定められた入力に応答して、データ消去手段
によるデータの消去を禁止する消去禁止手段とを備えて
いる。
【０００７】この様な構成の本発明によれば、装置本体
の分解が検出されると、メモリ内のデータが消去され
る。また、その一方では、予め定められた入力を与えれ
ば、データの消去が禁止される。このため、この入力を
与えることにより、メモリ内のデータを消去せずに、装
置本体を分解することができる。
の分解が検出されると、メモリ内のデータが消去され
る。また、その一方では、予め定められた入力を与えれ
ば、データの消去が禁止される。このため、この入力を
与えることにより、メモリ内のデータを消去せずに、装
置本体を分解することができる。
【０００８】また、本発明においては、装置本体は、複
数のビスを用いて組み立てられ、分解検出手段は、各ビ
スが外されていることを検出し、消去禁止手段は、各ビ
スが予め定められた順番で外されているときに、データ
消去手段によるデータの消去を禁止している。
数のビスを用いて組み立てられ、分解検出手段は、各ビ
スが外されていることを検出し、消去禁止手段は、各ビ
スが予め定められた順番で外されているときに、データ
消去手段によるデータの消去を禁止している。
【０００９】ここでは、各ビスを予め定められた順番で
外している限りは、メモリ内のデータを消去せずに、装
置本体を分解することができる。また、この順番で各ビ
スを外さなかった場合は、メモリ内のデータが消去され
る。
外している限りは、メモリ内のデータを消去せずに、装
置本体を分解することができる。また、この順番で各ビ
スを外さなかった場合は、メモリ内のデータが消去され
る。
【００１０】更に、本発明においては、消去禁止手段
は、複数のキーを有しており、これらのキーが予め定め
られた方法で操作されると、データ消去手段によるデー
タの消去を禁止している。
は、複数のキーを有しており、これらのキーが予め定め
られた方法で操作されると、データ消去手段によるデー
タの消去を禁止している。
【００１１】予め定められた方法とは、例えば各キーを
予め定められた順番で操作することであり、あるいは予
め定められた幾つかの各キーを選択的に同時に操作する
ことである。この様な方法で各キーを操作した場合は、
メモリ内のデータを消去せずに、装置本体を分解するこ
とができる。
予め定められた順番で操作することであり、あるいは予
め定められた幾つかの各キーを選択的に同時に操作する
ことである。この様な方法で各キーを操作した場合は、
メモリ内のデータを消去せずに、装置本体を分解するこ
とができる。
【００１２】また、本発明においては、消去禁止手段
は、複数の端子を有しており、これらの端子に対して予
め定められた方法の入力があると、データ消去手段によ
るデータの消去を禁止している。
は、複数の端子を有しており、これらの端子に対して予
め定められた方法の入力があると、データ消去手段によ
るデータの消去を禁止している。
【００１３】予め定められた方法の入力とは、例えば各
端子に予め定められた順番で電圧を印加することであ
り、あるいは予め定められた幾つかの各端子に選択的に
同時に電圧を印加することである。更に、予め定められ
た信号を予め定められた幾つかの各端子に加えても良
い。この様な方法で各端子への入力を行った場合は、メ
モリ内のデータを消去せずに、装置本体を分解すること
ができる。
端子に予め定められた順番で電圧を印加することであ
り、あるいは予め定められた幾つかの各端子に選択的に
同時に電圧を印加することである。更に、予め定められ
た信号を予め定められた幾つかの各端子に加えても良
い。この様な方法で各端子への入力を行った場合は、メ
モリ内のデータを消去せずに、装置本体を分解すること
ができる。
【００１４】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００１５】図１は、本発明の電子データ保護装置の一
実施形態を示すブロック図である。本実施形態の電子デ
ータ保護装置は、例えばクレジットカードやデビットカ
ード等である。
実施形態を示すブロック図である。本実施形態の電子デ
ータ保護装置は、例えばクレジットカードやデビットカ
ード等である。
【００１６】この電子データ保護装置は、暗証番号等の
プライベートなデータやアプリケーションを記憶したメ
モリＩＣ１と、このメモリＩＣ１への書き込みや消去を
行ったり、各種のプログラムを実行する中央処理装置
（ＣＰＵ）２と、本体筐体を組み立てるために用いられ
る複数のビスの状態を検出する複数のセンサー３とを備
えている。
プライベートなデータやアプリケーションを記憶したメ
モリＩＣ１と、このメモリＩＣ１への書き込みや消去を
行ったり、各種のプログラムを実行する中央処理装置
（ＣＰＵ）２と、本体筐体を組み立てるために用いられ
る複数のビスの状態を検出する複数のセンサー３とを備
えている。
【００１７】図２（ａ）及び（ｂ）に示す様に装置本体
の上側筐体４と下側筐体５を重ね合わせ、ビス６を上側
筐体４の小孔４ａに通し、このビス６の先端を下側筐体
５の凹部５ａに螺合させ、これにより各筐体４，５を相
互に固定している。下側筐体５の凹部５ａには、センサ
ー３であるボタンスイッチが固定されている。
の上側筐体４と下側筐体５を重ね合わせ、ビス６を上側
筐体４の小孔４ａに通し、このビス６の先端を下側筐体
５の凹部５ａに螺合させ、これにより各筐体４，５を相
互に固定している。下側筐体５の凹部５ａには、センサ
ー３であるボタンスイッチが固定されている。
【００１８】ビス６を凹部５ａに螺合させた状態では、
このボタンスイッチの可動子３ａがビス６の先端によっ
て押下され、センサー３の検出出力が「０」となる。ま
た、ビス６を凹部５ａから抜き取ると、このボタンスイ
ッチの可動子３ａが図示されない弾性部材（例えばバ
ネ）によって持ち上げられ、センサー３の検出出力が
「１」となる。
このボタンスイッチの可動子３ａがビス６の先端によっ
て押下され、センサー３の検出出力が「０」となる。ま
た、ビス６を凹部５ａから抜き取ると、このボタンスイ
ッチの可動子３ａが図示されない弾性部材（例えばバ
ネ）によって持ち上げられ、センサー３の検出出力が
「１」となる。
【００１９】ここには、１本のビス６を示しているが、
各筐体４，５を相互に固定するために４本のビス６を用
いており、これらのビス６が螺合されるそれぞれの凹部
５ａを下側筐体５に形成し、これらの凹部５ａにそれぞ
れのセンサー３を設けている。
各筐体４，５を相互に固定するために４本のビス６を用
いており、これらのビス６が螺合されるそれぞれの凹部
５ａを下側筐体５に形成し、これらの凹部５ａにそれぞ
れのセンサー３を設けている。
【００２０】さて、この様な構成の電子データ保護装置
においては、各ビス６を取り外して、各筐体４，５を離
間することにより、装置本体を分解することができる。
この装置本体の分解に際しては、図３に示すフローチャ
ートの処理が行われる。
においては、各ビス６を取り外して、各筐体４，５を離
間することにより、装置本体を分解することができる。
この装置本体の分解に際しては、図３に示すフローチャ
ートの処理が行われる。
【００２１】まず、装置本体の分解に際し、最初の１本
のビス６が取り外され、１つのセンサー３の検出出力が
「１」になると、ＣＰＵ２への割り込みが発生する（ス
テップＳ１０１）。この割り込みにより、ＣＰＵ２は、
各センサー３の検出出力を用いて、各ビス６が取り外さ
れる順番を判定することを開始する（ステップＳ１０
２）。各ビス６の取り外される順番が予め定められた順
番に一致すると、つまり各ビス６が予め定められた順番
通りに取り外されると（ステップＳ１０２，Ｙｅｓ）、
メモリＩＣ１内のデータやアプリケーションが消去され
ずに、図３の処理が終了する。
のビス６が取り外され、１つのセンサー３の検出出力が
「１」になると、ＣＰＵ２への割り込みが発生する（ス
テップＳ１０１）。この割り込みにより、ＣＰＵ２は、
各センサー３の検出出力を用いて、各ビス６が取り外さ
れる順番を判定することを開始する（ステップＳ１０
２）。各ビス６の取り外される順番が予め定められた順
番に一致すると、つまり各ビス６が予め定められた順番
通りに取り外されると（ステップＳ１０２，Ｙｅｓ）、
メモリＩＣ１内のデータやアプリケーションが消去され
ずに、図３の処理が終了する。
【００２２】また、各ビス６が予め定められた順番通り
に取り外されなければ（ステップＳ１０２，Ｎｏ）、Ｃ
ＰＵ２は、メモリＩＣ１内の全てのデータやアプリケー
ションを消去する（ステップＳ１０３）。
に取り外されなければ（ステップＳ１０２，Ｎｏ）、Ｃ
ＰＵ２は、メモリＩＣ１内の全てのデータやアプリケー
ションを消去する（ステップＳ１０３）。
【００２３】従って、カードの修理や点検のときには、
各ビス６を予め定められた順番通りに取り外すことによ
って、メモリＩＣ１内のデータ等を消去せずに、装置本
体を分解することができ、このために修理や点検の後
で、データ等を再入力して、セットアップする必要がな
い。また、この順番を機密にしておけば、第３者によっ
て装置本体が分解されてメモリＩＣ１内のデータ等が勝
手に読み取られる可能性を低く抑えることができる。
各ビス６を予め定められた順番通りに取り外すことによ
って、メモリＩＣ１内のデータ等を消去せずに、装置本
体を分解することができ、このために修理や点検の後
で、データ等を再入力して、セットアップする必要がな
い。また、この順番を機密にしておけば、第３者によっ
て装置本体が分解されてメモリＩＣ１内のデータ等が勝
手に読み取られる可能性を低く抑えることができる。
【００２４】より具体的には、図４に示すフローチャー
トに示す様に、各ビス６のいずれかが取り外され、これ
により各センサー３のいずれかの検出出力が「１」とな
って、これがＣＰＵ２の割り込みポートに加わると（ス
テップＳ１０１）、ＣＰＵ２は、各ビス６が取り外され
る順番の判定を開始する。
トに示す様に、各ビス６のいずれかが取り外され、これ
により各センサー３のいずれかの検出出力が「１」とな
って、これがＣＰＵ２の割り込みポートに加わると（ス
テップＳ１０１）、ＣＰＵ２は、各ビス６が取り外され
る順番の判定を開始する。
【００２５】ここで、４つのセンサー３の検出出力を
Ａ，Ｂ，Ｃ，Ｄとし、各ビス６を予め定められた順番通
りに取り外すと、これらの検出出力Ａ，Ｂ，Ｃ，Ｄが
「０」から「１」に順次切り替わるものとする。この場
合、最初の１本のビス６が取り外されたときに「１」と
なったセンサー３の検出出力に応答して、ＣＰＵ２は、
各検出出力Ａ，Ｂ，Ｃ，Ｄが「１，０，０，０」である
か否かを判定する（ステップＳ１０２ａ）。そして、各
検出出力Ａ，Ｂ，Ｃ，Ｄが「１，０，０，０」であれば
（ステップＳ１０２ａ，Ｙｅｓ）、ＣＰＵ２は、２本目
のビス６が取り外されたときに「１」となったセンサー
３の検出出力に応答して、各検出出力Ａ，Ｂ，Ｃ，Ｄが
「１，１，０，０」であるか否かを判定する（ステップ
Ｓ１０２ｂ）。更に、各検出出力Ａ，Ｂ，Ｃ，Ｄが
「１，１，０，０」であれば（ステップＳ１０２ｂ，Ｙ
ｅｓ）、ＣＰＵ２は、３本目のビス６が取り外されたと
きに「１」となったセンサー３の検出出力に応答して、
各検出出力Ａ，Ｂ，Ｃ，Ｄが「１，１，１，０」である
か否かを判定する（ステップＳ１０２ｃ）。最後に、各
検出出力Ａ，Ｂ，Ｃ，Ｄが「１，１，１，０」であれば
（ステップＳ１０２ｃ，Ｙｅｓ）、ＣＰＵ２は、４本目
のビス６が取り外されたときに「１」となったセンサー
３の検出出力に応答して、各検出出力Ａ，Ｂ，Ｃ，Ｄが
「１，１，１，１」であるか否かを判定する（ステップ
Ｓ１０２ｄ）。そして、各検出出力Ａ，Ｂ，Ｃ，Ｄが
「１，１，１，１」であれば（ステップＳ１０２ｄ，Ｙ
ｅｓ）、メモリＩＣ１内のデータやアプリケーションが
消去されずに、図４の処理が終了する。
Ａ，Ｂ，Ｃ，Ｄとし、各ビス６を予め定められた順番通
りに取り外すと、これらの検出出力Ａ，Ｂ，Ｃ，Ｄが
「０」から「１」に順次切り替わるものとする。この場
合、最初の１本のビス６が取り外されたときに「１」と
なったセンサー３の検出出力に応答して、ＣＰＵ２は、
各検出出力Ａ，Ｂ，Ｃ，Ｄが「１，０，０，０」である
か否かを判定する（ステップＳ１０２ａ）。そして、各
検出出力Ａ，Ｂ，Ｃ，Ｄが「１，０，０，０」であれば
（ステップＳ１０２ａ，Ｙｅｓ）、ＣＰＵ２は、２本目
のビス６が取り外されたときに「１」となったセンサー
３の検出出力に応答して、各検出出力Ａ，Ｂ，Ｃ，Ｄが
「１，１，０，０」であるか否かを判定する（ステップ
Ｓ１０２ｂ）。更に、各検出出力Ａ，Ｂ，Ｃ，Ｄが
「１，１，０，０」であれば（ステップＳ１０２ｂ，Ｙ
ｅｓ）、ＣＰＵ２は、３本目のビス６が取り外されたと
きに「１」となったセンサー３の検出出力に応答して、
各検出出力Ａ，Ｂ，Ｃ，Ｄが「１，１，１，０」である
か否かを判定する（ステップＳ１０２ｃ）。最後に、各
検出出力Ａ，Ｂ，Ｃ，Ｄが「１，１，１，０」であれば
（ステップＳ１０２ｃ，Ｙｅｓ）、ＣＰＵ２は、４本目
のビス６が取り外されたときに「１」となったセンサー
３の検出出力に応答して、各検出出力Ａ，Ｂ，Ｃ，Ｄが
「１，１，１，１」であるか否かを判定する（ステップ
Ｓ１０２ｄ）。そして、各検出出力Ａ，Ｂ，Ｃ，Ｄが
「１，１，１，１」であれば（ステップＳ１０２ｄ，Ｙ
ｅｓ）、メモリＩＣ１内のデータやアプリケーションが
消去されずに、図４の処理が終了する。
【００２６】また、例えば２本目のビス６が取り外さ
れ、いずれかのセンサー３の検出出力が「１」になった
ときに、各検出出力Ａ，Ｂ，Ｃ，Ｄが「１，０，１，
０」であって、各検出出力Ａ，Ｂ，Ｃ，Ｄが「１，１，
０，０」でないと判定されると（ステップＳ１０２ｂ，
Ｎｏ）、ＣＰＵ２は、メモリＩＣ１内の全てのデータや
アプリケーションを消去する（ステップＳ１０３）。
れ、いずれかのセンサー３の検出出力が「１」になった
ときに、各検出出力Ａ，Ｂ，Ｃ，Ｄが「１，０，１，
０」であって、各検出出力Ａ，Ｂ，Ｃ，Ｄが「１，１，
０，０」でないと判定されると（ステップＳ１０２ｂ，
Ｎｏ）、ＣＰＵ２は、メモリＩＣ１内の全てのデータや
アプリケーションを消去する（ステップＳ１０３）。
【００２７】この様に各ビス６を予め定められた順番通
りに取り外している限りは、メモリＩＣ１内のデータ等
が消去されることはなく、また各ビス６の取り外す順番
を間違えると、メモリＩＣ１内のデータ等が消去され
る。
りに取り外している限りは、メモリＩＣ１内のデータ等
が消去されることはなく、また各ビス６の取り外す順番
を間違えると、メモリＩＣ１内のデータ等が消去され
る。
【００２８】尚、ここでは、４本のビスを例示している
が、より多数のビスを設け、これらのビスの取り外しを
それぞれのセンサーによって検出すれば、第３者によっ
てメモリＩＣ１内のデータ等が勝手に読み取られる可能
性を極めて低く抑えることができる。例えば、１０本の
ビスを用いて装置本体を組み立て、これらのビスの取り
外しをそれぞれのセンサーによって検出するならば、こ
れらのビスを外す順番が１０×９×８×７×６×５×４
×３×２×１＝３６２８８００通り存在する。この場
合、１０本のビスを取り外す予め定められた順番を知ら
ないで、この順番通りに各ビスを取り外し得る確率は１
／３６２８８００である。従って、第３者によってデー
タが勝手に読み取られる可能性が極めて低いと言え、デ
ータの悪用を防止することができる。
が、より多数のビスを設け、これらのビスの取り外しを
それぞれのセンサーによって検出すれば、第３者によっ
てメモリＩＣ１内のデータ等が勝手に読み取られる可能
性を極めて低く抑えることができる。例えば、１０本の
ビスを用いて装置本体を組み立て、これらのビスの取り
外しをそれぞれのセンサーによって検出するならば、こ
れらのビスを外す順番が１０×９×８×７×６×５×４
×３×２×１＝３６２８８００通り存在する。この場
合、１０本のビスを取り外す予め定められた順番を知ら
ないで、この順番通りに各ビスを取り外し得る確率は１
／３６２８８００である。従って、第３者によってデー
タが勝手に読み取られる可能性が極めて低いと言え、デ
ータの悪用を防止することができる。
【００２９】ところで、本実施形態では、各ビスが予め
定められた順番通りに取り外されているか否かを検出し
ているが、例えば複数の操作キーを設けて、これらの操
作キーの操作方法を予め定めておき、装置本体の分解に
際しては、これらの操作キーが該操作方法で操作された
か否かを判定し、この操作方法通りに操作が行われた場
合は、メモリＩＣ内のデータ等を消去せず、この操作方
法通りに操作が行われなかった場合は、メモリＩＣ内の
データ等を消去しても良い。操作方法とは、例えば各操
作キーを予め定められた順番で操作したり、予め定めら
れた幾つかの各操作キーを選択的に同時に操作したり、
これらの操作を適宜に組み合わせたものである。
定められた順番通りに取り外されているか否かを検出し
ているが、例えば複数の操作キーを設けて、これらの操
作キーの操作方法を予め定めておき、装置本体の分解に
際しては、これらの操作キーが該操作方法で操作された
か否かを判定し、この操作方法通りに操作が行われた場
合は、メモリＩＣ内のデータ等を消去せず、この操作方
法通りに操作が行われなかった場合は、メモリＩＣ内の
データ等を消去しても良い。操作方法とは、例えば各操
作キーを予め定められた順番で操作したり、予め定めら
れた幾つかの各操作キーを選択的に同時に操作したり、
これらの操作を適宜に組み合わせたものである。
【００３０】あるいは、複数の入力端子を設けて、これ
らの入力端子への入力方法を予め定めておき、装置本体
の分解に際しては、これらの入力端子への入力を監視
し、この入力方法で入力が行われた場合は、メモリＩＣ
内のデータ等を消去せず、この入力方法で入力が行われ
なかった場合は、メモリＩＣ内のデータ等を消去しても
良い。入力方法とは、例えば各端子に予め定められた順
番で電圧を印加したり、予め定められた幾つかの各端子
に選択的に同時に電圧を印加したり、予め定められた信
号を予め定められた幾つかの各端子に加えたり、これら
の入力を適宜に組み合わせたものである。また、入力端
子としては、電圧や信号の入力端子だけでなく、光や音
を入力するものであっても構わない。
らの入力端子への入力方法を予め定めておき、装置本体
の分解に際しては、これらの入力端子への入力を監視
し、この入力方法で入力が行われた場合は、メモリＩＣ
内のデータ等を消去せず、この入力方法で入力が行われ
なかった場合は、メモリＩＣ内のデータ等を消去しても
良い。入力方法とは、例えば各端子に予め定められた順
番で電圧を印加したり、予め定められた幾つかの各端子
に選択的に同時に電圧を印加したり、予め定められた信
号を予め定められた幾つかの各端子に加えたり、これら
の入力を適宜に組み合わせたものである。また、入力端
子としては、電圧や信号の入力端子だけでなく、光や音
を入力するものであっても構わない。
【００３１】更に、ビスの取り外しを検出するセンサー
の検出出力、操作キー、入力端子等を適宜に組み合わせ
ても構わない。ただし、操作キーや入力端子を適用する
場合は、装置本体が分解されているか否かの検出を別途
行う必要がある。
の検出出力、操作キー、入力端子等を適宜に組み合わせ
ても構わない。ただし、操作キーや入力端子を適用する
場合は、装置本体が分解されているか否かの検出を別途
行う必要がある。
【００３２】要するに、本発明においては、図５に示す
フローチャートの様に、装置本体の分解が検出されたと
きに（ステップＳ２０１）、予め定められた手順を踏ま
えて装置本体の分解が行われていれば（ステップＳ２０
２，Ｙｅｓ）、メモリＩＣ内のデータ等を消去せず、こ
の手順を踏まえて装置本体の分解が行われていなければ
（ステップＳ２０２，Ｎｏ）、メモリＩＣ内のデータ等
を消去している（ステップＳ２０３）。
フローチャートの様に、装置本体の分解が検出されたと
きに（ステップＳ２０１）、予め定められた手順を踏ま
えて装置本体の分解が行われていれば（ステップＳ２０
２，Ｙｅｓ）、メモリＩＣ内のデータ等を消去せず、こ
の手順を踏まえて装置本体の分解が行われていなければ
（ステップＳ２０２，Ｎｏ）、メモリＩＣ内のデータ等
を消去している（ステップＳ２０３）。
【００３３】尚、本発明は、上記実施形態に限定される
ものでなく、多様に変形することができる。例えば、ビ
スが取り外されたことを検出するのではなく、装置本体
の筐体の蓋や底板が取り外されたことを検出しても構わ
ない。
ものでなく、多様に変形することができる。例えば、ビ
スが取り外されたことを検出するのではなく、装置本体
の筐体の蓋や底板が取り外されたことを検出しても構わ
ない。
【００３４】
【発明の効果】以上説明した様に本発明によれば、装置
本体の分解が検出されると、メモリ内のデータが消去さ
れるものの、予め定められた入力を与えれば、データの
消去が禁止される。また、その一方では、この入力を与
えることにより、メモリ内のデータを消去せずに、装置
本体を分解することができる。
本体の分解が検出されると、メモリ内のデータが消去さ
れるものの、予め定められた入力を与えれば、データの
消去が禁止される。また、その一方では、この入力を与
えることにより、メモリ内のデータを消去せずに、装置
本体を分解することができる。
【００３５】従って、装置本体の修理や点検のときに
は、予め定められた入力を与えることによって、メモリ
内のデータ等を消去せずに、装置本体を分解することが
でき、このために修理や点検の後で、データ等を再入力
して、セットアップする必要がない。また、この順番を
機密にしておけば、第３者によって装置本体が分解され
てメモリ内のデータ等が勝手に読み取られる可能性を低
く抑えることができる。
は、予め定められた入力を与えることによって、メモリ
内のデータ等を消去せずに、装置本体を分解することが
でき、このために修理や点検の後で、データ等を再入力
して、セットアップする必要がない。また、この順番を
機密にしておけば、第３者によって装置本体が分解され
てメモリ内のデータ等が勝手に読み取られる可能性を低
く抑えることができる。
【００３６】また、本発明によれば、装置本体の組み立
てに用いられている各ビスを予め定められた順番で外し
ている限りは、メモリ内のデータを消去せずに、装置本
体を分解することができる。また、この順番で各ビスを
外さなかった場合は、メモリ内のデータが消去される。
てに用いられている各ビスを予め定められた順番で外し
ている限りは、メモリ内のデータを消去せずに、装置本
体を分解することができる。また、この順番で各ビスを
外さなかった場合は、メモリ内のデータが消去される。
【００３７】更に、本発明によれば、複数のキーが予め
定められた方法で操作されると、データの消去を禁止し
ている。予め定められた方法とは、例えば各キーを予め
定められた順番で操作することであり、あるいは予め定
められた幾つかの各キーを選択的に同時に操作すること
である。この様な方法で各キーを操作した場合は、メモ
リ内のデータを消去せずに、装置本体を分解することが
できる。
定められた方法で操作されると、データの消去を禁止し
ている。予め定められた方法とは、例えば各キーを予め
定められた順番で操作することであり、あるいは予め定
められた幾つかの各キーを選択的に同時に操作すること
である。この様な方法で各キーを操作した場合は、メモ
リ内のデータを消去せずに、装置本体を分解することが
できる。
【００３８】また、本発明によれば、複数の端子に対し
て予め定められた方法の入力があると、データの消去を
禁止している。予め定められた方法の入力とは、例えば
各端子に予め定められた順番で電圧を印加することであ
り、あるいは予め定められた幾つかの各端子に選択的に
同時に電圧を印加することである。更に、予め定められ
た信号を予め定められた幾つかの各端子に加えても良
い。この様な方法で各端子への入力を行った場合は、メ
モリ内のデータを消去せずに、装置本体を分解すること
ができる。
て予め定められた方法の入力があると、データの消去を
禁止している。予め定められた方法の入力とは、例えば
各端子に予め定められた順番で電圧を印加することであ
り、あるいは予め定められた幾つかの各端子に選択的に
同時に電圧を印加することである。更に、予め定められ
た信号を予め定められた幾つかの各端子に加えても良
い。この様な方法で各端子への入力を行った場合は、メ
モリ内のデータを消去せずに、装置本体を分解すること
ができる。
【図１】本発明の電子データ保護装置の一実施形態を示
すブロック図である。
すブロック図である。
【図２】（ａ）は本実施形態の装置本体を分解した状態
を概略的に示す側面図であり、（ｂ）は装置本体を組み
立てた状態を概略的に示す側面図である。
を概略的に示す側面図であり、（ｂ）は装置本体を組み
立てた状態を概略的に示す側面図である。
【図３】本実施形態の装置による処理を概略的に示すフ
ローチャートである。
ローチャートである。
【図４】本実施形態の装置による処理を詳しく示すフロ
ーチャートである。
ーチャートである。
【図５】本発明の装置による処理を概略的に示すフロー
チャートである。
チャートである。
【図６】従来の装置による処理を概略的に示すフローチ
ャートである。
ャートである。
１ メモリＩＣ ２ 中央処理装置（ＣＰＵ） ３ センサー ４ 上側筐体 ５ 下側筐体 ６ ビス
Claims (4)
- 【請求項１】 データを記憶したメモリを内蔵する電子
データ保護装置において、 装置本体が分解されていることを検出する分解検出手段
と、 分解検出手段の検出出力に応答して、メモリ内のデータ
を消去するデータ消去手段と、 予め定められた入力に応答して、データ消去手段による
データの消去を禁止する消去禁止手段とを備えることを
特徴とする電子データ保護装置。 - 【請求項２】 装置本体は、複数のビスを用いて組み立
てられ、 分解検出手段は、各ビスが外されていることを検出し、 消去禁止手段は、各ビスが予め定められた順番で外され
ているときに、データ消去手段によるデータの消去を禁
止することを特徴とする請求項１に記載の電子データ保
護装置。 - 【請求項３】 消去禁止手段は、複数のキーを有してお
り、これらのキーが予め定められた方法で操作される
と、データ消去手段によるデータの消去を禁止すること
を特徴とする請求項１に記載の電子データ保護装置。 - 【請求項４】 消去禁止手段は、複数の端子を有してお
り、これらの端子に対して予め定められた方法の入力が
あると、データ消去手段によるデータの消去を禁止する
ことを特徴とする請求項１に記載の電子データ保護装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000225530A JP2002041361A (ja) | 2000-07-26 | 2000-07-26 | 電子データ保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000225530A JP2002041361A (ja) | 2000-07-26 | 2000-07-26 | 電子データ保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002041361A true JP2002041361A (ja) | 2002-02-08 |
Family
ID=18719289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000225530A Pending JP2002041361A (ja) | 2000-07-26 | 2000-07-26 | 電子データ保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002041361A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005081518A1 (ja) * | 2004-02-05 | 2005-09-01 | Matsushita Electric Industrial Co., Ltd. | テレビジョン受像機および電子デバイス装置 |
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- 2000-07-26 JP JP2000225530A patent/JP2002041361A/ja active Pending
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