JPH09293024A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09293024A JPH09293024A JP10719096A JP10719096A JPH09293024A JP H09293024 A JPH09293024 A JP H09293024A JP 10719096 A JP10719096 A JP 10719096A JP 10719096 A JP10719096 A JP 10719096A JP H09293024 A JPH09293024 A JP H09293024A
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Abstract
(57)【要約】
【課題】 内部回路の少なくとも一部の読出し又は書込
みを禁止するプロテクト回路を内蔵し、一定のパスワー
ド入力によりプロテクト解除を可能とした半導体集積回
路を提供する。 【解決手段】 論理演算回路２およびその回路検査用の
プログラムを書き込んだＲＯＭ３を有し、入力端子ＩＮ
１〜ＩＮｎと出力端子ＯＵＴ１〜ＯＵＴｍ、および活性
化用の制御端子ＣＴＲＬを有するＬＳＩ１に、ＲＯＭ３
のデータ読出しを禁止するプロテクト回路４を内蔵す
る。プロテクト回路４は、ＩＮ１〜ＩＮｎ端子のうち予
め定められた組み合わせの端子から複数回入力されるパ
スワードデータを検出する検出手段、この検出手段の検
出出力データを一時保持するデータ保持手段、前記検出
出力データが予め定められた配列になったことを検出し
てプロテクト解除を行う判定手段とを備えている。
みを禁止するプロテクト回路を内蔵し、一定のパスワー
ド入力によりプロテクト解除を可能とした半導体集積回
路を提供する。 【解決手段】 論理演算回路２およびその回路検査用の
プログラムを書き込んだＲＯＭ３を有し、入力端子ＩＮ
１〜ＩＮｎと出力端子ＯＵＴ１〜ＯＵＴｍ、および活性
化用の制御端子ＣＴＲＬを有するＬＳＩ１に、ＲＯＭ３
のデータ読出しを禁止するプロテクト回路４を内蔵す
る。プロテクト回路４は、ＩＮ１〜ＩＮｎ端子のうち予
め定められた組み合わせの端子から複数回入力されるパ
スワードデータを検出する検出手段、この検出手段の検
出出力データを一時保持するデータ保持手段、前記検出
出力データが予め定められた配列になったことを検出し
てプロテクト解除を行う判定手段とを備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、モード切替え機
能付き、より具体的にはパスワード機能付きの半導体集
積回路に関する。
能付き、より具体的にはパスワード機能付きの半導体集
積回路に関する。
【０００２】
【従来の技術】現在、メモリや演算回路あるいはこれら
の複合回路等、多種多様の半導体集積回路が作られ、使
われているが、内部データの自由な読出しや書替えを禁
止するプロテクト機能を備えたものはない。
の複合回路等、多種多様の半導体集積回路が作られ、使
われているが、内部データの自由な読出しや書替えを禁
止するプロテクト機能を備えたものはない。
【０００３】
【発明が解決しようとする課題】半導体集積回路の高機
能化に伴い、内部データの自由な読出しや書き替えを禁
止したいというケースも生じて来ている。例えば、回路
検査用のプログラムを書き込んだＲＯＭを内蔵する集積
回路であって、その回路検査機能を特定の人以外には使
用させたくない場合、電気的書き替えが可能なＥＥＰＲ
ＯＭであって、供給者がデータ書込みを行い、通常の使
用者にはそのデータの自由な書き替えを禁止したい場
合、等である。
能化に伴い、内部データの自由な読出しや書き替えを禁
止したいというケースも生じて来ている。例えば、回路
検査用のプログラムを書き込んだＲＯＭを内蔵する集積
回路であって、その回路検査機能を特定の人以外には使
用させたくない場合、電気的書き替えが可能なＥＥＰＲ
ＯＭであって、供給者がデータ書込みを行い、通常の使
用者にはそのデータの自由な書き替えを禁止したい場
合、等である。
【０００４】この発明は、上記事情を考慮してなされた
もので、内部回路の少なくとも一部の読出し又は書込み
を禁止するプロテクト回路を内蔵し、格別の外部端子を
付加することなく一定のパスワード入力によりプロテク
ト解除を可能とした半導体集積回路を提供することを目
的としている。この発明はまた、格別の外部端子を付加
することなく、切替えコードデータの入力により動作モ
ードの切替えを可能とした半導体集積回路を提供するこ
とを目的としている。
もので、内部回路の少なくとも一部の読出し又は書込み
を禁止するプロテクト回路を内蔵し、格別の外部端子を
付加することなく一定のパスワード入力によりプロテク
ト解除を可能とした半導体集積回路を提供することを目
的としている。この発明はまた、格別の外部端子を付加
することなく、切替えコードデータの入力により動作モ
ードの切替えを可能とした半導体集積回路を提供するこ
とを目的としている。
【０００５】
【課題を解決するための手段】この発明は、複数個ずつ
の入力端子と出力端子、および内部回路の活性化を制御
する制御端子を有し、前記内部回路の少なくとも一部の
読出し又は書込みを禁止するプロテクト回路を内蔵する
半導体集積回路であって、前記プロテクト回路は、前記
複数の入力端子のうち予め定められた組み合わせの入力
端子から複数回入力されるパスワードデータを検出する
検出手段と、この検出手段の検出出力データを一時保持
するデータ保持手段と、前記検出出力データが予め定め
られた配列になったことを検出してプロテクト解除を行
う判定手段とを備えたことを特徴としている。
の入力端子と出力端子、および内部回路の活性化を制御
する制御端子を有し、前記内部回路の少なくとも一部の
読出し又は書込みを禁止するプロテクト回路を内蔵する
半導体集積回路であって、前記プロテクト回路は、前記
複数の入力端子のうち予め定められた組み合わせの入力
端子から複数回入力されるパスワードデータを検出する
検出手段と、この検出手段の検出出力データを一時保持
するデータ保持手段と、前記検出出力データが予め定め
られた配列になったことを検出してプロテクト解除を行
う判定手段とを備えたことを特徴としている。
【０００６】この発明はまた、前記判定手段が、前記検
出出力データが予め定められた配列になったことを検出
するパス設定手段と、前記制御端子の制御入力が第１の
レベルにあるときに前記パス設定手段の検出出力を取り
出してプロテクト解除信号を出力するゲート手段と、前
記制御端子の制御入力と前記プロテクト解除信号により
前記ゲート手段を制御して前記制御入力が前記第１のレ
ベルと異なる第２のレベルに切り替わるまでプロテクト
解除信号の出力状態を保持するロック手段とを備えて構
成されたことを特徴としている。
出出力データが予め定められた配列になったことを検出
するパス設定手段と、前記制御端子の制御入力が第１の
レベルにあるときに前記パス設定手段の検出出力を取り
出してプロテクト解除信号を出力するゲート手段と、前
記制御端子の制御入力と前記プロテクト解除信号により
前記ゲート手段を制御して前記制御入力が前記第１のレ
ベルと異なる第２のレベルに切り替わるまでプロテクト
解除信号の出力状態を保持するロック手段とを備えて構
成されたことを特徴としている。
【０００７】この発明は更に、第１の動作モードと第２
の動作モードとを有する半導体集積回路において、第１
の動作モードと第２の動作モードで共通に使用される外
部入力端子から前記第１の動作モードでは使用されない
組み合わせの切替えコードデータが入力されたことを検
出する検出手段と、この検出手段により順次得られた検
出出力データを保持するデータ保持手段と、このデータ
保持手段に保持された前記検出出力データが予め定めら
れた配列になったことを判定して第２の動作モードに設
定するモード判定手段とを備えたことを特徴としてい
る。
の動作モードとを有する半導体集積回路において、第１
の動作モードと第２の動作モードで共通に使用される外
部入力端子から前記第１の動作モードでは使用されない
組み合わせの切替えコードデータが入力されたことを検
出する検出手段と、この検出手段により順次得られた検
出出力データを保持するデータ保持手段と、このデータ
保持手段に保持された前記検出出力データが予め定めら
れた配列になったことを判定して第２の動作モードに設
定するモード判定手段とを備えたことを特徴としてい
る。
【０００８】この発明によると、内部回路の少なくとも
一部の読出し又は書込みを禁止するプロテクトモードを
有し、格別な外部端子を付加することなく、一定のパス
ワード入力によりプロテクト解除を可能として、特定デ
ータの機密保持やユーザーによる自由なデータ書き替え
等を防止できるようにした半導体集積回路を得ることが
できる。またこの発明によると、上述のプロテクトモー
ドとプロテクト解除モードをより一般的に第１の動作モ
ードと第２の動作モードとし、第１の動作モードでは通
常あり得ない切替えコードデータの入力により第２の動
作モードへの切替えを可能として、切替えコードデータ
の配列を秘密にすることにより、パスワード機能を与え
た半導体集積回路が得られる。
一部の読出し又は書込みを禁止するプロテクトモードを
有し、格別な外部端子を付加することなく、一定のパス
ワード入力によりプロテクト解除を可能として、特定デ
ータの機密保持やユーザーによる自由なデータ書き替え
等を防止できるようにした半導体集積回路を得ることが
できる。またこの発明によると、上述のプロテクトモー
ドとプロテクト解除モードをより一般的に第１の動作モ
ードと第２の動作モードとし、第１の動作モードでは通
常あり得ない切替えコードデータの入力により第２の動
作モードへの切替えを可能として、切替えコードデータ
の配列を秘密にすることにより、パスワード機能を与え
た半導体集積回路が得られる。
【０００９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例の論
理演算用半導体集積回路（ＬＳＩ）１の概略構成を示
す。このＬＳＩ１の主要な内部回路は、論理演算回路２
であり、回路動作を実現するための外部端子として、少
なくとも、電源端子（ＶDD）、接地端子（ＶSS）、論理
演算回路２の活性化を制御する制御端子（ＣＴＲＬ）、
クロック端子（ＣＬＫ）、データ入力端子（ＩＮ１〜Ｉ
Ｎｎ）、データ出力端子（ＯＵＴ１〜ＯＵＴｍ）を有す
る。
の実施例を説明する。図１は、この発明の一実施例の論
理演算用半導体集積回路（ＬＳＩ）１の概略構成を示
す。このＬＳＩ１の主要な内部回路は、論理演算回路２
であり、回路動作を実現するための外部端子として、少
なくとも、電源端子（ＶDD）、接地端子（ＶSS）、論理
演算回路２の活性化を制御する制御端子（ＣＴＲＬ）、
クロック端子（ＣＬＫ）、データ入力端子（ＩＮ１〜Ｉ
Ｎｎ）、データ出力端子（ＯＵＴ１〜ＯＵＴｍ）を有す
る。
【００１０】内部回路として論理演算回路２の他に、論
理演算回路２の回路検査用のプログラムを書き込んだＲ
ＯＭ３を有する。このＲＯＭ３のデータは通常動作にお
いては読出し禁止とされるもので、そのためにプロテク
ト回路４を内蔵している。プロテクト回路４は、回路検
査を行う場合にのみ、特定のパスワード入力によりプロ
テクト解除を行い得るようになっている。
理演算回路２の回路検査用のプログラムを書き込んだＲ
ＯＭ３を有する。このＲＯＭ３のデータは通常動作にお
いては読出し禁止とされるもので、そのためにプロテク
ト回路４を内蔵している。プロテクト回路４は、回路検
査を行う場合にのみ、特定のパスワード入力によりプロ
テクト解除を行い得るようになっている。
【００１１】プロテクト回路４の具体例を図２に示す。
このプロテクト回路４は、ＬＳＩ１として本来必要な端
子の他、格別の端子を付加することなく構成されてお
り、複数の入力端子ＩＮ１〜ＩＮｎのなかから選択され
た所定の組み合わせの端子から入力されるパスワードデ
ータを検出する検出回路２１、この検出回路２１により
順次得られた検出出力データを一時保持するデータ保持
回路２２、およびデータ保持回路２２に保持された検出
出力データが予め定められた配列になったことを判定し
てプロテクト解除を行う判定回路２３（２３ａ〜２３
ｃ）を有する。
このプロテクト回路４は、ＬＳＩ１として本来必要な端
子の他、格別の端子を付加することなく構成されてお
り、複数の入力端子ＩＮ１〜ＩＮｎのなかから選択され
た所定の組み合わせの端子から入力されるパスワードデ
ータを検出する検出回路２１、この検出回路２１により
順次得られた検出出力データを一時保持するデータ保持
回路２２、およびデータ保持回路２２に保持された検出
出力データが予め定められた配列になったことを判定し
てプロテクト解除を行う判定回路２３（２３ａ〜２３
ｃ）を有する。
【００１２】パスワードデータの検出回路２１は、図の
場合、ＩＮ１，ＩＮ２，ＩＮ３端子の３入力の一致／不
一致を検出するＮＡＮＤゲートＧ１により構成されてい
る。データ保持回路２２は、後述するように複数回入力
されるパスワードデータの検出出力を順次転送して保持
するシフトレジスタＳＲにより構成されている。シフト
レジスタＳＲのシフトクロックは、ＮＡＮＤゲートＧ２
により、ＣＴＲＬ入力をインバータＩ１で反転した信号
と、ＣＬＫ入力との一致をとって発生されるようになっ
ている。
場合、ＩＮ１，ＩＮ２，ＩＮ３端子の３入力の一致／不
一致を検出するＮＡＮＤゲートＧ１により構成されてい
る。データ保持回路２２は、後述するように複数回入力
されるパスワードデータの検出出力を順次転送して保持
するシフトレジスタＳＲにより構成されている。シフト
レジスタＳＲのシフトクロックは、ＮＡＮＤゲートＧ２
により、ＣＴＲＬ入力をインバータＩ１で反転した信号
と、ＣＬＫ入力との一致をとって発生されるようになっ
ている。
【００１３】プロテクト解除を行う判定回路２３は、シ
フトレジスタＳＲに保持された検出出力データが予め定
められた配列になったことを検出するパス設定回路２３
ａと、ＣＴＲＬ入力が第１のレベル（“Ｌ”レベル）に
あるときにパス設定回路２３ａの検出出力を取り出して
プロテクト解除信号を出力するゲート回路２３ｂと、Ｃ
ＴＲＬ入力とプロテクト解除信号によりゲート回路２３
ｂを制御してＣＴＲＬ入力が第２のレベル（“Ｈ”レベ
ル）に切り替わるまでプロテクト解除状態を保持するロ
ック回路２３ｃとから構成されている。
フトレジスタＳＲに保持された検出出力データが予め定
められた配列になったことを検出するパス設定回路２３
ａと、ＣＴＲＬ入力が第１のレベル（“Ｌ”レベル）に
あるときにパス設定回路２３ａの検出出力を取り出して
プロテクト解除信号を出力するゲート回路２３ｂと、Ｃ
ＴＲＬ入力とプロテクト解除信号によりゲート回路２３
ｂを制御してＣＴＲＬ入力が第２のレベル（“Ｈ”レベ
ル）に切り替わるまでプロテクト解除状態を保持するロ
ック回路２３ｃとから構成されている。
【００１４】パス設定回路２３ａは、シフトレジスタＳ
Ｒの各段データを反転して、又は非反転のまま次のゲー
ト回路２３ｂに転送するべく、予め定められたインバー
タ配列により構成される。具体的に図の場合、二つのイ
ンバータＩ３，Ｉ４が配置されてパス設定回路２３ａが
構成され、検出回路２１で順次検出される出力データが
“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”となったときにのみ、
パスが成立したことを示すオール“Ｈ”なる出力をゲー
ト回路２３ｂに送るようになっている。
Ｒの各段データを反転して、又は非反転のまま次のゲー
ト回路２３ｂに転送するべく、予め定められたインバー
タ配列により構成される。具体的に図の場合、二つのイ
ンバータＩ３，Ｉ４が配置されてパス設定回路２３ａが
構成され、検出回路２１で順次検出される出力データが
“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”となったときにのみ、
パスが成立したことを示すオール“Ｈ”なる出力をゲー
ト回路２３ｂに送るようになっている。
【００１５】ゲート回路２３ｂは、パス設定回路２３ａ
の各出力をそれぞれ一つの入力とするＮＯＲゲート列Ｇ
４〜Ｇ７と、これらの出力を反転するインバータＩ５〜
Ｉ８と、これらのインバータＩ５〜Ｉ８の出力の一致／
不一致を検出するＮＡＮＤゲートＧ８、およびその出力
を反転するインバータＩ９により構成されている。後述
するようにプロテクト解除の条件が成立しない限り、通
常の状態ではゲート回路２３ｂは、プロテクト信号ＰＴ
＝“Ｌ”を出力して、ＲＯＭ３をデータ読出し禁止の状
態に設定している。
の各出力をそれぞれ一つの入力とするＮＯＲゲート列Ｇ
４〜Ｇ７と、これらの出力を反転するインバータＩ５〜
Ｉ８と、これらのインバータＩ５〜Ｉ８の出力の一致／
不一致を検出するＮＡＮＤゲートＧ８、およびその出力
を反転するインバータＩ９により構成されている。後述
するようにプロテクト解除の条件が成立しない限り、通
常の状態ではゲート回路２３ｂは、プロテクト信号ＰＴ
＝“Ｌ”を出力して、ＲＯＭ３をデータ読出し禁止の状
態に設定している。
【００１６】プロテクト解除の条件が成立したときに、
その状態を所定期間保持するロック回路２３ｃは、プロ
テクト信号ＰＴと、ＣＴＲＬ入力の反転信号の一致検出
を行うＮＡＮＤゲートＧ３とその出力を反転するインバ
ータＩ２により構成され、このインバータＩ２の出力が
ゲート回路２３ｂのＮＯＲゲート列Ｇ４〜Ｇ７の各制御
端子に入るようになっている。
その状態を所定期間保持するロック回路２３ｃは、プロ
テクト信号ＰＴと、ＣＴＲＬ入力の反転信号の一致検出
を行うＮＡＮＤゲートＧ３とその出力を反転するインバ
ータＩ２により構成され、このインバータＩ２の出力が
ゲート回路２３ｂのＮＯＲゲート列Ｇ４〜Ｇ７の各制御
端子に入るようになっている。
【００１７】この様に構成されたプロテクト回路４の動
作を図３を参照して説明する。図３に示すように、ＣＴ
ＲＬ＝“Ｌ”でＬＳＩ１は活性状態になる。ＬＳＩ１の
通常動作においては、プロテクト信号がＰＴ＝“Ｌ”で
あって、ＲＯＭ３は非活性に保たれる。回路検査が必要
になった場合、ＣＴＲＬ＝“Ｌ”の状態で、入力端子Ｉ
Ｎ１〜ＩＮ３を利用して、図３に示すようにパスワード
データＣ１〜Ｃ４を順次入力し、同時にＣＬＫ端子から
クロックを導入する。
作を図３を参照して説明する。図３に示すように、ＣＴ
ＲＬ＝“Ｌ”でＬＳＩ１は活性状態になる。ＬＳＩ１の
通常動作においては、プロテクト信号がＰＴ＝“Ｌ”で
あって、ＲＯＭ３は非活性に保たれる。回路検査が必要
になった場合、ＣＴＲＬ＝“Ｌ”の状態で、入力端子Ｉ
Ｎ１〜ＩＮ３を利用して、図３に示すようにパスワード
データＣ１〜Ｃ４を順次入力し、同時にＣＬＫ端子から
クロックを導入する。
【００１８】この実施例の場合、パスワードデータＣ１
〜Ｃ４は例えば、図４に示すようように、Ｃ１，Ｃ３が
ＩＮ１〜ＩＮ３にオール“Ｌ”、Ｃ２，Ｃ４がＩＮ１〜
ＩＮ３にオール“Ｈ”とする。このとき、検出回路２１
のＮＡＮＤゲートＧ１の出力は、順次“Ｈ”，“Ｌ”，
“Ｈ”，“Ｌ”となり、これが順次シフトレジスタＳＲ
に転送されると、パス設定回路２３ａの出力がオール
“Ｈ”の状態、即ちプロテクト解除の条件が成立する。
この状態はＮＡＮＤゲートＧ８により検出されて、ＰＴ
＝“Ｈ”なるプロテクト解除信号が出力される。
〜Ｃ４は例えば、図４に示すようように、Ｃ１，Ｃ３が
ＩＮ１〜ＩＮ３にオール“Ｌ”、Ｃ２，Ｃ４がＩＮ１〜
ＩＮ３にオール“Ｈ”とする。このとき、検出回路２１
のＮＡＮＤゲートＧ１の出力は、順次“Ｈ”，“Ｌ”，
“Ｈ”，“Ｌ”となり、これが順次シフトレジスタＳＲ
に転送されると、パス設定回路２３ａの出力がオール
“Ｈ”の状態、即ちプロテクト解除の条件が成立する。
この状態はＮＡＮＤゲートＧ８により検出されて、ＰＴ
＝“Ｈ”なるプロテクト解除信号が出力される。
【００１９】プロテクト解除の条件が成立すると、ＰＴ
＝“Ｈ”がロック回路２３ｃに帰還されて、ロック回路
２３ｃは“Ｈ”を出力し、これがＮＯＲゲート列Ｇ４〜
Ｇ７に入力されて、ＣＴＲＬ＝“Ｌ”の間、プロテクト
解除の状態が保持される。プロテクト解除の状態ではＲ
ＯＭ３が活性になり、この状態で、例えばＩＮ１〜ＩＮ
ｎからのテストパターンデータ入力により、ＲＯＭ３の
プログラムデータの読出しとそのプログラムに従った回
路のテスト動作を行う。ＣＴＲＬ＝“Ｈ”になると、ロ
ック回路２３ｃの出力が“Ｌ”となり、ＰＴ＝“Ｌ”の
プロテクト状態に戻る。
＝“Ｈ”がロック回路２３ｃに帰還されて、ロック回路
２３ｃは“Ｈ”を出力し、これがＮＯＲゲート列Ｇ４〜
Ｇ７に入力されて、ＣＴＲＬ＝“Ｌ”の間、プロテクト
解除の状態が保持される。プロテクト解除の状態ではＲ
ＯＭ３が活性になり、この状態で、例えばＩＮ１〜ＩＮ
ｎからのテストパターンデータ入力により、ＲＯＭ３の
プログラムデータの読出しとそのプログラムに従った回
路のテスト動作を行う。ＣＴＲＬ＝“Ｈ”になると、ロ
ック回路２３ｃの出力が“Ｌ”となり、ＰＴ＝“Ｌ”の
プロテクト状態に戻る。
【００２０】以上のようにこの実施例によると、ＲＯＭ
３は通常非活性とされ、パスワード入力により活性化さ
れて読出し可能となる。従って、ＬＳＩ１の回路検査の
内容を一般ユーザーには知られたくない場合に有効であ
る。
３は通常非活性とされ、パスワード入力により活性化さ
れて読出し可能となる。従って、ＬＳＩ１の回路検査の
内容を一般ユーザーには知られたくない場合に有効であ
る。
【００２１】なお、プロテクトの態様は上の実施例とは
異なるものでもよい。例えば、ＲＯＭ３は通常論理演算
回路２と共に活性化されて論理演算回路２の動作を制御
するものであって、かつ特定の入力によりＲＯＭ３のデ
ータ内容を直接出力端子ＯＵＴ１〜ＯＵＴｍに読出して
チェックできるように構成されており、但しＲＯＭ３の
データ内容は一般ユーザーには機密にしたいという場合
もある。この様な場合には、プロテクト回路４によるプ
ロテクト信号ＰＴは、ＲＯＭ３のデータの論理演算回路
２への読出しは妨げず、外部出力端子への読出しを禁止
又は禁止解除する制御信号とする。これにより、実施例
と同様のパスワード入力によって初めてＲＯＭ３のデー
タを直接読出してチェックすることができるというＬＳ
Ｉが得られる。
異なるものでもよい。例えば、ＲＯＭ３は通常論理演算
回路２と共に活性化されて論理演算回路２の動作を制御
するものであって、かつ特定の入力によりＲＯＭ３のデ
ータ内容を直接出力端子ＯＵＴ１〜ＯＵＴｍに読出して
チェックできるように構成されており、但しＲＯＭ３の
データ内容は一般ユーザーには機密にしたいという場合
もある。この様な場合には、プロテクト回路４によるプ
ロテクト信号ＰＴは、ＲＯＭ３のデータの論理演算回路
２への読出しは妨げず、外部出力端子への読出しを禁止
又は禁止解除する制御信号とする。これにより、実施例
と同様のパスワード入力によって初めてＲＯＭ３のデー
タを直接読出してチェックすることができるというＬＳ
Ｉが得られる。
【００２２】図５は、この発明の別の実施例のＬＳＩ１
１の概略構成を示す。このＬＳＩ１１は内部回路の主要
部がＥＥＰＲＯＭ回路１２である。外部端子としては、
少なくとも、チップイネーブル端子（ＣＥＮ）、ライト
イネーブル端子（ＷＥＮ）、アドレス入力端子（Ａ１〜
Ａｎ）、電源端子（ＶDD）、書き替え用の昇圧電位端子
（ＶPP）、データ出力端子（ＯＵＴ１〜ＯＵＴｍ）、お
よび接地端子（ＶSS）を有する。
１の概略構成を示す。このＬＳＩ１１は内部回路の主要
部がＥＥＰＲＯＭ回路１２である。外部端子としては、
少なくとも、チップイネーブル端子（ＣＥＮ）、ライト
イネーブル端子（ＷＥＮ）、アドレス入力端子（Ａ１〜
Ａｎ）、電源端子（ＶDD）、書き替え用の昇圧電位端子
（ＶPP）、データ出力端子（ＯＵＴ１〜ＯＵＴｍ）、お
よび接地端子（ＶSS）を有する。
【００２３】ＬＳＩ１１には、ＥＥＰＲＯＭ回路１２の
他に、ＥＥＰＲＯＭ回路１２のデータ書き替えを通常禁
止状態におき、データ読出しのみを可能とするプロテク
ト回路１３を内蔵している。このプロテクト回路１３
は、例えば先の実施例の図２と同様の回路構成とし、格
別の外部端子を付加することなく、一定のパスワード入
力によりプロテクト解除を行うように構成される。この
場合、パスワード入力端子としては、Ａ１〜Ａｎ端子か
ら選ばれた適当な組み合わせを用い、ＣＴＲＬ端子に代
わってＷＥＮ端子を用い、ＣＬＫ端子の代わりに適当な
アドレス端子を用いることができる。
他に、ＥＥＰＲＯＭ回路１２のデータ書き替えを通常禁
止状態におき、データ読出しのみを可能とするプロテク
ト回路１３を内蔵している。このプロテクト回路１３
は、例えば先の実施例の図２と同様の回路構成とし、格
別の外部端子を付加することなく、一定のパスワード入
力によりプロテクト解除を行うように構成される。この
場合、パスワード入力端子としては、Ａ１〜Ａｎ端子か
ら選ばれた適当な組み合わせを用い、ＣＴＲＬ端子に代
わってＷＥＮ端子を用い、ＣＬＫ端子の代わりに適当な
アドレス端子を用いることができる。
【００２４】この様な構成として、ＷＥＮ＝“Ｌ”、即
ち書込みイネーブルの状態として、先の実施例と同様の
パスワード入力およびクロック入力によりプロテクトを
解除し、データ書き替えを行うことができる。パスワー
ド入力によるプロテクト回路１３の制御を行う間、ＶPP
端子に書き替え用の昇圧電位を与えない限り、誤書込み
が生じることはない。データ書き替えを行った後、ＷＥ
Ｎ＝“Ｈ”とすることにより、先の実施例と同様にプロ
テクト状態に復帰する。以上のようにしてこの実施例に
よれば、パスワードを知る特定の人だけがデータ書き替
えを行うことを可能としたＥＥＰＲＯＭが得られる。
ち書込みイネーブルの状態として、先の実施例と同様の
パスワード入力およびクロック入力によりプロテクトを
解除し、データ書き替えを行うことができる。パスワー
ド入力によるプロテクト回路１３の制御を行う間、ＶPP
端子に書き替え用の昇圧電位を与えない限り、誤書込み
が生じることはない。データ書き替えを行った後、ＷＥ
Ｎ＝“Ｈ”とすることにより、先の実施例と同様にプロ
テクト状態に復帰する。以上のようにしてこの実施例に
よれば、パスワードを知る特定の人だけがデータ書き替
えを行うことを可能としたＥＥＰＲＯＭが得られる。
【００２５】以上では、プロテクトモードを持つ集積回
路の実施例を説明したが、この発明はこれに限られな
い。例えば、第１の動作モードを通常モードとし、第２
の動作モードを主回路のチェック、あるいは特定データ
の読出し等を行うモードとして、上記実施例のプロテク
ト回路と同様の構成のモード切替え回路を備えることに
より、格別の外部端子を付加することなくパスワード機
能を持たせた半導体集積回路を得ることができる。
路の実施例を説明したが、この発明はこれに限られな
い。例えば、第１の動作モードを通常モードとし、第２
の動作モードを主回路のチェック、あるいは特定データ
の読出し等を行うモードとして、上記実施例のプロテク
ト回路と同様の構成のモード切替え回路を備えることに
より、格別の外部端子を付加することなくパスワード機
能を持たせた半導体集積回路を得ることができる。
【００２６】
【発明の効果】以上述べたようにこの発明によれば、内
部回路の少なくとも一部の読出し又は書込みを禁止する
プロテクト回路を内蔵し、一定のパスワード入力により
プロテクト解除を可能とした半導体集積回路を提供する
ことができる。
部回路の少なくとも一部の読出し又は書込みを禁止する
プロテクト回路を内蔵し、一定のパスワード入力により
プロテクト解除を可能とした半導体集積回路を提供する
ことができる。
【図１】 この発明の一実施例のＬＳＩの構成を示す。
【図２】 同実施例のプロテクト回路の構成を示す。
【図３】 同プロテクト回路の動作を説明するためのタ
イミング図である。
イミング図である。
【図４】 同プロテクト回路のパスワードデータの例を
示す。
示す。
【図５】 この発明の他の実施例のＬＳＩの構成を示
す。
す。
１…ＬＳＩ、２…論理演算回路、３…ＲＯＭ、４…プロ
テクト回路、１１…ＬＳＩ、１２…ＥＥＰＲＯＭ回路、
１３…プロテクト回路。
テクト回路、１１…ＬＳＩ、１２…ＥＥＰＲＯＭ回路、
１３…プロテクト回路。
Claims (3)
- 【請求項１】 複数個ずつの入力端子と出力端子、およ
び内部回路の活性化を制御する制御端子を有し、前記内
部回路の少なくとも一部の読出し又は書込みを禁止する
プロテクト回路を内蔵する半導体集積回路であって、 前記プロテクト回路は、 前記複数の入力端子のうち予め定められた組み合わせの
入力端子から複数回入力されるパスワードデータを検出
する検出手段と、 この検出手段の検出出力データを一時保持するデータ保
持手段と、 このデータ保持手段に保持された前記検出出力データが
予め定められた配列になったことを検出してプロテクト
解除を行う判定手段とを備えたことを特徴とする半導体
集積回路。 - 【請求項２】 前記判定手段は、 前記検出出力データが予め定められた配列になったこと
を検出するパス設定手段と、 前記制御端子の制御入力が第１のレベルにあるときに前
記パス設定手段の検出出力を取り出してプロテクト解除
信号を出力するゲート手段と、 前記制御端子の制御入力と前記プロテクト解除信号によ
り前記ゲート手段を制御して前記制御入力が前記第１の
レベルと異なる第２のレベルに切り替わるまでプロテク
ト解除信号の出力状態を保持するロック手段とを備えた
ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 第１の動作モードと第２の動作モードと
を有する半導体集積回路において、 第１の動作モードと第２の動作モードで共通に使用され
る外部入力端子から前記第１の動作モードでは使用され
ない組み合わせの切替えコードデータが入力されたこと
を検出する検出手段と、 この検出手段により順次得られた検出出力データを保持
するデータ保持手段と、 このデータ保持手段に保持された前記検出出力データが
予め定められた配列になったことを判定して第２の動作
モードに設定するモード判定手段とを備えたことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10719096A JP3296184B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10719096A JP3296184B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293024A true JPH09293024A (ja) | 1997-11-11 |
| JP3296184B2 JP3296184B2 (ja) | 2002-06-24 |
Family
ID=14452760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10719096A Expired - Fee Related JP3296184B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3296184B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002041361A (ja) * | 2000-07-26 | 2002-02-08 | Sharp Corp | 電子データ保護装置 |
| JP2007535015A (ja) * | 2003-07-14 | 2007-11-29 | テキサス インスツルメンツ インコーポレイテッド | プロセッサの保護された資源へのアクセスに対するセキュリティ保護方法 |
| JP2012059354A (ja) * | 2011-10-24 | 2012-03-22 | Toshiba Corp | 半導体装置 |
-
1996
- 1996-04-26 JP JP10719096A patent/JP3296184B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002041361A (ja) * | 2000-07-26 | 2002-02-08 | Sharp Corp | 電子データ保護装置 |
| JP2007535015A (ja) * | 2003-07-14 | 2007-11-29 | テキサス インスツルメンツ インコーポレイテッド | プロセッサの保護された資源へのアクセスに対するセキュリティ保護方法 |
| JP4912879B2 (ja) * | 2003-07-14 | 2012-04-11 | テキサス インスツルメンツ インコーポレイテッド | プロセッサの保護された資源へのアクセスに対するセキュリティ保護方法 |
| JP2012059354A (ja) * | 2011-10-24 | 2012-03-22 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3296184B2 (ja) | 2002-06-24 |
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