JPS63118960A - フレ−ムメモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、画像表示装置やプリンタ等で使用されるフレ
ームメモリに係り、特にフレームメモリのアクセス制御
を行うフレームメモリ制御装置に関する。

〔従　来　技　術〕

フレームメモリは、画像データをドツトパターン形式で
記憶するメモリであり、画面表示装置や１ペ一ジ単位で
印字を行うページプリンタ等で主に使用されている。そ
して、画像表示装置においては１画面（１フレーム）分
の画像データを、ページプリンタでは１ペ一ジ分の印字
データを記憶するために用いられている。

第１２図は、ページプリンタ（同図においては印字部３
）を含むシステムの１例を示す図であり、フレームメモ
リ部２ａ（従来のフレームメモリ制御装置）内でフレー
ムメモリが使用されている。

同図において、ホストコンピュータ１は、システム全体
を制御する中央処理装置であり、インターフェイス装置
２を介して、フレームメモリ部りａ内の画像データの書
き込み、読み出しを行うとともに、フレームメモリ部り
ａ内の画像データを印字部３に出力するための制御を行
う。ホストコンピュータ１が、フレームメモリ部りａ内
に画像データを書き込む場合にはホストＩ／Ｆ部２ｂに
対して、文字コードや制御コード等のコードデータまた
はドツトパターンデータ等を出力する。

ホストＩ／Ｆ部２ｂは、セントロニクス方式またはＲ３
２３２Ｃ方式によりホストコンピュータ１からコードデ
ータまたはドツトパターンデータ等を入力すると、コン
トローラ２ｃと同期をとりながらコントローラ２ｃに対
し前記コードデータまたは前記ドツトパターンデータ等
のデータを出力する。

コントローラ２ｃは、インターフェイス装置２全体の制
御を行う制御回路であり、後述する文字処理部２ｄ、バ
ストランシーバ２ｅ及び印字■／Ｆ部２ｆから要求され
るフレームメモリ部２ａへのアクセスの調停を行う。

コントローラ２ｃは、ホストＩ／Ｆ部２ｂからデータを
入力すると、文字コードであれば内部コードに変換し制
御コードと共に文字処理部２ｄへ、ドツトパターンデー
タであればそのままパストランシーバ２ｅへ出力する。

また、併せて文字処理部２ｄに対しフレームメモリ部り
ａ内の書き込みアドレス情報を出力する。

文字処理部２ｄは、コントローラ２ｃから内部コード及
び制御コードを入力するとキャラクタジェネレータ（Ｃ
Ｇ）２ｇから内部コードに対応するフォントデータを読
み出して、制御コードに基づいて回転、拡大、ビットシ
フト等の処理を行いフレームメモリ部２ａに書き込む。

一方、パストランシーバ２ｅはコントローラ２ｃから入
力したドツトパターンデータをコントローラ２ｃの制御
によりフレームメモリ部２ａに書き込む。

以上のようにして、ホストコンピュータ１からフレーム
メモリ部２ａへの画像データの書き込みが行われる。

一方、フレームメモリ部りａ内の画像データを印字３へ
出力する場合にはホストコンピュータ１からホストＩ／
Ｆ部２ｂ及びコントローラ２ｃを介して、印字１／Ｆ部
２ｆへ印字要求等の制御信号が送られる。

印字１／Ｆ部２ｒはコントローラ２ｃから制御信号を入
力すると、フレームメモリ部りａ内の画像データを読み
出して印字部３へ出力する。印字部３は入力した画像デ
ータを基に印字出力を行う。

次に、第１３図はフレームメモリ部２ａに従来のフレー
ムメモリ制御装置１０を用いたインターフェイス装置２
のより詳細な回路構成を示すブロック図である。

同図を基に、従来のインターフェイス装置２におけるフ
レームメモリ制御装置１０のアクセス方法を説明する。

同図において、文字処理部１１、コントローラ１２、及
び印字１／Ｆ部１３は、第１２図の同一名称のブロック
（文字処理部２ｄ、コントローラ２ｃ、印字１／Ｆ部２
ｆ）と同じ装置であるので説明は省略する。

フレームメモリ制御装置１０はフレームメモリ１０ａと
フレームメモリ制御回路１０ｂから構成されている。フ
レームメモリ１０ａは、印字部３（第１２図）が印字す
る１ペ一ジ分の画像データをドツトイメージで記憶する
メモリであり、フレームメモリ制御回路１０ｂは前記フ
レームメモリ１０ａのアクセスを制御する回路である。

フレームメモリ制御回路１０ｂは文字処理部１１、コン
トローラ１２、印字１／Ｆ部１３の出力するアドレスデ
ータ及びリード／ライト要求信号をそれぞれ制御バスＡ
、Ｂ、Ｃを介して入力し、その入力データを基にフレー
ムメモリ制御バスＣＦを介して、フレームメモリ１０ａ
に対し書き込み／読み出しのアクセスを行う。

次に、セレクタ１４は文字処理部１１から２ワードの画
像データをデータバスＤ、Ｅを介して入力しくデータバ
スＤ、Ｅにそれぞれエワードの画像データが出力される
）、文字処理部１１から制御バスＡを介して入力するセ
レクト信号ａに基づいて、フレームメモリ制御回路ｔａ
ｂから入力するＯ　Ｃ（Ｏｕｔｐｕｔ　Ｃｏｎｔｒｏｌ
）信号すがエネーブル（Ｈレベル）であればデータバス
Ｄ上またはデータバスＥ上の画像データをフレームメモ
リデータバスＦへ出力する回路である。

また、バストランシーバ１５は前述したパストランシー
バ２ｂ（第１２図）と同一のブロックであるがさらに詳
しく説明すると、コントローラ１２から入力するＤａｔ
ａ　Ｔｒａｎｓｍｉｔ　／Ｒｅｃｅｉｖｅ信号Ｃ（以下
ＤＴ／Ｒ信号Ｃと記す）に基づいて、ＤＴ　／　Ｒ（Ｋ
　号ｃがＨレベルの時、フレームメモリ制御回路１０か
ら入力するＯ　Ｃ（Ｏｕｔｐｕｔ　Ｃｏｎｔｒｏｌ）信
号ｄがエネーブル（Ｈレベル）であればバスコントロー
ラ１２からコントローラデータバスＧを介して入力した
画像データをフレームメモリデータバスＦ上へ出力する
。一方、ＤＴ／Ｒ信号ＣがＬレベルの時にはコントロー
ラ１２がフレームメモリ制御回路１０ｂを介してフレー
ムメモリ１０ａから読み出したフレームメモリデータバ
スＦ上の画像データをコントローラデータバスＧ上へ出
力する回路である。

ラッチ１６は、印字Ｉ／Ｆ部１３がフレームメモリ１０
ａから読み出した印字用の画像データをフレームメモリ
データバスＦを介してｌワード単位で入力し２ワードま
で一時的に保持する記憶回路である。そして、印字Ｉ／
Ｆ部１３から入力するラッチ信号ｅ　％　ｆの制御によ
りデータバスＨ及びデータバス■を介して印字１／Ｆ部
１３へ記憶していた画像データ２ワードを出力する。

また、データバスＤ、Ｅ、Ｈ，Ｉ、フレームメモリデー
タバスＦ、及びコントローラデータバスＧはいずれも１
６ビツト幅（１ワード）のバスであり、画像データの伝
送を行う。

さらに、制御バスＡ、Ｂ、Ｃ及びフレームメモリ制御バ
スＣＦはフレームメモリ制御バスの画像データのワード
アドレスを示すＸ、Ｙアドレス及び画像データの読み出
し／書き込みのための制御　　　゛信号を伝送するバス
である。

次に、同図を基に従来のインターフェース装置２の動作
説明を文字処理部１１がフレームメモリ１０ａに画像デ
ータを書き込む場合を例にとって行う。

まず、文字処理部１１は２ワードの画像データを作成す
ると、一方の１ワードの画像データをデータバスＤへ、
他方の１ワードの画像データをデータバスＥへ出力した
後、セレクタ１４に対してセレクト信号ａを出力しデー
タバスＤ上の画像データがフレームメモリデータバスＦ
へ出力されるような選択を行う。

また、文字処理部１１はフレームメモリ制御回路１０ｂ
に対し制御バスＡを介して、データバスＤ上に出力した
画像データを書き込むべきフレームメモリ１０ａのＸ、
Ｙアドレス及び書き込み要求信号を出力する。

フレームメモリ制御回路ｔａｂは、文字処理部１１から
書き込み要求信号を入力すると、フレームメモリ制御バ
スＣ１を介して文字処理部１１から入力した前記ｘ、ｙ
アドレス及び制御信号をフレームメモリ１０ａに出力す
るとともに、セレクタ１４に出力するＯＣ信号すをＬレ
ベルとする。

セレクタ１４は、ＯＣ信号がＬレベルになるとフレーム
メモリデータバスＦ上にデータバスＤ上の画像データを
出力する。

次にフレームメモリ制御回路１０ｂは、フレームメモリ
制御バスＣ「を介してフレームメモリ１０ａへ書込信号
を出力して、フレームメモリ１０ａにフレームメモリデ
ータバスＥ上の画像データを書き込む。フレームメモリ
制御回路１０ｂは、画像データの書き込み終了後、ＯＣ
信号をＬレベルとして後、制御バスＡを介して文字処理
部１１へ書込終了信号を送る。

文字処理部１１は書込終了信号を入力すると、次にセレ
クト信号ａによりデータバスＥ上の画像データをフレー
ムメモリデータバスＦへ出力するための選択を行う。

そして、前述したデータバスＤ上の画像データのフレー
ムメモリ１０ａへの書き込みと同様に、文字処理部１１
は制御バスＡを介してデータバスＥ上の画像データの書
込みアドレスを示すＸ、Ｙアドレス及び書き込み要求信
号をフレームメモリ制御回路１０ｂに出力する。

この時、前記Ｘアドレスは前記データバスＥ上の画像デ
ータと同じＸアドレス、前記Ｙアドレスは前記データバ
スＥ上の画像データのＹアドレスに＋１した値である。

以後、前述したデータバスＥ上の画像の書き込みの処理
の場合と同様の処理が行われ、フレームメモリ１０ａに
データバスＥ上の画像データが書き込まれる。

データバスＥ上の画像データの書き込みが終了すると、
フレームメモリ制御回路１０ｂは制御バスＡを介して書
き込み終了信号を文字処理部１１へ出力する。文字処理
部１１は、書き込み終了信号を入力すると新たな２ワー
ドの画像データをデータバスＤ、Ｅへ出力する。

以上のような動作を繰り返すことにより、文字処理部１
１からフレームメモリ１０ａに画像データが次々に書き
込まれる。

このように、文字処理部１１では２ワ一ド単位で画像デ
ータを出力しているが、フレームメモリ１０ａへの書き
込みは１ワ一ド単位で行われ２回のアクセスを必要とす
る。

また、詳しい説明は省略するが、印字！／Ｆ部１３は、
フレームメモリ１０ａがら画像データを２ワード連続し
て読み出した後、印字部３（第１２図）へ２ワ一ド単位
で出力している。

第１４図（ａ）、（ｂ）、（Ｃ）、（ｄ）　！！、従来
ツインタフエース装置２で使用されるフレームメモリ制
御装置ｌＯ１文字処理部１１、コントローラ１２、印字
Ｉ／Ｆ部１３のデータの処理単位を示す図である。

同図を基に、上記各ブロックの処理単位について説明す
る。

フレームメモリ制御装置１０においては、データの入出
力が１ワ一ド単位（１６Ｘ１）で行われる（同図（ａ）
）。〔尚、（１６Ｘ１）は、ワードを（Ｘビット×Ｙビ
ット）の形で表現したものであり、（１６ｘｌ）で表わ
される場合、Ｘ＝１６ビツト、Ｙ＝１ビットを示してい
る。以後も同様。〕また、コントローラ１２は、パスト
ランシーバ１５を介してフレームメモリ制御装置１０と
１ワード（１６Ｘ１）単位で入出力を行っており、ホス
トコンピュータ１　（第１２図）との間でもホスト１／
Ｆ部２ｂを介して１ワード（１６Ｘ１）単位で入出力を
行っている。

文字処理部１１は、内部処理においては２ワ一ド単位（
１６Ｘ２）で画像データを処理しているが、フレームメ
モリ制御装置１０のアクセス単位が１ワードであるため
にフレームメモリ制御装置１０に対して２回のアクセス
を行い、２ワード（１６×２）の画像データを書き込ん
でいる。

印字１／Ｆ部１３は、フレームメモリ制御装置１０に対
して２回のアクセスを行い２ワード（３２ＸＩ）の画像
データをフレームメモリ制御装置１０から読み出し、２
ワ一ド単位（３２Ｘ１）で印字部３に出力している。

〔従来技術の問題点〕

以上説明したように、従来のフレームメモリ制御装置１
０は１ワ一ド単位でデータの入出力を行っているために
、ホストコンピュータ１と印字部３　（ページプリンタ
）等から成るシステムのインタフェース装置２で用いら
れた場合、データの入出力の処理効率が悪い。

すなわち、文字処理部１１内部では２ワード（１６Ｘ２
ドツト）単位で処理しているが、フレームメモリ制御装
置ｌＯのアクセス単位が１ワードであるためにフレーム
メモリ１０ａにデータを２ワ一ド単位で書き込むことが
できず、処理効率が良くない。

また、印字Ｉ／Ｆ部１３は、印字部３に対し２ワード（
３２Ｘ１ドツト）単位で出力を行っているが、フレーム
メモリ制御装置工０からは１ワ一ド単位でしか画像デー
タを読み出せないために印字部３に対するデータ出力を
高速にできない。

したがって、フレームメモリ制御装置１ｏが２ワ一ド単
位でアクセスできるならば文字処理部１１及び印字１／
Ｆ部１３の処理効率は向上する。

しかしながら、文字処理部１１と印字Ｉ／Ｆ部１３が処
理するデータが同じ２ワードであるにもかかわらずデー
タ形式がそれぞれ（１６Ｘ２ドツト）、（３２Ｘ１ドツ
ト）と異なっているために、文字処理部１１と印字１／
Ｆ部１３の両方の処理効率を高めることのできるフレー
ムメモリ制御装置を実現することは難しかった。

〔発明の目的〕

本発明は、上記従来の欠点に鑑み、２ワ一ド単位のアク
セスが可能でかつデータ形式の異なる複数のデータが入
出力可能な処理速度の速いフレームメモリ制御装置を提
供することを目的とする。

〔発明の要点〕

本発明は、上記目的を達成するために、Ｘ、Ｙアドレス
の指定によりアクセスされるフレームメモリと、外部装
置のアクセスに応じてフレームメモリのアクセス制御を
行うフレームメモリ制御手段を備えたフレームメモリ制
御装置において、前記フレームメモリは、ＸＳＹアドレ
スがいずれも偶数であるデータ及びＸ、Ｙアドレスがい
ずれも奇数であるデータを記憶する第１の記憶手段と、
Ｘ、、Ｙアドレスのいずれか一方が偶数アドレスである
データを記憶する第２の記憶手段とを有し、前記フレー
ムメモリ制御手段は、外部装置の指定するアドレスを基
に、外部装置の入出力するデータの形式に応じた１ワー
ドまたは２ワードの前記フレームメモリのＸＳＹアドレ
スを生成し、外部装置のアクセスに応じて外部装置に対
し前記フレームメモリへの入出力を行うことを特徴とす
る。

〔実　　施　　例〕

以下、本発明の実施例について図面を参照しながら説明
する。

第１図は、本発明の一実施例のフレームメモリ制御装置
（フレームメモリ部１００）を適用したインターフェー
ス装置２の回路構成を示すブロック図である。

同図において、フレームメモリ部１００は、フレームメ
モリ１００ａ、フレームメモリ１ｏｏｂ。

フレームメモリ制御回路１００ｃから構成されており、
フレームメモリ制御回路１０　’Ｏｃからフレームメモ
リ１００ａに対してフレームメモリ制御バスＣａがフレ
ームメモリ１００ｂに対してフレームメモリ制御バスＣ
ｂが接続されている。

フレームメモリ制御回路１００ｃは、フレームメモリ制
御バスＣ−１Ｃｂを介してそれぞれフレームメモリ１０
０ａ１１００ｂに対して、後述するフレームメモリ１０
０ａ、１００ｂの内部アドレス及びその内部アドレスの
示すデータの書込みまたは読み出しのための制御信号を
出力しフレームメモリ１００ａ、１００ｂのアクセスを
行う。

また、フレームメモリ制御回路１００ｃは、後述する文
字処理部１０１から制御バスＣ８が、コントローラ１０
２から制御バスＣ２が、印字Ｉ／Ｆ部１０３から制御バ
スＣ３が接続されており、文字処理部１０１、コントロ
ーラ１０２、印字■／Ｆ部１０３はそれぞれ制御バスＣ
，，Ｃ，、Ｃ１を介してフレームメモリ部１００内のア
ドレス及び制御信号をフレームメモリ制御回路１００ｃ
に出力しフレーみメモリのアクセスを行う。フレームメ
モリ制御回路１００Ｃは、文字処理部１０１、コントロ
ーラ１０２、印字Ｉ／Ｆ部１０３からのフレームメモリ
のアクセスを調停し、制御バスＣ，、Ｃ，、またはＣ１
を介して人力したフレームメモリ部１００のアドレスを
フレームメモリ１００ａ及びフレームメモリ１００ｂの
内部アドレスに変換し、アクセスのための制御信号と共
にそれぞれフレームメモリ制御バスＣ１１％フレームメ
モリ制御バスＣ５に出力する。また、フレームメモリ制
御回路１００ｃはセレクト信号ｇを後述するセレクタ１
０４、バストランシーバ１０５及びセレクタ１０６に出
力しており、後述詳しく説明するように上記各ブロック
（文字処理部１０１、コントローラ１０２、印字１／Ｆ
部１０３を示す）のフレームメモリ部１００のアクセス
時に上記各ブロックの出力する画像データをフレームメ
モリ部１００内の所定のアドレスに書き込んだり、フレ
ームメモリ部１００から読み出した画像データを上記各
ブロックに出力している。

更にフレームメモリ制御回路１００　ｃ　ハ、０ｕｔｐ
ｕｔ　Ｃｏｎｔｒｏｌ信号り、　ｉ　　（以後ＯＣ信号
り、　ｉと記す）を、それぞれセレクタ１０４、パスト
ランシーバ１０５に出力しており、ＯＣＣ信号−ｔ−Ｌ
レベルとすることによりセレクタ１０４のデータバスＤ
、　、Ｄ、の出力をアクティブとし、Ｈレベルとするこ
とによりハイインピーダンスとする。

同様に、ＯＣＣ信号炉Ｌレベルとすることによりバスト
ランシーバ１０５のデータバスＤ１、Ｄｂの入出力をア
クティブとし、Ｈレベルとすることによりハイインピー
ダンスとする。

このように、フレームメモリ制御回路１００ＣはＯＣ信
号ｈｓ　　ｉの制御によりセレクタ１０４、パストラン
シーバ１０５のデータバスＤ−１Ｄｂの制御をコントロ
ールしており、文字処理部１Ｏ１１コントローラ１０２
、印字１／Ｆ部１０３のフレームメモリ部１００のアク
セス時に、ＯＣ信号り、ｉを制御することにより、文字
処理部１０１、コントローラ１０２、印字１．／Ｆ部１
０３のいずれか１つのみのアクセスを許可する。

更に詳しく説明すると、 ■　ＯＣ信号りがＬレベル、ＯＣＣ信号炉Ｈレベルの時
、文字処理部１０１のフレームメモリ部１００への画像
データの書き込みが可能。

■　ＯＣ信号りがＨレベル、ＯＣＣ信号炉Ｌレベルの時
、コントローラ１０２のフレームメモリ部１００への画
像データの書込み、及びフレームメモリ部１００からの
画像データの読み出しが可能。

■　ＯＣ信号り、ｉが共にＨレベルの時、印字■／Ｆ部
１０３フレームメモリ部１００からの画像データの読み
出しが可能となる。

次に、文字処理部１０１、バスコントローラ１０２、印
字Ｉ／Ｆ部１０３は第１２図で説明した同一名称の回路
と同じ回路であり、個々の回路について詳しい説明は省
略する。

同図に示すように文字処理部１０１からは、セレクタ１
０４に対してデータバスＤＩＭ、Ｉ）＋ｔ＋が、フレー
ムメモリ制御回路１００Ｃに対して制御バスＣ３が接続
されている。

文字処理部１０１は、ホストコンピュータ（第１２図）
からホス）Ｉ／Ｆ部（第１２図）を介して送られてきた
コードデータ等を基に図示していないキャラクタジェネ
レータ（ＣＧ）からフォントデータを入力し、回転、拡
大、ビットシフト等の処理を行って所定コード数のドツ
トパターン形式の画像データを作成し、２ワ一ド単位（
１６Ｘ２ドツト）でフレームメモリ部１００に書き込む
。

すなわち、１ワードの画像データをデータバスＩ）＋ａ
に、次の１ワードの画像データをデータバスＤｌｋに出
力した後、制御バスＣ１を介してデータバスＤＩＭに出
力した画像データのフレームメモリ部１００内の格納ア
ドレス（後述するＲＸＳＲＹ）をフレームメモリ制御回
路１００Ｃに出力する。

このように、文字処理部１０１がフレームメモリ制御回
路１００Ｃに出力するアドレスデータは、データバスＤ
０上に出力した画像データのフレームメモリ部１００内
の格納アドレス（後述するＲＸ、ＲＹ）である。

次に、セレクタ１０４は、フレームメモリ制御回路１０
０Ｃから入力するセレクト信号ｇに基づきデータバスＤ
　１１１％　Ｄ　＋ｂ上の画像データをデータバスＤ−
５Ｄｂを介してフレームメモリ１００ａ。

フレームメモリ１００ｂに出力するセレクタであり、後
述詳しく説明するように、フレームメモリ制御回路１０
０Ｃから入力するセレクト信号ｇの制御によりデータバ
スＤ、いＤＨの画像データが、データバスＤ−１Ｄｂの
いずれの方に出力されるかが決定される。また、前述し
たようにＯＣ信号りがＬレベルの時のみ、セレクタ１０
４はアクティブとなる。ここで第２図によりセレクタ１
０４の動作をさらに詳しく説明する。

同図布の図表に示すように、ＯＣ信号りがＨレベルの時
セレクタ１０４からのフレームメモリデータバスＤ−１
Ｄｂ上への出力はハイインピーダンス（Ｚ）となるので
ＯＣ信号りがＬレベルの時のみ、セレクタ１０４からフ
レームメモリデータバスＤ−１Ｄｂ上へ画像データが出
力される。ＯＣ信号がＬレベルである時にセレクタ１０
４は、セレクト信号ｇがＬレベルであれば、データバス
Ｄｌａ上の画像データをフレームメモリデータバスＤ、
へ、データバスＤｌｂの画像データをフレームメモリデ
ータバスＤｂ上に出力し、セレクト信号ｇがＨレベルで
あればデータバスＤ１１＋上の画像デ−夕をフレームメ
モリデータバスＤ、上に、データバスＤＩＭ上の画像デ
ータをフレームメモリデータバスＤ、上に出力する。ま
た、ＯＣ信号りがＨレベルの時には、セレクト信号ｇは
不定（Ｘ）である。

次に、第１図に戻って説明するとコントローラ１０２か
らはコントローラデータバスＤｔ及びＤａｔａ　Ｔｒａ
ｎｓｍｉｔ／Ｒｅｃｅｉｖｅ信号ｊ　（以後ＤＴ／Ｒ信
号ｊと記す）がトランシーバ１０５に、制御バスＣ２が
フレームメモリ制御回路１００ｃに接続されている。コ
ントローラ１０２はホストＩ／Ｆ部２ｂを介してホスト
コンピュータ１から入力したコマンドデータに基づきフ
レームメモリ部１００への書き込み用の画像データをコ
ントローラデータバスＤ！を介してトランシーバ１０５
に出力するとともに、同じくコントローラデータバスＤ
ｇを介し°ζフレームメモリ部１００から読み出した画
像データをトランシーバ１０５から入力する。

さらに、コントローラ１０２は、図示していない制御バ
スによりインタフェース装置全体の制御を行う。

トランシーバ１０５は、フレームメモリ１００ａ、１０
０ｂとそれぞれフレームメモリデータバスＤ−，Ｄｂに
より接続され、フレームメモリ制御回路１００Ｃからセ
レクト信号ｇ及びＯＣＣ信号炉入力している。

次に、トランシーバ１０５の動作概要を第３図に示す。

同図の右の図表に示すようにトランシーバ１０５はＯＣ
Ｃ信号炉Ｌレベルである時にアクティブとなり、ＤＴ／
Ｒ信号ｊがＬレベルである時に、セレクト信号ｇがＬレ
ベルであればフレームメモリデータバスＤ、上の画像デ
ータを、セレクト信号ｇがＨレベルであれば、フレーム
メモリデータバスＤゎ上の画像データをコントローラデ
ータバスＤｚ上に出力する。一方ｐｒｉｇ信号ｊがＨレ
ベルであれば、コントローラデータバスＤ２上の画像デ
ータがフレームメモリデータバスＤ１上へ（セレクト信
号ｇがＬレベルである時）、またはフレームメモリデー
タバスＤｂ上へ（セレクト信号ｇがＨレベルである時）
へ出力される。

また、セレクト信号ｇがＬレベルである時にフレームメ
モリデータバスＤｂへの出力が、Ｈレベルである時にフ
レームメモリデータバスＤ、への出力がハイインピーダ
ンス（Ｚ）となる。また、ＯＣＣ信号炉Ｈレベルである
時には、ＤＴ／Ｒ信号ｊ、セレクト信号ｇは不定（Ｘ）
である。

次に、印字１／Ｆ部１０３には、セレクタ１０６からデ
ータバスＤ。％Ｄ３いが接続されており、イメージメモ
リ制御回路１００Ｃとは制御バスＣ３により接続されて
いる。印字Ｉ／Ｆ部１０３は、フレームメモリ部１００
に格納されている画像データをセレクタ１０６を介して
入力し２ワード（３２Ｘ１ドツト）単位で印字部３（第
１図）に出力する。

セレクタ１０６は、フレームメモリ部１００から読み出
され、フレームメモリデータバスＤ１、Ｄｂ上に出力さ
れた画像データを、フレームメモリ制御回路１００Ｃか
ら入力するセレクト信号ｇを基に、データバスＤ３いＤ
ｆｆ＋＋上に出力する。

第４図にセレクタ１０６の動作概要を示す。

同図に示すように、セレクタ１０６はセレクト信号ｇが
Ｌレベルである時にフレームメモリデータバスＤ、上の
画像データをデータバスＤ３ａ上に、フレームメモリデ
ータバスＤｂ上の画像データをデータバスＤ３ｂ上に出
力する。

また、セレクト信号ｇがＨレベルであれば、フレームメ
モリデータバスＤ、上の画像データをデータバスＤ３ｍ
上に、フレームメモリデータバスＤ、上の画像データを
データバスＤｉｂ上に出力する。

制御バスＣ＋　、Ｃｔ　、Ｃｘはそれぞれ文字処理部１
０１、コントローラ１０２、印字Ｉ／Ｆ部１０３がフレ
ームメモリ部１００をアクセスする際に、フレームメモ
リ部１００のアドレスデータＲＸ　（ＲＸＯ〜７）　、
ＲＹ　（ＲＹＯ〜１１）及び制御信号を出力するための
制御バスである。

なお、ＲＸ　（ＲＸＯ〜７）はフレームメモリ部１００
のＸ方向のワードアドレス、ＲＹ　（ＲＹＯ〜１１）は
Ｙ方向のドツトアドレスを示す。

次に第５図に、本実施例のフレームメモリ部１００のフ
レームメモリの概略構成図を示す。

同図に示すように、フレームメモリは左上を原点（０，
０）とする直交Ｘ−Ｙ座標系によって表わされ、Ｘ　ｘ
　Ｙ　＝　４０９６　ｘ　４０９６ドツトのトントメモ
リ領域で構成されている。

また、フレームメモリの１ワードはＸＸＹ＝１６×１ド
ツトで構成されており、フレームメモリは、Ｘ　ｘ、Ｙ
　＝　２５６Ｘ４０９６’７−ドを有している。フレー
ムメモリのアクセスは、Ｘ方向のワードアドレスＲＸ　
（ＲＸＯ〜７）、Ｙ方向のドツトアドレスＲＹ（ＲＹＯ
〜１１）により所望の画像データＲ。

を指定することにより行われる。

上記フレームメモリは、第１図に示したフレームメモリ
１００ａ及びフレームメモリ１００ｂにより構成されて
おり、第６図にその構成の様子を示す。

同図において、Ｆ、（０，０）　、Ｆ、（１，０）、Ｆ
、（０，１）　　・・・は、フレームメモリ１００ａ内
の内部アドレスを、Ｆｂ　　（０，Ｏ）、Ｆｂ　　（０
，１）　、Ｆｂ　　（１，１）　　・・・はフレームメ
モリ１００ｂ内の内部アドレスを示しており、例えばＦ
、（０，１）はＸアドレスが“０″、Ｙアドレスが“１
″であるフレームメモリ１００ａの内部アドレスを示す
。

同図に示すように、アドレスＲＹが偶数（０，２，４、
・・・）の画像データは、ＲＸ＝０から順にフレームメ
モリ１００　ａ　（ＲＸ＝Ｏ）　、フレームメモリ１０
０ｂ（ＲＸは１）、フレームメモ！Ｊ１００ａ　（ＲＸ
＝２）　　・・・に交互に格納され、アドレスＲＹが奇
数（１−１３，５、・・・）の画像データは、ＲＸ＝Ｏ
から順に、フレームメモリ１００ｂ　（ＲＸ−０）　、
フレームメモリ１００ａ（ＲＸ−１）　、７１ｚ−４メ
−Ｅ−リ１００ｂ（ＲＸ−２）・・・に交互に格納され
る。

次に、第７図（ａ）、申）はフレームメモリ部１００の
アドレス（ＲＸ、、ＲＹ）とフレームメモリ１００ａの
内部アドレス（ＸＡ、ＹＡ）及びフレームメモリ１ｏｏ
ｂの内部アドレス（ＸＢ。

ＹＢ）との対応関係を示した図表である。

同図（ａ）、（ｂｌを基に、第６図に示したフレームメ
モリの格納方法をさらに詳しく説明する。

同図（ａ）、山）において、ＸＡＳＹＡは、それぞれフ
レームメモリ１００ａのＸ方向、Ｙ方向の内部アドレス
を示している。また、ＲＸＯは、フレームメモリ部１０
０のＸ方向のアドレスＲＸ　（ＲＸＯ〜７）の最小位ピ
ント（ＬＳＢ）の値を示し、ＲＹＯは、同じくフレーム
メモリ１００のＹ方向のアドレスＲＹ　（ＲＹＯ〜１１
）の最小位ビット（Ｌ　Ｓ　Ｂ）の値を示している。さ
らに、ＹＡＯｌＹＢＯは、上記ＹＡＳＹＢの最小位ビッ
ト（ＬＳＢ）の値を示している。

同図（ａｌに示すように、フレームメモリ部１００のア
ドレス（ＲＸ、ＲＹ）の指定がなされた場合、ＲＸＯ＝
０．ＲＹＯ＝０であればそのアドレスはフレームメモリ
１００ａの内部アドレスＸＡ＝（ＲＸＩ　〜？）　、Ｙ
Ａ−（ＲＹＯ−１１）に対応している。すなわち、ＲＸ
Ｏ＝０．ＲＹＯ＝０”ｉ？あるアドレス（ＲＸ、ＲＹ）
により、フレームメモリ部１００に対して画像データの
読み出しのアクセスを行った場合、その画像データはフ
レームメモリ１００ａのアドレスＸＡ＝ＲＸ１〜７、Ｙ
Ａ＝ＲＸＯ〜１１から読み出されることになる。

以下同様にしてフレームメモリ１００のアドレス（ＲＸ
、　ＲＹ）が（ＲＸＱ＝０、ＲＹＯ＝１）または（ＲＸ
Ｏ＝１．ＲＹＯ＝０）の場合、フレームメモリ１００ｂ
の内部アドレスＸＢ＝（ＲＸＩ〜？）　、ＹＢ　（ＲＹ
Ｏ〜１１）に対応し、アドレス（ＲＸ、ＲＹ）が（ＲＸ
Ｏ＝１、ＲＹＯ＝１）の場合、フレームメモリの内部ア
ドレスＸＡ＝（ＲＸＩ〜？）、ＹＡ＝　（ＲＹＯ〜１１
）に対応する。

次に、逆にフレームメモリ１００ａ、１００ｂの内部ア
ドレス（ＸＡＳＹＡ）、（ＸＢ、ＹＢ）を指定した場合
の、その内部アドレス（ＸＡ、ＹＡ）、（ＸＢ、ＹＢ）
に対応するフレームメモリ部１００のアドレス（ＲＸＳ
ＲＹ）を同図（ｂ）に示す。

同図（ｂｌを基に、簡単に説明すると、フレームメモリ
１００ａに対してＹＡ　Ｏ＝　０である内部アドレス（
ＸＡ、ＹＡ）によりアクセスした場合、その内部アドレ
ス（ＸＡ、ＹＡ）に対応するフレームメモリ部１００の
アドレス（ＲＸ、ＲＹ）　は（ＲＸ＝ＸＡＸ２、ＲＹ＝
ＹＡ）となる。一方、ＹＡＯ＝１であれば、（ＲＸ＝Ｘ
Ａｘ’ｌ＋　１、ＲＹ＝ＹＡ）となる。

同様に、フレームメモリ１００ｂに対して内部アドレス
（ＸＢ、ＹＢ）によりアクセスした場合、内部アドレス
（ＸＢ、ＹＢ）はＹＢＯ＝Ｏであれば、（ＲＸ＝ＸＢＸ
２＋１、ＲＹ＝ＶＢ）に対応し、ＹＢ　Ｏ＝　１であれ
ば、（ＲＸ＝ＸＢｘ２、ＲＹ＝ＹＢ）に対応する。

第７図（ａ）は、文字処理部１０１、コントローラ１０
２、印字１／Ｆ部１０３がフレームメモリ部１００に対
してアドレス（ＲＸＳＲＹ）によりアクセスする際に、
実際にアクセスされるフレームメモリ部１００内の内部
アドレス（ＸＡ、ＹＡ）、（ＸＢ、ＹＢ）を示しており
、第７図（ｂ）は、イメージメモリ制御回路１００ｃが
フレームメモリ１００ａ、フレームメモリ１００ｂをア
クセスする際に使用する内部アドレス（ＸＡ、ＹＡ）、
（ＸＢ、ＹＢ）が、フレームメモリ部１００のどのアド
レス（ＲＸ、ＲＹ）に対応するか示している。

文字処理部１０１１コントローラ１０２、印字ｒ／Ｆ部
１０３がフレームメモリ部１００をアクセスする際には
、フレームメモリ部１００内の内部アドレス（ＸＡ、Ｙ
Ａ）、（ＸＢ、ＹＢ）を考慮する必要はない。即ちフレ
ームメモリ制御回路１００ｃに対してフレームメモリ部
１００のアドレス（ＲＸ、ＲＹ）を出力することにより
、フレームメモリ制御回路１００ｃが第７図（ａ）に示
すアドレス変換方法に基づき、内部アドレス（ＸＡ、Ｙ
Ａ）、（ＸＢ、ＹＢ）を作成しフレームメモリ１００ａ
、１００ｂに対してアクセスを行う。

次に以上のように構成されたインタフェース装置２の動
作説明を行う。

まず、文字処理部１０１が前述したようにして作成した
画像データ２ワード単位でフレームメモリ部１００に書
き込む場合について説明する。

文字処理部１０１は、画像データ（ＧＤＯｌＧ　Ｄ　ｒ
　、Ｇ　Ｄ　ｔ　　・・・）を作成するとその最初の１
ワードの画像データ（ＣＤ、とする）をデータバスＤ１
ｍに、次の１ワードの画像データ（ＣＤＩとする）をデ
ータバスＤ０に出力した後、制御バスＣ１を介してフレ
ームメモリ制御回路１００ｃにフレームメモリ部１００
のアドレス（ＲＸ。

ＲＹ）と書き込み要求信号を出力する。この時、出力す
るアドレス（Ｒ’Ｘ、ＲＹ）はデータバスｐ＋ａ、ｈに
出力した画像データＧＤＯを格納するフレームメモリ部
１００のアドレスである。

イメージメモリ制御回路１００ｃは、文字処理部１０１
から書き込み要求信号を入力すると、制御バスＣ１から
入力したＸ方向アドレスＲＸ（ＲＸＯ〜７）、Ｙ方向ア
ドレス（ＲＹＯ〜１１）を基に、フレームメモリ１００
ａ及びフレームメモリ１００ｂの内部アドレス（ＸＡＳ
ＹＡ）、（ＸＢ、ＹＢ）を作成し、それぞれフレームメ
モリ制御バスＣ，、フレームメモリ制御バスＣｂに出力
する。また、同じくアドレス（ＲＸ、ＲＹ）の値を基に
セレクト信号り及びＯＣＣ信号の制御を行い画像データ
ＧＤｏ　、ＣＤＩをフレームメモリデータバスＤ、　、
Ｄｂに選択して出力する。

上述の動作を第８図によりさらに詳しく説明する。

第８図は、文字処理部１０１がフレームメモリ部１００
に画像データを書き込む場合のフレームメモリ制御回路
１００ｃの動作を示す図表である。

同図に示すようにフレームメモリ制御回路１００ｃは、
制御バスＣ，を介して入力するＸ方向アドレスＲＸ、Ｙ
方向アドレスＲＹの最小位ビット（ＬＳＢ）であるＲＸ
Ｏ，ＲＹＯを基に、フレームメモリ１００ａ、１００ｂ
の内部アドレス（ＸＡ、ＹＡ）、（ＸＢ、ＹＢ）を作成
して制御バスＣ−１Ｃｂに出力すると共に、セレクト信
号ｇを制御する。また、ＯＣ信号りをＬレベルに、ＯＣ
Ｃ信号をＨレベルにすることにより、セレクタ１０４の
データバスＤ−１Ｄｂ出力をアクティブとし、バストラ
ンシーバ１０５の゛データバスＤ、　、Ｄ、をハイイン
ピーダンスとする。このために、文字処理部１０１がフ
レームメモリ部１００に画像データを書き込む際に、バ
ストランシーバ１０５がデータバスＤ、、Ｄｂから画像
データを入力することが禁止される。具体例として、画
像データＧ　Ｄ　ｏをフレームメモリ部１００のアドレ
ス（ＲＸ−４、ＲＹ＝２３）に書き込む場合について説
明する。上記書き込みの場合、文字処理部１０１は、デ
ータバスＤ４に画像データＧＤ、を、データバスＤｌｂ
に画像データＣＤ、を出した後、制御バスＣＩを介し、
（ＲＸ＝４、ＲＹ＝２３）のアドレスデータ及び書込み
要求信号をフレームメモリ制御回路１００Ｃに出力する
。

この場合ＲＸＯ＝Ｏ１ＲＹＯ＝１なので、第８図に基づ
きフレームメモリ制御回路１００Ｃはセレクト信号ｇを
Ｈレベルとし、セレクタ１０４を介しデータバスＤｌａ
上の画像データＧ　Ｄ　ｏがフレームメモリデータバス
Ｄ、へ、データバスＤｌｂ上の画像データＧＤ、がフレ
ームメモリデータバスＤ、へ出力されるような選択を行
うと共に、フレームメモリ１００ａの内部アドレス（Ｘ
Ａ＝２、ＹＡ＝２４）をフレームメモリ制御バスＣ１へ
、フレームメモリ１００ｂ−の内部アドレス（ＸＢ＝２
、ＹＢ＝２３）をフレームメモリ制御バスＣｂへ出力す
る。そして、ＯＣ信号りをＬレベルとし、画像データＣ
Ｄ、をフレームメモリバスＤ、を介しフレームメモリ１
００ｂに、画像データＣＤ。

をフレームメモリデータバスＤ、を介しフレームメモリ
１００ａに入力させた後、フレームメモリ制御バスｃ、
　、Ｃｂを介して、フレームメモリ１００ａ、１００ｂ
に書込信号を出力し、フレームメモリ１００ａの内部ア
ドレス（ＸＡ＝２、ＹＡ＝２４）に画像データＧ　Ｄ　
ｔを、フレームメモリ１００ｂの内部アトＬｚス（ＸＢ
＝２、ＹＢ＝２３）に画像データＧ　Ｄ　ｏを書き込む
。

フレームメモリ制御回路１００ｃは、フレームメモリ１
００ａ、１００ｂへの画像データＣＤ、、ＧＤｌの書き
込みが終了後、制御バスＣ１を介して書き込み終了信号
を文字処理部１０１へ出力する。文字処理部１０１は、
書き込み終了信号を入力すると、フレームメモリ部１０
０へ書き込むべき画像データがあれば、再び上述と同様
な動作を行いフレームメモリ部１００へ画像データを書
き込む。

以上の様な動作により、文字処理部１０１の作成した画
像データＧＤｏ　、ＣＤ、がアドレス（ＲＸ＝４、ＲＹ
＝２３）を指定することにより、画像データＣＤ、がフ
レームメモリ１００ａの内部アドレス（ＸＡ＝２、ＹＡ
＝２４）に、画像データＧＤ、がフレームメモリ１００
ｂの内部アドレス（ＸＢ＝２、ＹＢ−２３）に書き込ま
れる。

第７図（ｂ）に示すように、フレームメモリ１００ａの
内部アドレス（ＸＡ＝２、ＹＡ＝２４）はフレームメモ
リ部１００のアドレス（ＲＸ＝４、ＲＹ＝２４）に対応
しており、フレームメモリ１００ｂの内部アドレス（Ｘ
Ｂ＝２、ＹＢ＝２３）はフレームメモリ部１００のアド
レス（ＲＸ＝４、ＲＹ＝２３）に対応している。このよ
うに、文字処理部１０１のフレームメモリ部１００への
画像データの書き込みは、データバスＤ４上の画像デー
タを格納すべきフレームメモリ部１００のアドレス（Ｒ
Ｘ、ＲＹ）をフレームメモリ制御回路１００ｃに対し出
力することにより２ワード（１６×２ドツト）単位で同
時に行われる。

また、（ＲＸＯ＝Ｏ１ＲＹＯ＝Ｑ）以外のアドレス（Ｒ
Ｘ、ＲＹ）を指定した場合については詳しい説明は省略
するが、イメージメモリ制御回路１００ｃは第８図に示
した図表に基づきＲＸＯｌＲＹＯを基にフレームメモリ
１００ａ、１００ｂの内部アドレス（ＸＡ、ＹＡ）、（
ＸＢＳＹＢ）の作成及びセレクト信号の制御を行い、２
ワード（１６Ｘ２ド・ント）単位でフレームメモリ部１
００に対して、文字処理部１０１の出力する画像データ
を書き込む。

次に、コントローラ１０２がフレームメモリ部１００か
らあみかけ又は反転といった画像データへの付加的処理
を行うために画像データを読み出す場合について説明す
る。

コントローラ１０２が、フレームメモリ部１００の画像
データの読み出しを行う場合、コントローラ１０２は制
御バスＣ２を介して画像データのフレームメモリ部１０
０内のアドレス（ＲＸ。

ＲＹ）及び読み出し要求信号をフレームメモリ制御回路
１００Ｃに出力する。フレームメモリ制御回路１００ｃ
は、コントローラ１０２から読み出し要求信号を入力す
ると、調停を行った後ＯＣ信号ｊをＬレベル、　ＯＣ信
号りをＨレベルとし、同じくコントローラ１０２から入
力するフレームメモリ部１００内のアドレス（ＲＸＳＲ
Ｙ）に基づき、第９図に示す動作を行う。

すなわち、ＲＸＳＲＹの最小位ビット（Ｌ　Ｓ　Ｂ）で
あるＲＸ、　、ＲＹ、の値に基づき、セレクト信号ｇの
制御を行い、フレームメモリ１００ａ。

１００ｂのいずれかから読み出した画像データを、バス
トランシーバ１０５を介してデータバスＤ２に入力する
かの選択を行うとともに、ＲＸ、ＲＹを基にフレームメ
モリ１００ａもしくはフレームメモリ１００ｂに対して
、それぞれフレームメモリ制御バスＣ，、Ｃｂを介して
内部アドレス（ＸＡＳＹＡ）、（ＸＢＳＹＢ）を出力す
る。

第９図に示すように、コントローラ１０２がフレームメ
モリ部１００内から画像データを読み出す場合、（ＲＸ
Ｏ＝Ｏ１ＲＹＯ＝Ｏ）または（ＲＸＯ＝１、ＲＹＯ＝１
）であれば、セレクト信号ｇをＬレベルとすることによ
りフレームメモ’）　１００　ａ内の画像データがデー
タバスＤ２に入力されるように選択を行う。一方、（Ｒ
ＸＯ＝１、ＲＹ　Ｏ＝　Ｏ）または（ＲＸＯ＝Ｏ１ＲＹ
Ｏ＝１）であればフレームメモリ１００ｂ内の画像デー
タがデータバスＤ、に入力されるように選択を行う。

更に、上述のようにしてフレームメモリ１００ａから画
像データを読み出す場合にはＸＡ＝（ＲＸＩ〜７）　、
ＹＡ＝　（ＲＹＯ〜１１）の内部アドレスを作成しフレ
ームメモリ制御バスＣ１へ、フレームメモリ１００ｂか
ら画像データを読み出す場合には、ＸＢ＝　（ＲＸＩ〜
７）　、ＹＢ＝（ＲＹＯ〜１１）の内部アドレスを作成
し、フレームメモリ制御バスＣ５へ出力する。

以上のようにして、アドレス（ＲＸ、ＲＹ）の値に基づ
きフレームメモリ１００ａまたはフレームメモリ１００
ｂに対して内部アドレスを出力した後、フレームメモリ
制御回路１００Ｃはフレームメモリ１００ａまたはフレ
ームメモリ１００ｂから画像データを読み出し、フレー
ムメモリデータバスＤ、、Ｄｂ上に出力させる。以上の
ようにして画像データを読み出した後、フレームメモリ
制御回路１００ｃは制御バスＣ２を介して、読み出し終
了信号をコントローラ１０２に出力する。

コントローラ１０２は、読み出し終了信号を入力すると
ＤＴ／π信号ｊｆＬレベルとしセレクト信号ｇに基づき
パストランシーバ１０５、データバスＤ２を介してフレ
ームメモリデータバスＤ、またはフレームメモリデータ
バスＤｂから１ワード（１６ド・ノド×１）の画像デー
タを入力する。

次に、コントローラ１０２がホストＩ／Ｆ部２ｂを介し
てホストコンピュータ１から入力した画像データをフレ
ームメモリ部１００に書き込む場合について説明する。

この場合、コントローラ１０２は、前記画像データをデ
ータバスＤ２に出力しＤＴ／Ｒ信号ｊをＨレベルにした
後、制御バスＣ２を介してフレームメモリ部１００へ画
像データの書き込みアドレス（ＲＸ、ＲＹ）及び書き込
み要求信号を出力する。フレームメモリ制御回路１００
ｃは、書き込み要求信号を入力すると調停後、制御バス
Ｃ２から入力するアドレス（ＲＸ、ＲＹ）に基づき第１
０図に示す動作を行いフレームメモリ部１００に画像デ
ータを書き込む。

次に、印字１／Ｆ部１０３がフレームメモリ部１００か
ら画像データを読み出す場合の動作について説明する。

印字１／Ｆ部１０３は、コントローラ１０２から制御バ
ス（図示せず）を介して制御信号を入力すると、フレー
ムメモリ部１００から２ワード（３２Ｘ１ドツト）単位
で画像データを読み出し印字部３（第１２図）へ出力す
る。

印字１／Ｆ部１０３がフレームメモリ部１００から画像
データを読み出す場合には、制御バスＣ３を介して、フ
レームメモリ部１００内の読み出す画像データのアドレ
ス（ＲＸ、ＲＹ）及び読み出し要求信号をフレームメモ
リ制御回路１００Ｃへ出力する。

この時、出力するアドレス（ＲＸＳＲＹ）は、データバ
ス０３ａ上に読み出す画像データのアドレスである。フ
レームメモリ制御回路１００ｃは、読み出し要求信号を
入力すると調停を行った後、制御バスＣ２を介して入力
したアドレス（ＲＸ。

ＲＹ）の値に基づき第１１図の図表に示す動作を行いフ
レームメモリ部１００から２ワード（３２×１ドツト）
の画像データを読み出し、セレクタ１０６を介してデー
タバスＤ、いＤ３ｂ上へ出力する。

ここで、第１１図の図表によりフレームメモリ制御回路
１００ｃの動作をさらに詳しく説明する。

同図に示すように、フレームメモリ制御回路１００ｃは
調停後、ＯＣ信号り、ｉを共にＨレベルとしデータバス
Ｄ、　、Ｄ、の制御権を印字■／Ｆ部１０３に移す（第
２図、第３図参照）。

そして、アドレス（ＲＸＳＲＹ）の最下位ビット（Ｌ　
Ｓ　Ｂ）であるＲＸ６　、ＲＹＯの値に基づき、前述し
た文字処理部１０１、コントローラ１０２のフレームメ
モリ部１００へのアクセス時と同様■　ＲＸＯ＝０、Ｒ
ＹＯ＝Ｏ５ ■　ＲＸＯ＝１、ＲＹＯ＝０゜ ■　ＲＸＯ＝０、ＲＹＯ＝１、 ■　ＲＸＯ＝１．、ＲＹＯ＝１． ０４つの場合に応じて、それぞれの処理を行う。

具体例として、フレームメモリ部１００のアドレス（Ｒ
Ｘ＝１、ＲＹ＝２）の画像データをデータバスＤ３ｍに
読み出す場合について説明すると、この場合ＲＸＯ＝１
．ＲＹＯ＝０であるがら第１１図の図表により、フレー
ムメモリ制御回路１００ｃは （ＸＢ＝　（ＲＸＩ〜７）−０，ＹＢ＝２）、（ＸＡ−
（ＲＸＩ〜７）＋１＝１、ＹＡ−２）の内部アドレスを
生成し、内部アドレス（ＸＢ＝０、ＹＢ＝２）をフレー
ムメモリ制御バスＣｂへ、内部アドレス（ＸＡ＝ｉＹＡ
±２）をフレームメモリ制御バスＣ１へ出力する。そし
て、同じく制御バスＣゎ、Ｃ，へ読み出し信号を出力し
、フレームメモリ１００ｂから前記内部アドレス（ＸＢ
＝０、ＶＢ＝２）の画像データ（ｃｂとする）をフレー
ムメモリデータバスＤｂへ、フレームメモリ１００ａか
ら前記内部アドレス（ＸＡ＝１、ＹＡ＝２）の画像デー
タ（Ｇ、とする）をフレームメモリデータバスＤ１へ読
み出す。上記画像データを読み出した後、セレクト信号
ｇをＨレベルにして、セレクタ１０６を介して画像デー
タＧｂをデータバスＤ２ｍへ、画像データＧ１をデータ
バス０３ｂへ出力させる（第４図参照）。そして、読み
出し終了信号を制御バスＣ８を介して印字ＩＺＦ部１０
３へ出力する。印字１／Ｆ部１０３は、読み出し終了信
号を入力すると、データバスＤ３いＤ３ｂから画像デー
タＧｂ　、Ｇａを入力し、印字部３へ出力する。

すなわち、フレームメモリ制御回路１００ｃに対してフ
レームメモリ部１００のアドレス（ＲＸ＝１、ＲＹ＝２
）を出力することにより、印字■／Ｆ部１０３はフレー
ムメモリ１ｏｏｂの内部アＦＬｚスＦｂ　　（０，２）
の画像データ及びフレームメモリ１００ａの内部アドレ
スＦ、（１，２）、の画像データを入力する。第６図に
示すように、内部アドレスＦｌ、（０，２）　、Ｆ、（
１，２）はそれぞれフレームメモリ部１００のアドレス
（ＲＸ−１、ＲＹ＝２＞、（ＲＸ−２、ＲＹ＝２）　に
対応しているので、印字１／Ｆ部１０３はＲＸ方向に連
続する２ワード（３２ｘｌドツト）の画像データを同時
に読み出すことができる。

以上、ＲＸＯ＝１、ＲＹＯ−０の場合について説明した
が、その他の場合にもフレームメモリ制御口！１００ｃ
が第１１図の図表に示す動作を行うことにより、印字１
／Ｆ部１０３は、フレームメモリ部１００内の連続する
２ワード（３２Ｘ１ドツト）を同時に読み出すことがで
きる。

以上説明したように、本実施例のフレームメモリ制御装
置によれば、文字処理部１０１がフレームメモリ部１０
０に画像データを書き込む場合にも、印字１／Ｆ部１０
３がフレームメモリ部１００から画像データを読み出す
場合にも、２ワード（文字処理部１０１の場合１６×２
ドツト、印字１／Ｆ部１０３の場合３２×１ドツト）同
時にアクセス可能であり、ホストコンピュータ１による
フレームメモリ部１００への画像データの書き込み及び
印字Ｉ／Ｆ部１０３が印字部３ヘフレームメモリ内の画
像データを出力する処理速度が向上する。

尚、本実施例では１ワードを１６ドツトとしたフレーム
メモリ制御装置について説明したが、データバスのビッ
ト幅を増やすことにより、所定ドツト数の１ワードでの
アクセスが可能なフレームメモリ制御装置を実現するこ
とが可能である。

〔発明の効果〕

以上、詳細に説明したように本発明によれば、データ形
式の異なるデータ（ｌワード、Ｘ方向に連続する２ワー
ド、Ｙ方向に連続する２ワード）を１回のアクセスでフ
レームメモリに対し入出力できるので次のような効果が
得られる。

ａ、２ワ一ド単位でフレームメモリに対しデータの入出
力が行えるのでデータの処理速度が向上する。

ｂ、フレームメモリへのアクセス形式の異なる装置を使
用するシステムでも、処理効率が低下することはない。

【図面の簡単な説明】

第１図は、本発明の一実施例の回路構成を示すブロック
図、 第２図は、セレクタ１０４の動作を説明するための図、 第３図は、パストランシーバ１０５の動作を説明するた
めの図、 第４図は、セレクタ１０６の動作を説明するための図、 第５図は、フレームメモリの構成図、 第６図は、フレームメモリ１００ａとフレームメモリ１
００ｂから成るフレームメモリの構成を示す図、 第７図（ａ）、（ｂ）はフレームメモリ部１００のアド
レスとフレームメモリ部１００ａ及びフレームメモリ１
００ｂの内部アドレスとの関係を示す図、第８図は、文
字処理部１０１がフレームメモリへ画像データを書き込
む場合のフレームメモリ制御回路１００ｃの動作を示す
図表、 第９図は、コントローラ１０２がフレームメモリから画
像データを読み出す場合のフレームメモリ制御回路１０
０ｃの動作を示す図表、第１０図は、コントローラ１０
２がフレームメモリへ画像データを書き込む場合のフレ
ームメモリ制御回路１００ｃの動作を示す図表、第１１
図は、印字１７Ｆ部１０３がフレームメモリから画像デ
ータを読み出す場合のフレームメモリ制御回路１００ｃ
の動作を示す図、第１２図は、フレームメモリを使用し
ているシステムの１例を示す図、 第１３図は、従来のフレームメモリ制御装置の回路構成
を示すブロック図、 第１４図＋８）、（ｂ）、（Ｃ）、（ｄ）は、従来ツイ
ンタフエース装置２で使用されるフレームメモリ部１０
、文字処理部１１、コントローラ１２、印字！／Ｆ部１
３のデータの処理単位を示す図である。 １００・・・フレームメモリ部、 １００ａ、１００ｂ・・・フレームメモリ、１００ｃ・
・・フレームメモリ制御回路。 特許出願人　　　カシオ電子工業株式会社同　　　上　
　　カシオ計算機株式会社第２図 第３図 第４図 第５図 第６図 （ｂ） 第７図 第８図 第９図 第１０図 第１１図 第１２図

Claims (1)

1. 【特許請求の範囲】 Ｘ、Ｙアドレスの指定によりアクセスされるフレームメ
   モリと、 外部装置のアクセスに応じてフレームメモリのアクセス
   制御を行うフレームメモリ制御手段を備えたフレームメ
   モリ制御装置において、 前記フレームメモリは、Ｘ、Ｙアドレスがいずれも偶数
   であるデータ及びＸ、Ｙアドレスがいずれも奇数である
   データを記憶する第１の記憶手段と、Ｘ、Ｙアドレスの
   いずれか一方のみが偶数アドレスであるデータを記憶す
   る第２の記憶手段とを有し、 前記フレームメモリ制御手段は、外部装置の指定するア
   ドレスを基に、外部装置の入出力するデータの形式に応
   じた１ワードまたは２ワードの前記フレームメモリのＸ
   、Ｙアドレスを生成し、外部装置のアクセスに応じて外
   部装置に対し前記フレームメモリへの入出力を行うこと
   を特徴とするフレームメモリ制御装置。